JPS61207067A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS61207067A JPS61207067A JP60048555A JP4855585A JPS61207067A JP S61207067 A JPS61207067 A JP S61207067A JP 60048555 A JP60048555 A JP 60048555A JP 4855585 A JP4855585 A JP 4855585A JP S61207067 A JPS61207067 A JP S61207067A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Hl 産業上の利用分野
本発明は半導体集積回路(IC)に組込まれるバイポー
ラトランジスタの製造方法の改良に関する。
ラトランジスタの製造方法の改良に関する。
(ロ)従来の技術
従来のバイポーラトランジスタとしては、例えば特開昭
59−2343号公報に記載されているものがある。
59−2343号公報に記載されているものがある。
第2図はこのようなバイポーラトランジスタと回路構成
上必要になるツェナーダイオードとを形成した半導体集
積回路装置を示し、P型半導体基板(11上のN++埋
込層(21となるべき領域にN型不純物、例えばリンを
ドープし、気相によりN−Wエピタキシャル層(3)を
成長させる。次にエピタキシャル層13)表面に選択拡
散法にてP型不純物、例えばボロンを拡散し、基板(1
)にまで達するP+型分離領域(4)l形成することに
より島状忙分離された島領域(51(61が形成される
。続いて所望の島領域+6J K P型不純物を選択拡
散してP+凰テアノード領域7)を形成する。さらにP
型不純物とN型不純物な順次選択拡散することによりP
型ベース領域(8)、pmアノードコンタクト領域+9
)、N+型エミッタ領域QOI、N++コレクタコンタ
クト領域(11)、N”屋カソード領域(121が形成
され、各々の領域上に電極(151(161・・・・・
・(19を配設して半導体集積回路が製造される。
上必要になるツェナーダイオードとを形成した半導体集
積回路装置を示し、P型半導体基板(11上のN++埋
込層(21となるべき領域にN型不純物、例えばリンを
ドープし、気相によりN−Wエピタキシャル層(3)を
成長させる。次にエピタキシャル層13)表面に選択拡
散法にてP型不純物、例えばボロンを拡散し、基板(1
)にまで達するP+型分離領域(4)l形成することに
より島状忙分離された島領域(51(61が形成される
。続いて所望の島領域+6J K P型不純物を選択拡
散してP+凰テアノード領域7)を形成する。さらにP
型不純物とN型不純物な順次選択拡散することによりP
型ベース領域(8)、pmアノードコンタクト領域+9
)、N+型エミッタ領域QOI、N++コレクタコンタ
クト領域(11)、N”屋カソード領域(121が形成
され、各々の領域上に電極(151(161・・・・・
・(19を配設して半導体集積回路が製造される。
斯上した如く構成したトランジスタのh□値は、第1の
ベース領域(8)及びエミッタ領域(7)の不純物濃度
とベース幅(第2図図中に”B″で示す)により決定す
る。従って各々の島領域(5)に同時に形成する限り、
従来のトランジスタは何れもほぼ均一なh□値になる。
ベース領域(8)及びエミッタ領域(7)の不純物濃度
とベース幅(第2図図中に”B″で示す)により決定す
る。従って各々の島領域(5)に同時に形成する限り、
従来のトランジスタは何れもほぼ均一なh□値になる。
し→ 発明が解決しようとする問題点
しかしながら、ユーザーの要求や回路構成上の必要性か
ら同一チップ上に複数の異るh□値をもつトランジスタ
を形成したい場合、従来のトランジスタではそれぞれの
h□値ごとに拡散工程を追加しなければならず、同時に
は形成できないという欠点があった。
ら同一チップ上に複数の異るh□値をもつトランジスタ
を形成したい場合、従来のトランジスタではそれぞれの
h□値ごとに拡散工程を追加しなければならず、同時に
は形成できないという欠点があった。
(ロ)問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、従来と全く変ら
ぬ拡散工程で同一チップ上に複数の異るhtml[をも
つトランジスタを同時に形成することを目的とし、回路
構成上必要となるツェナーダイオードのアノード領域@
を形成するための拡散工程で第2のベース領域(至)を
設け、@20ベース領域(至)とエミッタ領域(ロ)と
の重畳面積を変化させることによりhrm値をコントロ
ールすることを特徴とする。
ぬ拡散工程で同一チップ上に複数の異るhtml[をも
つトランジスタを同時に形成することを目的とし、回路
構成上必要となるツェナーダイオードのアノード領域@
を形成するための拡散工程で第2のベース領域(至)を
設け、@20ベース領域(至)とエミッタ領域(ロ)と
の重畳面積を変化させることによりhrm値をコントロ
ールすることを特徴とする。
(ホ)作用
本発明ではアノード領域器を形成するための拡散工程で
同時に第2のベース領域■を形成するので、新たな拡散
工程を追加することなく同一チップ上に複数の異るh□
値をもつトランジスタを同時に形成できる。
同時に第2のベース領域■を形成するので、新たな拡散
工程を追加することなく同一チップ上に複数の異るh□
値をもつトランジスタを同時に形成できる。
(へ)実施例
以下本発明を一実施例について第1図(イ)〜(ロ)を
参照しながら詳細に説明する。
参照しながら詳細に説明する。
先ず第1図(イ)に示す如く、P型半導体基板(21)
に選択拡散法によりN+型型埋領領域となるべき領域に
リン・ヒ素等のN型不純物をドープし、基板QD上に気
相により例えば比抵抗1〜5(Ω−cIIL)程度の所
定の厚さのN−型エピタキシャル層のを形成し、エピタ
キシャル層(3)にポロン等のP型不純物を選択拡散し
てP+型分離領域(財)を形成することにより島領域(
ハ)(261@を形成する。
に選択拡散法によりN+型型埋領領域となるべき領域に
リン・ヒ素等のN型不純物をドープし、基板QD上に気
相により例えば比抵抗1〜5(Ω−cIIL)程度の所
定の厚さのN−型エピタキシャル層のを形成し、エピタ
キシャル層(3)にポロン等のP型不純物を選択拡散し
てP+型分離領域(財)を形成することにより島領域(
ハ)(261@を形成する。
次いで第1図(ロ)に示す如く、通常の選択拡散法によ
りツェナーダイオードとh□値の低いトランジスタを形
成する島領域■(2)に坊散深さ4.7μ、不純物濃度
5. OX 10Ioa tms @ crrL−”
程度のP+型第2のベース領域−とP+型アノード領
域翰とを同時に形成する。この時第2のベース領域(至
)は後に形成するエミッタ領域(財)との重畳面積で所
定のh□値が得られるようにする。hFl値のコントロ
ールについてはまた後に述べる。
りツェナーダイオードとh□値の低いトランジスタを形
成する島領域■(2)に坊散深さ4.7μ、不純物濃度
5. OX 10Ioa tms @ crrL−”
程度のP+型第2のベース領域−とP+型アノード領
域翰とを同時に形成する。この時第2のベース領域(至
)は後に形成するエミッタ領域(財)との重畳面積で所
定のh□値が得られるようにする。hFl値のコントロ
ールについてはまた後に述べる。
次いで第1図(ハ)に示す如く、通常の選択拡散法によ
り島領域■@(5)に拡散深さ2.3μ、不純物濃度5
.5 X 10” a tms m cx−”程度のP
型梁1のベース領域(至)c3υ、P型アノードコンタ
クト領域C321を形成し、同様に通常の選択拡散法に
より島領域■■□□□に拡散深さ1.8μ、不純物濃度
1.0X10tla tms ’ cWL−’程度のN
++エミッタ領域(ト)包)、N++コレクタコンタク
ト領域C35)(36)、N++カソード領域C37)
を形成する。
り島領域■@(5)に拡散深さ2.3μ、不純物濃度5
.5 X 10” a tms m cx−”程度のP
型梁1のベース領域(至)c3υ、P型アノードコンタ
クト領域C321を形成し、同様に通常の選択拡散法に
より島領域■■□□□に拡散深さ1.8μ、不純物濃度
1.0X10tla tms ’ cWL−’程度のN
++エミッタ領域(ト)包)、N++コレクタコンタク
ト領域C35)(36)、N++カソード領域C37)
を形成する。
次いで第1図に)に示す如く、各領域上の酸化膜(至)
に通常のフォト会リソグラフィ技術によりコンタクトホ
ールを形成し、蒸着若しくはスパッタ技術により例えば
アルミニウム膜を形成し、通常のフォト・リソグラフィ
技術により各電極C31(4G・・・・・・顛を配設す
る。
に通常のフォト会リソグラフィ技術によりコンタクトホ
ールを形成し、蒸着若しくはスパッタ技術により例えば
アルミニウム膜を形成し、通常のフォト・リソグラフィ
技術により各電極C31(4G・・・・・・顛を配設す
る。
而して、島領域器には最も高いh□値をもつトランジス
タが、島領域@には第2のベース領域(至)により□低
いh□値をもつトランジスタが、島領域(イ)には回路
構成上必要になるツェナーダイオードが形成される。
タが、島領域@には第2のベース領域(至)により□低
いh□値をもつトランジスタが、島領域(イ)には回路
構成上必要になるツェナーダイオードが形成される。
本発明の最も特徴とする点は、アノード領域器を形成す
ると同時に第2のベース領域(至)を形成する点にある
。同時に形成することにより拡散工程を追加することな
く様々なh□値をもつトランジスタが併設できる。
ると同時に第2のベース領域(至)を形成する点にある
。同時に形成することにより拡散工程を追加することな
く様々なh□値をもつトランジスタが併設できる。
即ち、第2のベース領域のの拡散深さが第1のベース領
域61)より深く、ベース幅CB)が広いので、注入担
体の消滅による再結合電流が増加し、h□値は通常のト
ランジスタより小さくなる。その値はエミッタ領域(9
)と第2のベース領域(至)との重畳面積により増減し
、重畳面積が犬となれば第2のベース領域時による影響
が大となるのでh□値は小となる。従って同一チップ上
で最も高いhFl値をもつトランジスタを第1のベース
領域■のみの構造とし、h、1値が小さくなるに従って
重畳面積を犬とすれば同一チップ上に様々なhtm値を
もつトランジスタを同時に併設できる。
域61)より深く、ベース幅CB)が広いので、注入担
体の消滅による再結合電流が増加し、h□値は通常のト
ランジスタより小さくなる。その値はエミッタ領域(9
)と第2のベース領域(至)との重畳面積により増減し
、重畳面積が犬となれば第2のベース領域時による影響
が大となるのでh□値は小となる。従って同一チップ上
で最も高いhFl値をもつトランジスタを第1のベース
領域■のみの構造とし、h、1値が小さくなるに従って
重畳面積を犬とすれば同一チップ上に様々なhtm値を
もつトランジスタを同時に併設できる。
(ト)発明の詳細
な説明した如く、本発明によれば拡散工程を追加するこ
となく同一チップ上に様々な61m値をもつトランジス
タを同時に併設することができる。
となく同一チップ上に様々な61m値をもつトランジス
タを同時に併設することができる。
従って本発明によればコストアップすることなく回路設
計の自由度が増し、ユーザーの要求にも即対応できる。
計の自由度が増し、ユーザーの要求にも即対応できる。
第1図印〜(ロ)は本発明による一実施例の製造方法を
説明するための断面図、第2図は従来例を説明するため
の断面図である。 主な図番の説明 のけP型半導体基板、 ■(財)■は島領域、 ■はP
+型第2のベース領域、 (ハ)はP+型アノード領域
、 (至)c3】)はP型温1のベース領域、 (ト)
(財)はN 型エミッタ領域、(B)は第1のベース領
域r31)のベース幅、(B)は第2のベース領域(ハ
)のベース幅である。 出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 静 夫 味 蛙 第2図
説明するための断面図、第2図は従来例を説明するため
の断面図である。 主な図番の説明 のけP型半導体基板、 ■(財)■は島領域、 ■はP
+型第2のベース領域、 (ハ)はP+型アノード領域
、 (至)c3】)はP型温1のベース領域、 (ト)
(財)はN 型エミッタ領域、(B)は第1のベース領
域r31)のベース幅、(B)は第2のベース領域(ハ
)のベース幅である。 出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 静 夫 味 蛙 第2図
Claims (1)
- (1)他領域とは電気的に絶縁された複数の島領域を有
し、一つの前記島領域に二重に形成したバイポーラトラ
ンジスタを構成する一導電型の第1のベース領域及び逆
導電型のエミッタ領域と他の前記島領域に形成したツェ
ナーダイオードを構成する一導電型半導体領域及び逆導
電型半導体領域とを具備する半導体集積回路装置の製造
方法であつて、前記一導電型半導体領域と同時に前記エ
ミッタ領域と一部重畳し且つ前記第1のベース領域より
深い第2のベース領域を形成する工程を含むことを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60048555A JPS61207067A (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60048555A JPS61207067A (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61207067A true JPS61207067A (ja) | 1986-09-13 |
Family
ID=12806622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60048555A Pending JPS61207067A (ja) | 1985-03-12 | 1985-03-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61207067A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007220923A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | プリント基板およびプリント基板の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50150341A (ja) * | 1974-05-22 | 1975-12-02 | ||
JPS5534462A (en) * | 1978-08-31 | 1980-03-11 | Matsushita Electric Ind Co Ltd | Method and apparatus for semiconductor |
-
1985
- 1985-03-12 JP JP60048555A patent/JPS61207067A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50150341A (ja) * | 1974-05-22 | 1975-12-02 | ||
JPS5534462A (en) * | 1978-08-31 | 1980-03-11 | Matsushita Electric Ind Co Ltd | Method and apparatus for semiconductor |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007220923A (ja) * | 2006-02-16 | 2007-08-30 | Fujitsu Ltd | プリント基板およびプリント基板の製造方法 |
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