JPS60119769A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60119769A JPS60119769A JP58227660A JP22766083A JPS60119769A JP S60119769 A JPS60119769 A JP S60119769A JP 58227660 A JP58227660 A JP 58227660A JP 22766083 A JP22766083 A JP 22766083A JP S60119769 A JPS60119769 A JP S60119769A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は一つの半導体チップ内に複数のトランジスタが
構成され、それらがダーリントン接続された半導体装置
に関する。
構成され、それらがダーリントン接続された半導体装置
に関する。
第１図に示すように二つのトランジスタＴＲ１およびＴ
Ｒ２が接続されたダーリントントランジスタを一つの半
導体チップに構成する場合、例えば第２図に示すような
構造が取られる。第２図はＮＰＮ３重拡散プレーナ構造
で、Ｎ形シリコン基板１の中に不純物拡散によシ二つの
Ｐベース領域２１゜２２を形成し、さらにその領域２１
．２２の中に酸化膜４をマスクとしてそれぞれＮ＋エミ
ッタ領域３１゜３２を別の不純物の拡散によ多形成し、
同時に反対側の面にコレクタ電極接触層としてのＮ＋層
５にコレクタ電極、Ｐ＋領域２１にベース電極、Ｎ＋領
域３２にエミッタ電極を設け、また表面の酸化膜４の上
に前段トランジスタのエミッタ領域３１と後段トランジ
スタのベース領域３２を接続する電極６を設ける。この
ようなモノリシックトランジスタの高耐圧化のために第
３図に示すようにベース領域２１および２２をとシ囲む
ベース領域と同様の環状Ｐ＋層７、いわゆるガードリン
グを形成することが考えられる。しかしこの場合ガード
リングの存在するＰ部では表面耐圧が高い値になるが、
前後段トランジスタの分離絶縁部であるＱ部では点線８
で境界を示ず空乏層が伸びないだめ表面耐圧が高くなら
ず、結果としてダーリントントランジスタ全体の耐圧が
低いＱ部の表面耐圧で決定してしまう。このような現象
を阻止するよく知られた方法として第４図のように分離
帯距離ｄを狭くする方法がある。この方法はＮｒＪ３図
のＱ部の空乏層において表面電圧ブレークダウンが起き
る電圧より低い電圧で第４図のように前後段それぞれの
空乏層の境界８が互いに接触するように分離帯距離ｄを
構成することによυＱ部での表面電圧ブレークダウンを
防いでいる。
Ｒ２が接続されたダーリントントランジスタを一つの半
導体チップに構成する場合、例えば第２図に示すような
構造が取られる。第２図はＮＰＮ３重拡散プレーナ構造
で、Ｎ形シリコン基板１の中に不純物拡散によシ二つの
Ｐベース領域２１゜２２を形成し、さらにその領域２１
．２２の中に酸化膜４をマスクとしてそれぞれＮ＋エミ
ッタ領域３１゜３２を別の不純物の拡散によ多形成し、
同時に反対側の面にコレクタ電極接触層としてのＮ＋層
５にコレクタ電極、Ｐ＋領域２１にベース電極、Ｎ＋領
域３２にエミッタ電極を設け、また表面の酸化膜４の上
に前段トランジスタのエミッタ領域３１と後段トランジ
スタのベース領域３２を接続する電極６を設ける。この
ようなモノリシックトランジスタの高耐圧化のために第
３図に示すようにベース領域２１および２２をとシ囲む
ベース領域と同様の環状Ｐ＋層７、いわゆるガードリン
グを形成することが考えられる。しかしこの場合ガード
リングの存在するＰ部では表面耐圧が高い値になるが、
前後段トランジスタの分離絶縁部であるＱ部では点線８
で境界を示ず空乏層が伸びないだめ表面耐圧が高くなら
ず、結果としてダーリントントランジスタ全体の耐圧が
低いＱ部の表面耐圧で決定してしまう。このような現象
を阻止するよく知られた方法として第４図のように分離
帯距離ｄを狭くする方法がある。この方法はＮｒＪ３図
のＱ部の空乏層において表面電圧ブレークダウンが起き
る電圧より低い電圧で第４図のように前後段それぞれの
空乏層の境界８が互いに接触するように分離帯距離ｄを
構成することによυＱ部での表面電圧ブレークダウンを
防いでいる。
しかしこのように分離帯距離ｄを小さくするとトランジ
スタのｈＦＥが低下してしまう０その原因として次の事
が考えられる。一般的にダーリントントランジスタの分
離帯はＮ層上に第１図ないし第３図に示すように５ｉ０
２膜４または無機質膜を介して前段トランジスタのエミ
ッタ３１と後段トランジスタのベース２２とを接続する
だめの金属電極６が設けられているため、ＭＯ８構造と
なっている。今、コレクタ５側に正、この金）Ｉ４電極
６に負の電圧を加えるとＮ層表面は第５図のようにＰ転
し、その反転層９により等制約に前段トランジスタのベ
ースと後段トランジスタのベース、すなわち前段トラン
ジスタのエミッタとの間に第６図に示すような抵抗Ｒが
接続された効果を示し、第７図に放すようにｈＦＥが低
下する。すなわち分離帯幅ｄが広すぎると耐圧が低下し
、また狭すぎるとｈＦＥが低下するためこのような構造
での高耐圧トランジスタは製造できなかった。
スタのｈＦＥが低下してしまう０その原因として次の事
が考えられる。一般的にダーリントントランジスタの分
離帯はＮ層上に第１図ないし第３図に示すように５ｉ０
２膜４または無機質膜を介して前段トランジスタのエミ
ッタ３１と後段トランジスタのベース２２とを接続する
だめの金属電極６が設けられているため、ＭＯ８構造と
なっている。今、コレクタ５側に正、この金）Ｉ４電極
６に負の電圧を加えるとＮ層表面は第５図のようにＰ転
し、その反転層９により等制約に前段トランジスタのベ
ースと後段トランジスタのベース、すなわち前段トラン
ジスタのエミッタとの間に第６図に示すような抵抗Ｒが
接続された効果を示し、第７図に放すようにｈＦＥが低
下する。すなわち分離帯幅ｄが広すぎると耐圧が低下し
、また狭すぎるとｈＦＥが低下するためこのような構造
での高耐圧トランジスタは製造できなかった。
本発明は上記の問題を解決してｈＦＥを低下させること
なくモノリシックダーリントントランジスタの耐圧を向
上させることを目的とする。
なくモノリシックダーリントントランジスタの耐圧を向
上させることを目的とする。
本発明はモノリシックダーリントントランジスタの前段
側のトランジスタのベース領域と後段側のトランジスタ
のベース領域の間の絶縁分離層に表面から導入された不
純物による高抵抗層を備えることによシ上記の目的を達
成する０不純物の導入は通常ライフタイムキラーとして
用いられる金あるいは白金を表面より拡散することが有
効である。
側のトランジスタのベース領域と後段側のトランジスタ
のベース領域の間の絶縁分離層に表面から導入された不
純物による高抵抗層を備えることによシ上記の目的を達
成する０不純物の導入は通常ライフタイムキラーとして
用いられる金あるいは白金を表面より拡散することが有
効である。
第８図は本発明の一実施例を示し、前段トランジスタを
後段トランジスタの間の分離帯にＡｕ、Ｐｔなどのライ
フタイムキラー１０を拡散するかあるいはイオン注入等
によシコンペンセイトすることにより表面近傍の層を高
抵抗化して空乏層を伸びやすくしたものである。この結
果第９図に示すようにだとえ分離帯の幅ｄが大きくても
コレクタ・ベース接合に対する逆電圧印加時にその間に
共通空乏層が形成され、表面電圧ブレークタ゛ウンカ玉
起こらない。
後段トランジスタの間の分離帯にＡｕ、Ｐｔなどのライ
フタイムキラー１０を拡散するかあるいはイオン注入等
によシコンペンセイトすることにより表面近傍の層を高
抵抗化して空乏層を伸びやすくしたものである。この結
果第９図に示すようにだとえ分離帯の幅ｄが大きくても
コレクタ・ベース接合に対する逆電圧印加時にその間に
共通空乏層が形成され、表面電圧ブレークタ゛ウンカ玉
起こらない。
本発明はモノリシックダーリントントランジスタの前後
段トランジスタの間の分離帯を表面力瓢ら不純物を導入
して高抵抗化することによシ、分離帯の幅が大きくても
両側の空乏層が分離帯において共通空乏層となり、この
部分での耐圧低下を招かない０従って分離帯の幅を大き
くすることが可能になり、前段トランジスタのベース、
エミッタ間に並列に入る抵抗の値を大幅に増大させるこ
とができるから、そのような抵抗によるｈｐｇの低下を
阻止することができる。
段トランジスタの間の分離帯を表面力瓢ら不純物を導入
して高抵抗化することによシ、分離帯の幅が大きくても
両側の空乏層が分離帯において共通空乏層となり、この
部分での耐圧低下を招かない０従って分離帯の幅を大き
くすることが可能になり、前段トランジスタのベース、
エミッタ間に並列に入る抵抗の値を大幅に増大させるこ
とができるから、そのような抵抗によるｈｐｇの低下を
阻止することができる。
本発明は実施例に示したＮＰＮ ）ランジスタに限ら−
Ｊ’、ＰＮＰ）ジンジスタのダーリントントランジスタ
にも、また多段ダーリントントランジスタにも適用でき
るので得られる効果は極めて大きい０
Ｊ’、ＰＮＰ）ジンジスタのダーリントントランジスタ
にも、また多段ダーリントントランジスタにも適用でき
るので得られる効果は極めて大きい０
第１図はダーリントントランジスタの回路図、第２図は
モノリシックダーリントントランジスタの断面図、第３
図はガートリングを有するモノ１ノシツクダーリントン
トランジスタの断面図、第４図は分離帯幅を狭くしたモ
ノリシックダーリントントランジスタの断面図、第５図
は第４図に示すトランジスタの分離帯中に反転層の生ず
る場合の説明図、第６図は第５図に示す反転層の生じた
場合の等価回φ図、第７図はその場合のｈＦＥ低下を示
すｈＦｌｃとコレクタ電流との関係線図、第８図は本発
明の一実施例の太部断面図、第９図は同じ実施例の電圧
印加時の状態を示す断面図である。 １・・・・・・Ｎ形シリコン基＆、２１．２２・・・・
・・ｐ＋ ヘ−ス領域、３１．３２・・・・・・Ｎ＋エ
ミッタ領域、４・・・・・・酸化膜、６・・・・・・接
続電極、１０・・・・・・ライフタイムキラ襲
モノリシックダーリントントランジスタの断面図、第３
図はガートリングを有するモノ１ノシツクダーリントン
トランジスタの断面図、第４図は分離帯幅を狭くしたモ
ノリシックダーリントントランジスタの断面図、第５図
は第４図に示すトランジスタの分離帯中に反転層の生ず
る場合の説明図、第６図は第５図に示す反転層の生じた
場合の等価回φ図、第７図はその場合のｈＦＥ低下を示
すｈＦｌｃとコレクタ電流との関係線図、第８図は本発
明の一実施例の太部断面図、第９図は同じ実施例の電圧
印加時の状態を示す断面図である。 １・・・・・・Ｎ形シリコン基＆、２１．２２・・・・
・・ｐ＋ ヘ−ス領域、３１．３２・・・・・・Ｎ＋エ
ミッタ領域、４・・・・・・酸化膜、６・・・・・・接
続電極、１０・・・・・・ライフタイムキラ襲
Claims (1)
- 【特許請求の範囲】 １）一つの半導体チップ内にコレクタ領域を共通にして
複数のベース領域を分離形成し、各ベース領域内にそれ
ぞれエミッタ領域を形成することによって複数のトラン
ジスタが構成され、前段側のトランジスタのエミッタ領
域を後段側のトランジスタのベース領域に接続すること
によってダーリントン接続されたものにおいて、隣接ベ
ース領域間の絶縁分離層に表面から導入された不純物に
よる高抵抗層が備えられることを特徴とする半導体装置
。 ２、特許請求の範囲第１項記載の装置において、不純物
の導入がライフタイムキラーの表面よりの拡散によって
行われたことを特徴とする半導体装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227660A JPS60119769A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227660A JPS60119769A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119769A true JPS60119769A (ja) | 1985-06-27 |
Family
ID=16864337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227660A Pending JPS60119769A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119769A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130772A (ja) * | 2006-11-20 | 2008-06-05 | Mitsui Mining & Smelting Co Ltd | 可撓性配線基板製造用複合積層体およびその製造方法 |
| US8963012B2 (en) | 2011-01-17 | 2015-02-24 | Canon Components, Inc. | Flexible circuit board |
| US9232634B2 (en) | 2011-01-17 | 2016-01-05 | Canon Components, Inc. | Flexible circuit board for mounting light emitting element, illumination apparatus, and vehicle lighting apparatus |
-
1983
- 1983-12-01 JP JP58227660A patent/JPS60119769A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008130772A (ja) * | 2006-11-20 | 2008-06-05 | Mitsui Mining & Smelting Co Ltd | 可撓性配線基板製造用複合積層体およびその製造方法 |
| US8963012B2 (en) | 2011-01-17 | 2015-02-24 | Canon Components, Inc. | Flexible circuit board |
| US9232634B2 (en) | 2011-01-17 | 2016-01-05 | Canon Components, Inc. | Flexible circuit board for mounting light emitting element, illumination apparatus, and vehicle lighting apparatus |
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