JPS60119770A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60119770A JPS60119770A JP58227661A JP22766183A JPS60119770A JP S60119770 A JPS60119770 A JP S60119770A JP 58227661 A JP58227661 A JP 58227661A JP 22766183 A JP22766183 A JP 22766183A JP S60119770 A JPS60119770 A JP S60119770A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は一つの半導体チップ内に複数のトランジスタが
構成され、それらがダーリントン接続された半導体装置
に関する。
構成され、それらがダーリントン接続された半導体装置
に関する。
第１図に示すように二つのトランジスタＴＲ１およびＴ
Ｒ２が接続されたダーリントントランジスタを一つの半
導体チップに構成する場合、例えば第２図に示すような
構造が取られる。第２図はＮＰＮ３重拡散プレーナ構造
で、Ｎ形シリコン基板１の中に不純物拡散により二つの
Ｐ＋ベース領域２１゜２２を形成し、さらにその領域２
１．２２の中に酸化膜４をマスクとしてそれぞれＮ＋エ
ミッタ領域３１゜３２を別の不純物の拡散によシ形成し
、同時に反対側の面にコレクタ電極接触層としてのＮ＋
層５を形成する。このあとＮ＋層５にコレクタ電極、Ｐ
＋領域２１にベース電極、Ｎ＋領域３２にエミッタ電極
を設け、また表面の醸化Ｍ４の上に前段トランジスタの
エミッタ領域３１と後段トランジスタのベース領域３２
を接続する電極６を設ける。このようなモノリシックト
ランジスタの高耐圧化のために第３図に示すようにベー
ス領域２１および２２をとシ囲むベース領域と同様の環
状Ｐ＋Ｎ７、いわゆるガードリングを形成するととが考
えられる。しかしこの場合ガードリングの存在するＰ部
では表面耐圧が高い値になるが、前後段トランジスタの
分離絶縁部であるＱ部では点線８で境界を示す空乏層が
伸びないため表面耐圧が高くならず、結果としてダーリ
ントントランジスタ全体の耐圧が低いＱ部の表面耐圧で
決定してしまう０このような現象を阻止するよく知られ
た方法として第４図のように分離帯距＠ｄを狭くする方
法がある。この方法は第３図のＱ部の空乏層において表
面電圧ブレークダウンが起きる電圧よシ低い電圧で第４
図のように前後段それぞれの空乏層の境界８が互いに接
触するように分離帯距離ｄを構成することによりＱ部で
の表面電圧ブレークダウンを防いでいるＯ しかしこのように分離帯距１１ｆｎ ｄを小さくすると
トランジスタのｈＦｇが低下してしまう。その原因とし
て次の事が考えられる。一般的にダーリントントランジ
スタの分離帯はＮ層上に第１図ないし第３図に示すよう
に５ｔＯ２膜４または無機質膜を介して前段トランジス
タのエミッタ３１と後段トランジスタのベース２２を接
続するための金属電極６が設けられているため、ＭＯ８
構造となっている。
Ｒ２が接続されたダーリントントランジスタを一つの半
導体チップに構成する場合、例えば第２図に示すような
構造が取られる。第２図はＮＰＮ３重拡散プレーナ構造
で、Ｎ形シリコン基板１の中に不純物拡散により二つの
Ｐ＋ベース領域２１゜２２を形成し、さらにその領域２
１．２２の中に酸化膜４をマスクとしてそれぞれＮ＋エ
ミッタ領域３１゜３２を別の不純物の拡散によシ形成し
、同時に反対側の面にコレクタ電極接触層としてのＮ＋
層５を形成する。このあとＮ＋層５にコレクタ電極、Ｐ
＋領域２１にベース電極、Ｎ＋領域３２にエミッタ電極
を設け、また表面の醸化Ｍ４の上に前段トランジスタの
エミッタ領域３１と後段トランジスタのベース領域３２
を接続する電極６を設ける。このようなモノリシックト
ランジスタの高耐圧化のために第３図に示すようにベー
ス領域２１および２２をとシ囲むベース領域と同様の環
状Ｐ＋Ｎ７、いわゆるガードリングを形成するととが考
えられる。しかしこの場合ガードリングの存在するＰ部
では表面耐圧が高い値になるが、前後段トランジスタの
分離絶縁部であるＱ部では点線８で境界を示す空乏層が
伸びないため表面耐圧が高くならず、結果としてダーリ
ントントランジスタ全体の耐圧が低いＱ部の表面耐圧で
決定してしまう０このような現象を阻止するよく知られ
た方法として第４図のように分離帯距＠ｄを狭くする方
法がある。この方法は第３図のＱ部の空乏層において表
面電圧ブレークダウンが起きる電圧よシ低い電圧で第４
図のように前後段それぞれの空乏層の境界８が互いに接
触するように分離帯距離ｄを構成することによりＱ部で
の表面電圧ブレークダウンを防いでいるＯ しかしこのように分離帯距１１ｆｎ ｄを小さくすると
トランジスタのｈＦｇが低下してしまう。その原因とし
て次の事が考えられる。一般的にダーリントントランジ
スタの分離帯はＮ層上に第１図ないし第３図に示すよう
に５ｔＯ２膜４または無機質膜を介して前段トランジス
タのエミッタ３１と後段トランジスタのベース２２を接
続するための金属電極６が設けられているため、ＭＯ８
構造となっている。
今、コレクタ５側に正、この金属電極６に負の電圧を加
えるとＮ層表面は第５図のようＫＰ転し、その反転層９
にょシ等価的に前段トランジスタのベースと後段トラン
ジスタのベース、すなわち前段トランジスタのエミッタ
との間に第６図に示すような抵抗Ｒが接続された効果を
示し１、第７図に示すようにｈＦＥが低下する。すなわ
ち分離帯幅ｄが広すぎると耐圧が低下し、また狭すぎる
とｈＦＥが低下するためこのような構造での高耐圧トラ
ンジスタは製造できなかった。
えるとＮ層表面は第５図のようＫＰ転し、その反転層９
にょシ等価的に前段トランジスタのベースと後段トラン
ジスタのベース、すなわち前段トランジスタのエミッタ
との間に第６図に示すような抵抗Ｒが接続された効果を
示し１、第７図に示すようにｈＦＥが低下する。すなわ
ち分離帯幅ｄが広すぎると耐圧が低下し、また狭すぎる
とｈＦＥが低下するためこのような構造での高耐圧トラ
ンジスタは製造できなかった。
本発明は上記の問題を解決してｈＦＥを低下させること
なくモノリシックダーリントントランジスタの耐圧を向
上させることを目的とする。
なくモノリシックダーリントントランジスタの耐圧を向
上させることを目的とする。
本発明は、モノリシックダーリントントランジスタの前
段側トランジスタのベース領域と後段側のベース領域の
間の分離帯域に両ベース領域に介在して両ベース領域と
同一導電形の高不純物濃度領域が設けられる仁とによっ
て上記の目的を達成する。
段側トランジスタのベース領域と後段側のベース領域の
間の分離帯域に両ベース領域に介在して両ベース領域と
同一導電形の高不純物濃度領域が設けられる仁とによっ
て上記の目的を達成する。
第８図において、前段トランジスタのベース領域２１と
後段トランジスタのベース領域２２の間にそれらと同様
のＰ＋ａ域−７１が介在している。この領域はガードリ
ンク７と同様に空乏層を延ばす働きをするので第９図に
示すように分離帯距＠ｄが大きくても電圧印加時に共通
空乏層が生ずる。
後段トランジスタのベース領域２２の間にそれらと同様
のＰ＋ａ域−７１が介在している。この領域はガードリ
ンク７と同様に空乏層を延ばす働きをするので第９図に
示すように分離帯距＠ｄが大きくても電圧印加時に共通
空乏層が生ずる。
第１０ないし第１３図は介在層７１の配置を示す平面図
で、第１０図においては介在層７１は環状Ｐ＋層７と分
離して設けられているが、第１１図においてはそれに連
結されている◇また第１２図においてはＰ＋層７１は両
ベース領域２１．２２を縁部で連結するＰ＋層２３に連
結して形成されているが、第１３図においてはｔ層２３
と分離して形成され、コレクタ領域に囲まれている。
で、第１０図においては介在層７１は環状Ｐ＋層７と分
離して設けられているが、第１１図においてはそれに連
結されている◇また第１２図においてはＰ＋層７１は両
ベース領域２１．２２を縁部で連結するＰ＋層２３に連
結して形成されているが、第１３図においてはｔ層２３
と分離して形成され、コレクタ領域に囲まれている。
第１４図はさらに異なる実施例を示し、両ベース領域２
１．２２の間に二つのＰ＋層７１および７２が介在して
いる。このように複数の高不純物濃度層を設けるとさら
に前後段トランジスタ間の間隔が大きくでき、ベース、
エミッタ間の寄生抵抗Ｒの抵抗値を上げることができる
のでさらに効果的である。
１．２２の間に二つのＰ＋層７１および７２が介在して
いる。このように複数の高不純物濃度層を設けるとさら
に前後段トランジスタ間の間隔が大きくでき、ベース、
エミッタ間の寄生抵抗Ｒの抵抗値を上げることができる
のでさらに効果的である。
本発明はモノリシックダーリントントランジスタの前段
側トランジスタのベース領域と後段側のトランジスタの
ベース領域の間の分離帯域に、ガードリング層と同様の
ベース領域と同一導電形の高不純物濃度層を介在させる
ことによシ、ベース、コレクタ間接合に逆耐圧印加時に
生ずる空乏層が分離帯域で一体となるようにしたもので
、各段傘−° ゴビー分離幣域を狭くするこ となく空乏層を共通化して耐圧を維持できるため各段ト
ランジスタの間隔を大きくすることが可能とな勺、反転
層によシ生ずる寄生抵抗値を上けてｈＦＫの低下を阻止
することができる。
側トランジスタのベース領域と後段側のトランジスタの
ベース領域の間の分離帯域に、ガードリング層と同様の
ベース領域と同一導電形の高不純物濃度層を介在させる
ことによシ、ベース、コレクタ間接合に逆耐圧印加時に
生ずる空乏層が分離帯域で一体となるようにしたもので
、各段傘−° ゴビー分離幣域を狭くするこ となく空乏層を共通化して耐圧を維持できるため各段ト
ランジスタの間隔を大きくすることが可能とな勺、反転
層によシ生ずる寄生抵抗値を上けてｈＦＫの低下を阻止
することができる。
本発明は実施例に示したＮＰＮ ）ランジスタに限らず
、ＰＮＰトランジスタのダーリントントランジスタにも
、また多段トランジスタにも適用できるので得られる効
果は極めて大きい。
、ＰＮＰトランジスタのダーリントントランジスタにも
、また多段トランジスタにも適用できるので得られる効
果は極めて大きい。
第１図はダーリントントランジスタの回路図、第２図は
モノリシックダーリントントランジスタの断面図、第３
図はガードリングを有するモノリシックダーリントント
ランジスタの断面図、第４図は分離帯幅を狭くしたモノ
リシックダーリントントランジスタの断面図、第５図は
第４図に示すトランジスタの分離帯中に反転層の生ずる
場合の説明図、第６図は第５図に示す反転層の生じた場
合の４価回路図、第７図はその場合のｈＦＥの低下を示
すｈＦＩとコレクタ電流との関係線図、第８図は本発明
の一実施例の要部断面図、第９図は同じ実施例の電圧印
加時の状態を示す断面図、第１０図ないし第１３図は本
発明によるＰ＋層の配置についてのそれぞれ異なる実施
例を示す平面図、第１４図はさらに別の実施例を示す要
部断面図である。 １・・・・・・Ｎ形シリコンＭ＆、２１．２２・・・・
・・Ｐ十ペース領域、３１，３２・・・・・・Ｎ＋エミ
ッタ領域、４・・・・・・酸化才８図 ７１２図 ？１３図
モノリシックダーリントントランジスタの断面図、第３
図はガードリングを有するモノリシックダーリントント
ランジスタの断面図、第４図は分離帯幅を狭くしたモノ
リシックダーリントントランジスタの断面図、第５図は
第４図に示すトランジスタの分離帯中に反転層の生ずる
場合の説明図、第６図は第５図に示す反転層の生じた場
合の４価回路図、第７図はその場合のｈＦＥの低下を示
すｈＦＩとコレクタ電流との関係線図、第８図は本発明
の一実施例の要部断面図、第９図は同じ実施例の電圧印
加時の状態を示す断面図、第１０図ないし第１３図は本
発明によるＰ＋層の配置についてのそれぞれ異なる実施
例を示す平面図、第１４図はさらに別の実施例を示す要
部断面図である。 １・・・・・・Ｎ形シリコンＭ＆、２１．２２・・・・
・・Ｐ十ペース領域、３１，３２・・・・・・Ｎ＋エミ
ッタ領域、４・・・・・・酸化才８図 ７１２図 ？１３図
Claims (1)
- １）一つの半導体チップ内にコレクタ領域を共通−にし
て複数のベース領域を分離形成し、各ベース領域内にそ
れぞれエミッタ領域を形成することによって複数のトラ
ンジスタが構成され、前後段のトランジスタのエミッタ
領域を後段のトランジスタのベース領域に接続すること
によってダーリントン接続されたものにおいて、隣接ベ
ース領域間の分離帯域に該両ベース領域に介在して両ペ
ース領域と同一導電形の高不純物濃度領域が設けられた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227661A JPS60119770A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58227661A JPS60119770A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60119770A true JPS60119770A (ja) | 1985-06-27 |
Family
ID=16864353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58227661A Pending JPS60119770A (ja) | 1983-12-01 | 1983-12-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206261A (ja) * | 1985-03-11 | 1986-09-12 | Shindengen Electric Mfg Co Ltd | 高耐圧プレ−ナ型半導体装置 |
-
1983
- 1983-12-01 JP JP58227661A patent/JPS60119770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61206261A (ja) * | 1985-03-11 | 1986-09-12 | Shindengen Electric Mfg Co Ltd | 高耐圧プレ−ナ型半導体装置 |
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