JPH0244759A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0244759A JPH0244759A JP63195539A JP19553988A JPH0244759A JP H0244759 A JPH0244759 A JP H0244759A JP 63195539 A JP63195539 A JP 63195539A JP 19553988 A JP19553988 A JP 19553988A JP H0244759 A JPH0244759 A JP H0244759A
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- Japan
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- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にバイポーラ型
半導体集積回路装置に関する。
半導体集積回路装置に関する。
第2図は従来のバイポーラ型半導体集積回路装置の断面
図であって、NPNトランジスタQ1とラテラルPNP
)ランジスタQ2とが集積化された場合を示したもので
ある。ここで、1および2はそれぞれP型シリコン基板
およびN+型埋込層、3および4はN型エピタキシャル
層およびP型素子分離領域をそれぞれ示す。
図であって、NPNトランジスタQ1とラテラルPNP
)ランジスタQ2とが集積化された場合を示したもので
ある。ここで、1および2はそれぞれP型シリコン基板
およびN+型埋込層、3および4はN型エピタキシャル
層およびP型素子分離領域をそれぞれ示す。
上述したP型素子分離領域4を有する従来の半導体集積
回路装置は、通常、第2図に示すようにトランジスタ素
子のP型領域をエミッタとし、N型エピタキシャル層3
およびP型素子分離領域4をそれぞれベースおよびコレ
クタとする寄生PNPトランジスタQ3を形成しており
、寄生トランジスタの電流の一部をP型素子分離領域4
を通じP型シリコン基板1に流すので、基板電位が変動
するという欠点がある。
回路装置は、通常、第2図に示すようにトランジスタ素
子のP型領域をエミッタとし、N型エピタキシャル層3
およびP型素子分離領域4をそれぞれベースおよびコレ
クタとする寄生PNPトランジスタQ3を形成しており
、寄生トランジスタの電流の一部をP型素子分離領域4
を通じP型シリコン基板1に流すので、基板電位が変動
するという欠点がある。
本発明の目的は、上記寄生PNPトランジスタによる基
板電位の変動問題を解決した半導体集積回路装置を提供
することである。
板電位の変動問題を解決した半導体集積回路装置を提供
することである。
本発明によれば、半導体集積回路装置は、P型シリコン
基板と、前記P型シリコン基板上に互いに離間して埋込
まれる複数個のN+型埋込層と、前記N+型埋込層上の
N型エピタキシャル層領域にそれぞれ形成されるバイポ
ーラ型トランジスタと、前記バイポーラ型トランジスタ
を互いに分離するP型素子分離領域と、前記P型素子分
離領域に隣接する領域に前記バイポーラ型トランジスタ
のP型頭域の近傍でそれぞれN+型埋込層に達し且つそ
れぞれのトランジスタ素子領域全体を囲むように形成さ
れるP型拡散領域と、前記P型拡散領域とオーミック接
続する低電位配線層とを備えることを含んで構成される
。
基板と、前記P型シリコン基板上に互いに離間して埋込
まれる複数個のN+型埋込層と、前記N+型埋込層上の
N型エピタキシャル層領域にそれぞれ形成されるバイポ
ーラ型トランジスタと、前記バイポーラ型トランジスタ
を互いに分離するP型素子分離領域と、前記P型素子分
離領域に隣接する領域に前記バイポーラ型トランジスタ
のP型頭域の近傍でそれぞれN+型埋込層に達し且つそ
れぞれのトランジスタ素子領域全体を囲むように形成さ
れるP型拡散領域と、前記P型拡散領域とオーミック接
続する低電位配線層とを備えることを含んで構成される
。
以下図面を参照して本発明の詳細な説明する。
第1図は本発明の一実施例を示すバイポーラ型半導体集
積回路装置の断面図である。本実施例によれば、本発明
の半導体集積回路装置は、P型シリコン基板1と、この
基板1上に互いに離間して埋込まれた2つのN+型埋込
層2と、N+型埋込層2上のN型エピタキシャル層領域
3上にそれぞれ形成されたNPN)ランジスタQ、およ
びラテラルPNP)ランジスタQ2と、これらのトラン
ジスタQl、Q2を互いに分離するP型素子分離領域4
と、このP型素子分離領域4に隣接するNPNトランジ
スタQ1のP型ベース領域およびラテラルPNPトラン
ジスタQ2のP+型コレクタ領域の近傍に、それぞれN
+型埋込層2に達し且つそれぞれの素子領域全体を囲む
ように形成されたP型拡散領域5と、このP型拡散領域
5とオーミック接続するほぼ零電位に近く設定された低
電位配線層6とを含む。このようにP型拡散領域5が設
けられると、寄生PNP)ランジスタQ3はこのP型拡
散領域5をコレクタとしてそれぞれの素子領域内に形成
されるので、寄生トランジスタQ3の電流をP型素子分
離領域4およびP型シリコン基板1に通じることなく、
低電位配線層6を介し外部に流しさることができる。従
って、従来問題とされた寄生トランジスタの電流による
基板電位の変動は解消される。
積回路装置の断面図である。本実施例によれば、本発明
の半導体集積回路装置は、P型シリコン基板1と、この
基板1上に互いに離間して埋込まれた2つのN+型埋込
層2と、N+型埋込層2上のN型エピタキシャル層領域
3上にそれぞれ形成されたNPN)ランジスタQ、およ
びラテラルPNP)ランジスタQ2と、これらのトラン
ジスタQl、Q2を互いに分離するP型素子分離領域4
と、このP型素子分離領域4に隣接するNPNトランジ
スタQ1のP型ベース領域およびラテラルPNPトラン
ジスタQ2のP+型コレクタ領域の近傍に、それぞれN
+型埋込層2に達し且つそれぞれの素子領域全体を囲む
ように形成されたP型拡散領域5と、このP型拡散領域
5とオーミック接続するほぼ零電位に近く設定された低
電位配線層6とを含む。このようにP型拡散領域5が設
けられると、寄生PNP)ランジスタQ3はこのP型拡
散領域5をコレクタとしてそれぞれの素子領域内に形成
されるので、寄生トランジスタQ3の電流をP型素子分
離領域4およびP型シリコン基板1に通じることなく、
低電位配線層6を介し外部に流しさることができる。従
って、従来問題とされた寄生トランジスタの電流による
基板電位の変動は解消される。
以上説明したように、本発明によれば、バイポーラ・ト
ランジスタのP型頭域とP型素子分離領域との間にP型
拡散領域を形成することにより、寄生トランジスタの電
流をP型素子分離領域に流すことなくこのP型拡散領域
に流し、配線を介して外部に流出させることができるの
で、基板電位変動の抑止に大きな効果をあげることがで
きる。
ランジスタのP型頭域とP型素子分離領域との間にP型
拡散領域を形成することにより、寄生トランジスタの電
流をP型素子分離領域に流すことなくこのP型拡散領域
に流し、配線を介して外部に流出させることができるの
で、基板電位変動の抑止に大きな効果をあげることがで
きる。
領域、5・・・P型拡散領域、6・・・低電位配線層、
Q+・・・PNPトランジスタ、Q2・・・ラテラルP
NPトランジスタ、Q3・・・寄生PNP )−ランジ
スタ。
Q+・・・PNPトランジスタ、Q2・・・ラテラルP
NPトランジスタ、Q3・・・寄生PNP )−ランジ
スタ。
Claims (1)
- P型シリコン基板と、前記P型シリコン基板上に互いに
離間して埋込まれる複数個のN^+型埋込層と、前記N
^+型埋込層上のN型エピタキシャル層領域にそれぞれ
形成されるバイポーラ型トランジスタと、前記バイポー
ラ型トランジスタを互いに分離するP型素子分離領域と
、前記P型素子分離領域に隣接する領域に前記バイポー
ラ型トランジスタのP型領域の近傍でそれぞれN^+型
埋込層に達し且つそれぞれのトランジスタ素子領域全体
を囲むように形成されるP型拡散領域と、前記P型拡散
領域とオーミック接続する低電位配線層とを備えること
を特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63195539A JPH0244759A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63195539A JPH0244759A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0244759A true JPH0244759A (ja) | 1990-02-14 |
Family
ID=16342773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63195539A Pending JPH0244759A (ja) | 1988-08-04 | 1988-08-04 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0244759A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05105400A (ja) * | 1991-10-14 | 1993-04-27 | Nitsuchi:Kk | 小型牽引巻上機 |
KR19980065435A (ko) * | 1997-01-10 | 1998-10-15 | 김광호 | 서지보호 기능을 가지는 반도체장치 |
KR100481836B1 (ko) * | 1997-08-26 | 2006-05-29 | 삼성전자주식회사 | 이오에스 보호소자 |
WO2010113401A1 (ja) | 2009-03-31 | 2010-10-07 | パナソニック株式会社 | 薬剤混合装置および薬剤混合方法 |
US9012979B2 (en) | 2013-03-12 | 2015-04-21 | Dongbu Hitek Co., Ltd. | Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50150387A (ja) * | 1974-05-22 | 1975-12-02 |
-
1988
- 1988-08-04 JP JP63195539A patent/JPH0244759A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50150387A (ja) * | 1974-05-22 | 1975-12-02 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05105400A (ja) * | 1991-10-14 | 1993-04-27 | Nitsuchi:Kk | 小型牽引巻上機 |
KR19980065435A (ko) * | 1997-01-10 | 1998-10-15 | 김광호 | 서지보호 기능을 가지는 반도체장치 |
KR100481836B1 (ko) * | 1997-08-26 | 2006-05-29 | 삼성전자주식회사 | 이오에스 보호소자 |
WO2010113401A1 (ja) | 2009-03-31 | 2010-10-07 | パナソニック株式会社 | 薬剤混合装置および薬剤混合方法 |
US9012979B2 (en) | 2013-03-12 | 2015-04-21 | Dongbu Hitek Co., Ltd. | Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region |
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