JPH06224214A - 縦型バイポーラトランジスタおよび横型バイポーラトランジスタ - Google Patents
縦型バイポーラトランジスタおよび横型バイポーラトランジスタInfo
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- JPH06224214A JPH06224214A JP5027274A JP2727493A JPH06224214A JP H06224214 A JPH06224214 A JP H06224214A JP 5027274 A JP5027274 A JP 5027274A JP 2727493 A JP2727493 A JP 2727493A JP H06224214 A JPH06224214 A JP H06224214A
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Abstract
(57)【要約】
【目的】 本発明は、エミッタを複数に設けた縦型また
は横型バイポーラトランジスタにおいて、エミッタの個
数倍の電流比が正確にとれるようにすることにより、大
電流駆動または低電圧動作を可能にする。 【構成】 縦型バイポーラトランジスタ1 としては、複
数のＰ型ベース14，15を設け、各Ｐ型ベース14，15の上
層にＮ+ 型エミッタ18，19を設け、各Ｐ型ベース14，15
の側周側を連続的に囲むものでＮ+ 型エミッタ18，19と
同一導電型の高濃度拡散層よりなりコレクタとして作用
するＮ+ 型プラグイン20を設けたものである。また図示
しないが横型バイポーラトランジスタとしては、複数の
エミッタを有し、各エミッタのそれぞれに対して各エミ
ッタの側周を連続的に囲む状態にコレクタを設け、各コ
レクタの側周を連続的に囲む状態にエミッタとは極性が
異なる高濃度拡散層よりなるベースを設けたものであ
る。
は横型バイポーラトランジスタにおいて、エミッタの個
数倍の電流比が正確にとれるようにすることにより、大
電流駆動または低電圧動作を可能にする。 【構成】 縦型バイポーラトランジスタ1 としては、複
数のＰ型ベース14，15を設け、各Ｐ型ベース14，15の上
層にＮ+ 型エミッタ18，19を設け、各Ｐ型ベース14，15
の側周側を連続的に囲むものでＮ+ 型エミッタ18，19と
同一導電型の高濃度拡散層よりなりコレクタとして作用
するＮ+ 型プラグイン20を設けたものである。また図示
しないが横型バイポーラトランジスタとしては、複数の
エミッタを有し、各エミッタのそれぞれに対して各エミ
ッタの側周を連続的に囲む状態にコレクタを設け、各コ
レクタの側周を連続的に囲む状態にエミッタとは極性が
異なる高濃度拡散層よりなるベースを設けたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、大電流駆動または低電
圧動作を要求される縦型バイポーラトランジスタおよび
横型バイポーラトランジスタに関するものである。
圧動作を要求される縦型バイポーラトランジスタおよび
横型バイポーラトランジスタに関するものである。
【０００２】
【従来の技術】縦型ＮＰＮバイポーラトランジスタで
は、寄生電流増幅率ｈFEの低減、コレクタ−エミッタ間
の飽和電圧Ｖｃｅｓａｔの低下、コレクタ抵抗ｒｃの低
下、ベース−素子分離領域間の耐圧の向上を目的とし
て、いわゆるコレクタリングセル構造が採用されてい
る。さらに、回路内において大電流駆動を必要とする箇
所、または単一のトランジスタに対して電流比を大きく
とりたい（例えば２倍または３倍以上の電流を流した
い）箇所には、エミッタを複数箇所に形成した、いわゆ
るマルチトランジスタ構造が採用されている。
は、寄生電流増幅率ｈFEの低減、コレクタ−エミッタ間
の飽和電圧Ｖｃｅｓａｔの低下、コレクタ抵抗ｒｃの低
下、ベース−素子分離領域間の耐圧の向上を目的とし
て、いわゆるコレクタリングセル構造が採用されてい
る。さらに、回路内において大電流駆動を必要とする箇
所、または単一のトランジスタに対して電流比を大きく
とりたい（例えば２倍または３倍以上の電流を流した
い）箇所には、エミッタを複数箇所に形成した、いわゆ
るマルチトランジスタ構造が採用されている。
【０００３】縦型ＮＰＮバイポーラトランジスタを、図
５のレイアウト図および図６の概略構成断面図により説
明する。図では、エミッタを例えば４箇所に設けた、い
わゆるマルチトランジスタを示す。図に示すように、Ｐ
型シリコン基板５１の上層にはＮ+ 型埋め込み拡散層５
２（図５のレイアウト図では破線で囲む領域）が形成さ
れている。このＰ型シリコン基板５１の上面には、Ｎ型
エピタキシャル層５３が形成されている。上記Ｎ+ 型埋
め込み拡散層５２上におけるＮ型エピタキシャル層５３
の上層の一部分にはＰ型ベース５４が形成されている。
当該Ｐ型ベース５４の上層の一部分にはＮ+ 型エミッタ
５５〜５８が２行２列に設けられている。またＰ型ベー
ス５４の側方を囲む状態に素子分離領域５９が形成され
ている。さらにＰ型ベース５４の一方側における上記Ｎ
型エピタキシャル層５３には、上記素子分離領域５９を
介して上記Ｎ+ 型埋め込み拡散層５２に接続するＮ+ 型
プラグイン６０が形成されている。このＮ+ 型プラグイ
ン６０の側方を囲む状態に、上記素子分離領域５９が延
長した状態に形成されている。上記Ｎ+ 型プラグイン６
０は、Ｎ型エピタキシャル層５３とＮ+ 型埋め込み拡散
層５２とともにコレクタになる。上記の如くに、縦型Ｎ
ＰＮバイポーラトランジスタ３は構成されている。
５のレイアウト図および図６の概略構成断面図により説
明する。図では、エミッタを例えば４箇所に設けた、い
わゆるマルチトランジスタを示す。図に示すように、Ｐ
型シリコン基板５１の上層にはＮ+ 型埋め込み拡散層５
２（図５のレイアウト図では破線で囲む領域）が形成さ
れている。このＰ型シリコン基板５１の上面には、Ｎ型
エピタキシャル層５３が形成されている。上記Ｎ+ 型埋
め込み拡散層５２上におけるＮ型エピタキシャル層５３
の上層の一部分にはＰ型ベース５４が形成されている。
当該Ｐ型ベース５４の上層の一部分にはＮ+ 型エミッタ
５５〜５８が２行２列に設けられている。またＰ型ベー
ス５４の側方を囲む状態に素子分離領域５９が形成され
ている。さらにＰ型ベース５４の一方側における上記Ｎ
型エピタキシャル層５３には、上記素子分離領域５９を
介して上記Ｎ+ 型埋め込み拡散層５２に接続するＮ+ 型
プラグイン６０が形成されている。このＮ+ 型プラグイ
ン６０の側方を囲む状態に、上記素子分離領域５９が延
長した状態に形成されている。上記Ｎ+ 型プラグイン６
０は、Ｎ型エピタキシャル層５３とＮ+ 型埋め込み拡散
層５２とともにコレクタになる。上記の如くに、縦型Ｎ
ＰＮバイポーラトランジスタ３は構成されている。
【０００４】次に上記構成の縦型ＮＰＮバイポーラトラ
ンジスタ３の電流経路を上記図５，図６により説明す
る。電流経路は、各矢印で示すように、Ｎ+ 型エミッタ
５５〜５８より、コレクタ６１として作用するＮ型エピ
タキシャル層５３を通ってＮ+ 型埋め込み拡散層５２に
入りさらにＮ+ 型プラグイン６０へ流れる経路をたど
る。
ンジスタ３の電流経路を上記図５，図６により説明す
る。電流経路は、各矢印で示すように、Ｎ+ 型エミッタ
５５〜５８より、コレクタ６１として作用するＮ型エピ
タキシャル層５３を通ってＮ+ 型埋め込み拡散層５２に
入りさらにＮ+ 型プラグイン６０へ流れる経路をたど
る。
【０００５】また横型バイポーラトランジスタにおいて
も、寄生電流増幅率ｈFEの低減、ベース抵抗ｒｂｂ’の
低下、コレクタ−素子分離領域間の耐圧の向上を目的に
いわゆるベースリングセル構造が採用されている。さら
に、回路内において大電流駆動を必要とする箇所、また
は単一のトランジスタに対して電流比を大きくとりたい
（例えば２倍または３倍以上の電流を流したい）箇所に
は、エミッタを複数箇所に形成した、いわゆるマルチト
ランジスタ構造が採用されている。このような横型ＰＮ
Ｐバイポーラトランジスタを、図７のレイアウト図およ
び図８の概略構成断面図により説明する。
も、寄生電流増幅率ｈFEの低減、ベース抵抗ｒｂｂ’の
低下、コレクタ−素子分離領域間の耐圧の向上を目的に
いわゆるベースリングセル構造が採用されている。さら
に、回路内において大電流駆動を必要とする箇所、また
は単一のトランジスタに対して電流比を大きくとりたい
（例えば２倍または３倍以上の電流を流したい）箇所に
は、エミッタを複数箇所に形成した、いわゆるマルチト
ランジスタ構造が採用されている。このような横型ＰＮ
Ｐバイポーラトランジスタを、図７のレイアウト図およ
び図８の概略構成断面図により説明する。
【０００６】図に示すように、Ｐ型シリコン基板７１の
上層にはＮ+ 型埋め込み拡散層７２（図１では破線で囲
まれた領域）が形成されている。このＰ型シリコン基板
７１の上面には、Ｎ型エピタキシャル層７３が形成され
ている。Ｎ型エピタキシャル層７３の上層にはＰ型エミ
ッタ７４〜７７が形成されている。このＰ型エミッタ７
４〜７７のそれぞれの側周方には当該Ｎ型エピタキシャ
ル層７３を介してＰ型コレクタ７８〜８１が形成されて
いる。またＰ型コレクタ７８〜８１の側方には、当該Ｐ
型コレクタ７８〜８１のそれぞれを囲む状態に素子分離
領域８２（図１では斜線で示す領域）が設けられてい
る。さらに素子分離領域８２の外側方におけるＮ型エピ
タキシャル層７３の上層には上記Ｎ+ 型埋め込み拡散層
７２に接続するＮ+ 型プラグイン８３が形成されてい
る。上記Ｎ+ 型プラグイン８３は、Ｎ型エピタキシャル
層７３とＮ+ 型埋め込み拡散層７２とともにベースにな
る。またＮ+ 型プラグイン８３の外側方におけるＮ型エ
ピタキシャル層７３の上層には素子分離領域８４（図１
では斜線で示す領域）が設けられている。上記の如く
に、横型ＰＮＰバイポーラトランジスタ４は構成されて
いる。
上層にはＮ+ 型埋め込み拡散層７２（図１では破線で囲
まれた領域）が形成されている。このＰ型シリコン基板
７１の上面には、Ｎ型エピタキシャル層７３が形成され
ている。Ｎ型エピタキシャル層７３の上層にはＰ型エミ
ッタ７４〜７７が形成されている。このＰ型エミッタ７
４〜７７のそれぞれの側周方には当該Ｎ型エピタキシャ
ル層７３を介してＰ型コレクタ７８〜８１が形成されて
いる。またＰ型コレクタ７８〜８１の側方には、当該Ｐ
型コレクタ７８〜８１のそれぞれを囲む状態に素子分離
領域８２（図１では斜線で示す領域）が設けられてい
る。さらに素子分離領域８２の外側方におけるＮ型エピ
タキシャル層７３の上層には上記Ｎ+ 型埋め込み拡散層
７２に接続するＮ+ 型プラグイン８３が形成されてい
る。上記Ｎ+ 型プラグイン８３は、Ｎ型エピタキシャル
層７３とＮ+ 型埋め込み拡散層７２とともにベースにな
る。またＮ+ 型プラグイン８３の外側方におけるＮ型エ
ピタキシャル層７３の上層には素子分離領域８４（図１
では斜線で示す領域）が設けられている。上記の如く
に、横型ＰＮＰバイポーラトランジスタ４は構成されて
いる。
【０００７】
【発明が解決しようとする課題】上記従来の技術で説明
したような構造のコレクタリングセルの縦型ＮＰＮバイ
ポーラトランジスタやベースリングセルの横型ＰＮＰバ
イポーラトランジスタでは、隣り合うエミッタ同士が障
害になって、隣のエミッタ方向には電流が流れ難くな
り、電流の流れる方向によって電流値が異なるために、
複数に設けたエミッタの個数倍の電流比が正確にとれな
い。
したような構造のコレクタリングセルの縦型ＮＰＮバイ
ポーラトランジスタやベースリングセルの横型ＰＮＰバ
イポーラトランジスタでは、隣り合うエミッタ同士が障
害になって、隣のエミッタ方向には電流が流れ難くな
り、電流の流れる方向によって電流値が異なるために、
複数に設けたエミッタの個数倍の電流比が正確にとれな
い。
【０００８】本発明は、エミッタの個数に対応する正確
な電流比が得られるとともに大電流駆動または低電圧動
作が可能な縦型バイポーラトランジスタおよび横型バイ
ポーラトランジスタを提供することを目的とする。
な電流比が得られるとともに大電流駆動または低電圧動
作が可能な縦型バイポーラトランジスタおよび横型バイ
ポーラトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。すなわち、縦型バイ
ポーラトランジスタとしては、複数のエミッタを有する
もので、各エミッタのそれぞれに対してベースを設ける
とともに、各ベースの側周側を連続的に囲む状態にエミ
ッタの導電型と同一導電型の高濃度拡散層よりなるコレ
クタを設けたものである。
成するためになされたものである。すなわち、縦型バイ
ポーラトランジスタとしては、複数のエミッタを有する
もので、各エミッタのそれぞれに対してベースを設ける
とともに、各ベースの側周側を連続的に囲む状態にエミ
ッタの導電型と同一導電型の高濃度拡散層よりなるコレ
クタを設けたものである。
【００１０】また横型バイポーラトランジスタとして
は、複数のエミッタを有するもので、各エミッタのそれ
ぞれに対して各エミッタの側周を囲む状態にコレクタを
設けるとともに、各コレクタの側周を連続的に囲む状態
にエミッタとは極性が異なる高濃度拡散層よりなるベー
スを設けたものである。
は、複数のエミッタを有するもので、各エミッタのそれ
ぞれに対して各エミッタの側周を囲む状態にコレクタを
設けるとともに、各コレクタの側周を連続的に囲む状態
にエミッタとは極性が異なる高濃度拡散層よりなるベー
スを設けたものである。
【００１１】
【作用】上記縦型バイポーラトランジスタの構造では、
個々のエミッタに対して、コレクタが当該エミッタの側
周側を連続的に囲む状態に設けられていることにより、
各エミッタは単一のエミッタを設けたバイポーラトラン
ジスタと同様に作用する。このため、エミッタの個数分
だけ正確な電流比が得られる。したがって、コレクタの
シリーズ抵抗が低減されることと併せて、低電圧回路ま
たは大電流駆動回路に適用し易くなる。
個々のエミッタに対して、コレクタが当該エミッタの側
周側を連続的に囲む状態に設けられていることにより、
各エミッタは単一のエミッタを設けたバイポーラトラン
ジスタと同様に作用する。このため、エミッタの個数分
だけ正確な電流比が得られる。したがって、コレクタの
シリーズ抵抗が低減されることと併せて、低電圧回路ま
たは大電流駆動回路に適用し易くなる。
【００１２】上記横型バイポーラトランジスタの構造で
は、個々のエミッタに対して、ベースが当該エミッタの
側周側を連続的に囲む状態に設けられていることによ
り、ベース電流の流れが単一のエミッタを設けたバイポ
ーラトランジスタと同様に作用する。このため、エミッ
タの個数分だけ正確な電流比が得られる。
は、個々のエミッタに対して、ベースが当該エミッタの
側周側を連続的に囲む状態に設けられていることによ
り、ベース電流の流れが単一のエミッタを設けたバイポ
ーラトランジスタと同様に作用する。このため、エミッ
タの個数分だけ正確な電流比が得られる。
【００１３】
【実施例】本発明の実施例を図１のレイアウト図および
図２の概略構成断面図により説明する。図では、エミッ
タを例えば２箇所に設けた、いわゆるマルチトランジス
タを示す。なお図２の（１）では図１中のＡ−Ａ線断面
を示し、図２の（２）では図１中のｂ−ｂ線断面を示
す。
図２の概略構成断面図により説明する。図では、エミッ
タを例えば２箇所に設けた、いわゆるマルチトランジス
タを示す。なお図２の（１）では図１中のＡ−Ａ線断面
を示し、図２の（２）では図１中のｂ−ｂ線断面を示
す。
【００１４】図に示すように、Ｐ型シリコン基板１１の
上層にはＮ+ 型埋め込み拡散層１２（図１では破線で囲
む領域）が形成されている。このＰ型シリコン基板１１
の上面には、Ｎ型エピタキシャル層１３が形成されてい
る。Ｎ型エピタキシャル層１３の上層の一部分には、Ｐ
型ベース１４，１５が形成されている。各Ｐ型ベース１
４，１５の側周には連続的に素子分離領域１６，１７
（図１では斜線で示す領域）が形成されている。さらに
各Ｐ型ベース１４，１５のそれぞれの上層の一部分に
は、Ｎ+ 型エミッタ１８，１９が設けられている。また
上記素子分離領域１６，１７の外側方を囲む状態にし
て、上記Ｎ型エピタキシャル層１３には、上記Ｎ+ 型埋
め込み拡散層１２に接続するＮ+ 型プラグイン２０が形
成されている。上記Ｎ+ 型プラグイン２０は、Ｎ型エピ
タキシャル層１３とＮ+ 型埋め込み拡散層１２とともに
コレクタになる。さらに上記Ｎ+ 型プラグイン２０の外
側方を囲む状態に素子分離領域２１（図１では斜線で示
す領域）が設けられている。上記の如くに、縦型ＮＰＮ
バイポーラトランジスタ１は構成されている。
上層にはＮ+ 型埋め込み拡散層１２（図１では破線で囲
む領域）が形成されている。このＰ型シリコン基板１１
の上面には、Ｎ型エピタキシャル層１３が形成されてい
る。Ｎ型エピタキシャル層１３の上層の一部分には、Ｐ
型ベース１４，１５が形成されている。各Ｐ型ベース１
４，１５の側周には連続的に素子分離領域１６，１７
（図１では斜線で示す領域）が形成されている。さらに
各Ｐ型ベース１４，１５のそれぞれの上層の一部分に
は、Ｎ+ 型エミッタ１８，１９が設けられている。また
上記素子分離領域１６，１７の外側方を囲む状態にし
て、上記Ｎ型エピタキシャル層１３には、上記Ｎ+ 型埋
め込み拡散層１２に接続するＮ+ 型プラグイン２０が形
成されている。上記Ｎ+ 型プラグイン２０は、Ｎ型エピ
タキシャル層１３とＮ+ 型埋め込み拡散層１２とともに
コレクタになる。さらに上記Ｎ+ 型プラグイン２０の外
側方を囲む状態に素子分離領域２１（図１では斜線で示
す領域）が設けられている。上記の如くに、縦型ＮＰＮ
バイポーラトランジスタ１は構成されている。
【００１５】次に上記構成の縦型ＮＰＮバイポーラトラ
ンジスタ１の電流経路を上記図２の（１）により説明す
る。上記縦型バイポーラトランジスタ１では、個々のＮ
+ 型エミッタ１８，１９に対して、コレクタになるＮ+
型プラグイン２０が当該Ｎ+ 型エミッタ１８，１９の側
周側を連続的に囲む状態に設けられていることにより、
その電流経路は、矢印アで示すように、Ｎ+ 型エミッタ
１８，１９よりその下方を通ってＮ+ 型埋め込み拡散層
１２に入り、さらにＮ+ 型プラグイン２０へ流れる経路
をたどる。このように各Ｎ+ 型エミッタ１８，１９は単
一のエミッタを設けたバイポーラトランジスタと同様に
作用する。このため、Ｎ+ 型エミッタ１８，１９の個数
分だけ正確な電流比が得られる。したがって、コレクタ
のシリーズ抵抗が低減されることと併せて、低電圧回路
または大電流駆動回路に適用し易くなる。
ンジスタ１の電流経路を上記図２の（１）により説明す
る。上記縦型バイポーラトランジスタ１では、個々のＮ
+ 型エミッタ１８，１９に対して、コレクタになるＮ+
型プラグイン２０が当該Ｎ+ 型エミッタ１８，１９の側
周側を連続的に囲む状態に設けられていることにより、
その電流経路は、矢印アで示すように、Ｎ+ 型エミッタ
１８，１９よりその下方を通ってＮ+ 型埋め込み拡散層
１２に入り、さらにＮ+ 型プラグイン２０へ流れる経路
をたどる。このように各Ｎ+ 型エミッタ１８，１９は単
一のエミッタを設けたバイポーラトランジスタと同様に
作用する。このため、Ｎ+ 型エミッタ１８，１９の個数
分だけ正確な電流比が得られる。したがって、コレクタ
のシリーズ抵抗が低減されることと併せて、低電圧回路
または大電流駆動回路に適用し易くなる。
【００１６】次に第２の実施例として、横型バイポーラ
トランジスタを図３のレイアウト図および図４の概略構
成断面図により説明する。なお図４の（１）では図３中
のＣ−Ｃ線断面を示し、図４の（２）では図３中のＤ−
Ｄ線断面を示す。図に示すように、Ｐ型シリコン基板３
１の上層にはＮ+ 型埋め込み拡散層３２（図１では破線
で囲む領域）が形成されている。このＰ型シリコン基板
３１の上面には、Ｎ型エピタキシャル層３３が形成され
ている。Ｎ型エピタキシャル層３３の上層の一部分に
は、Ｐ型エミッタ３４，３５が形成されている。このＰ
型エミッタ３４，３５の外側方には、当該Ｎ型エピタキ
シャル層３３を介して上記Ｐ型エミッタ３４，３５を連
続的に囲む状態にＰ型コレクタ３６，３７が形成されて
いる。さらに各Ｐ型コレクタ３６，３７の外側周側に
は、連続的に当該Ｐ型コレクタ３６，３７を囲む状態に
素子分離領域３８，３９が形成されている。また各素子
分離領域３８，３９の外側周側には、上記Ｎ+型埋め込
み拡散層３２に接続するもので各素子分離領域３８，３
９を連続的に囲むＮ+ 型プラグイン４０が形成されてい
る。上記Ｎ+ 型プラグイン４０は、Ｎ型エピタキシャル
層３３とＮ+ 型埋め込み拡散層３２とともにベースにな
る。上記の如くに、横型ＰＮＰバイポーラトランジスタ
２は構成されている。
トランジスタを図３のレイアウト図および図４の概略構
成断面図により説明する。なお図４の（１）では図３中
のＣ−Ｃ線断面を示し、図４の（２）では図３中のＤ−
Ｄ線断面を示す。図に示すように、Ｐ型シリコン基板３
１の上層にはＮ+ 型埋め込み拡散層３２（図１では破線
で囲む領域）が形成されている。このＰ型シリコン基板
３１の上面には、Ｎ型エピタキシャル層３３が形成され
ている。Ｎ型エピタキシャル層３３の上層の一部分に
は、Ｐ型エミッタ３４，３５が形成されている。このＰ
型エミッタ３４，３５の外側方には、当該Ｎ型エピタキ
シャル層３３を介して上記Ｐ型エミッタ３４，３５を連
続的に囲む状態にＰ型コレクタ３６，３７が形成されて
いる。さらに各Ｐ型コレクタ３６，３７の外側周側に
は、連続的に当該Ｐ型コレクタ３６，３７を囲む状態に
素子分離領域３８，３９が形成されている。また各素子
分離領域３８，３９の外側周側には、上記Ｎ+型埋め込
み拡散層３２に接続するもので各素子分離領域３８，３
９を連続的に囲むＮ+ 型プラグイン４０が形成されてい
る。上記Ｎ+ 型プラグイン４０は、Ｎ型エピタキシャル
層３３とＮ+ 型埋め込み拡散層３２とともにベースにな
る。上記の如くに、横型ＰＮＰバイポーラトランジスタ
２は構成されている。
【００１７】次に上記構成の横型ＰＮＰバイポーラトラ
ンジスタ２では、ベースとなるＮ+型プラグイン４０を
上記の如くに形成したので、ベース電流の流れが均一に
なる。それによって、交流特性の改善やノイズの低減が
図れる。またベース電流の流れが単一のエミッタを設け
たバイポーラトランジスタと同様に作用するので、Ｐ型
エミッタ３４，３５の個数分だけ正確な電流比が得られ
る。
ンジスタ２では、ベースとなるＮ+型プラグイン４０を
上記の如くに形成したので、ベース電流の流れが均一に
なる。それによって、交流特性の改善やノイズの低減が
図れる。またベース電流の流れが単一のエミッタを設け
たバイポーラトランジスタと同様に作用するので、Ｐ型
エミッタ３４，３５の個数分だけ正確な電流比が得られ
る。
【００１８】上記各第１，第２の実施例の説明では、２
個のエミッタを設けた場合を説明したが、さらに多くの
エミッタを設けた場合も、上記説明したと同様の構成を
とることにより、エミッタの個数分だけの正確な電流比
が得られる。
個のエミッタを設けた場合を説明したが、さらに多くの
エミッタを設けた場合も、上記説明したと同様の構成を
とることにより、エミッタの個数分だけの正確な電流比
が得られる。
【００１９】
【発明の効果】以上、説明したように、請求項１の発明
によれば、個々のエミッタに対して、コレクタが当該エ
ミッタの側周側を連続的に囲む状態に設けられているの
で、各エミッタは単一のエミッタを設けた縦型バイポー
ラトランジスタと同様に作用する。このため、エミッタ
の個数分だけ正確な電流比を得ることができる。したが
って、コレクタのシリーズ抵抗が低減できることと併せ
て、低電圧回路または大電流駆動回路に適用することが
可能になる。
によれば、個々のエミッタに対して、コレクタが当該エ
ミッタの側周側を連続的に囲む状態に設けられているの
で、各エミッタは単一のエミッタを設けた縦型バイポー
ラトランジスタと同様に作用する。このため、エミッタ
の個数分だけ正確な電流比を得ることができる。したが
って、コレクタのシリーズ抵抗が低減できることと併せ
て、低電圧回路または大電流駆動回路に適用することが
可能になる。
【００２０】また請求項２の発明によれば、個々のエミ
ッタに対して、ベースが当該エミッタの側周側を連続的
に囲む状態に設けられているので、ベース電流の流れが
単一のエミッタを設けた横型バイポーラトランジスタと
同様に作用する。このため、エミッタの個数分だけ正確
な電流比を得ることができ、上記縦型バイポーラトラン
ジスタと同様の効果が得られる。
ッタに対して、ベースが当該エミッタの側周側を連続的
に囲む状態に設けられているので、ベース電流の流れが
単一のエミッタを設けた横型バイポーラトランジスタと
同様に作用する。このため、エミッタの個数分だけ正確
な電流比を得ることができ、上記縦型バイポーラトラン
ジスタと同様の効果が得られる。
【図１】第１の実施例のレイアウト図である。
【図２】第１の実施例の概略構成断面図である。
【図３】第２の実施例のレイアウト図である。
【図４】第２の実施例の概略構成断面図である。
【図５】従来例の縦型ＮＰＮバイポーラトランジスタの
レイアウト図である。
レイアウト図である。
【図６】従来例の縦型ＮＰＮバイポーラトランジスタの
概略構成断面図である。
概略構成断面図である。
【図７】従来例の横型ＰＮＰバイポーラトランジスタの
レイアウト図である。
レイアウト図である。
【図８】従来例の横型ＰＮＰバイポーラトランジスタの
概略構成断面図である。
概略構成断面図である。
１ 縦型バイポーラトランジスタ ２ 横型バイポーラトランジスタ １４ Ｐ型ベース １５ Ｐ型ベース １８ Ｎ+ 型エミッタ １９ Ｎ+ 型エミッタ ２０ Ｎ+ 型プラグイン ３３ Ｎ型エピタキシャル層 ３４ Ｐ型エミッタ ３５ Ｐ型エミッタ ３６ Ｐ型コレクタ ３７ Ｐ型コレクタ ４０ Ｎ+ 型プラグイン
Claims (2)
- 【請求項１】 複数のエミッタを有する縦型バイポーラ
トランジスタにおいて、 前記各エミッタのそれぞれに対してベースを設けるとと
もに、前記各ベースの側周側を連続的に囲む状態に前記
エミッタの導電型と同一のと導電型の高濃度拡散層より
なるコレクタ設けたことを特徴とする縦型バイポーラト
ランジスタ。 - 【請求項２】 複数のエミッタを有する横型バイポーラ
トランジスタにおいて、 前記各エミッタのそれぞれに対して当該各エミッタの側
周を囲む状態にコレクタを設けるとともに、前記各コレ
クタの側周を連続的に囲む状態に前記エミッタとは極性
の異なる高濃度拡散層よりなるベースを設けたことを特
徴とする横型バイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027274A JPH06224214A (ja) | 1993-01-22 | 1993-01-22 | 縦型バイポーラトランジスタおよび横型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5027274A JPH06224214A (ja) | 1993-01-22 | 1993-01-22 | 縦型バイポーラトランジスタおよび横型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224214A true JPH06224214A (ja) | 1994-08-12 |
Family
ID=12216504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5027274A Pending JPH06224214A (ja) | 1993-01-22 | 1993-01-22 | 縦型バイポーラトランジスタおよび横型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423603B2 (en) | 1998-11-06 | 2002-07-23 | International Business Machines Corporation | Method of forming a microwave array transistor for low-noise and high-power applications |
| US7235860B2 (en) | 2001-07-27 | 2007-06-26 | Nec Electronics Corporation | Bipolar transistor including divided emitter structure |
| US10651272B2 (en) | 2017-03-14 | 2020-05-12 | United Semiconductor Japan Co., Ltd. | Semiconductor device and full-wave rectifier circuit |
-
1993
- 1993-01-22 JP JP5027274A patent/JPH06224214A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423603B2 (en) | 1998-11-06 | 2002-07-23 | International Business Machines Corporation | Method of forming a microwave array transistor for low-noise and high-power applications |
| US6762479B2 (en) | 1998-11-06 | 2004-07-13 | International Business Machines Corporation | Microwave array transistor for low-noise and high-power applications |
| US7235860B2 (en) | 2001-07-27 | 2007-06-26 | Nec Electronics Corporation | Bipolar transistor including divided emitter structure |
| US7239007B2 (en) | 2001-07-27 | 2007-07-03 | Nec Electronics Corporation | Bipolar transistor with divided base and emitter regions |
| US10651272B2 (en) | 2017-03-14 | 2020-05-12 | United Semiconductor Japan Co., Ltd. | Semiconductor device and full-wave rectifier circuit |
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