JPS648924B2 - - Google Patents
Info
- Publication number
- JPS648924B2 JPS648924B2 JP55026541A JP2654180A JPS648924B2 JP S648924 B2 JPS648924 B2 JP S648924B2 JP 55026541 A JP55026541 A JP 55026541A JP 2654180 A JP2654180 A JP 2654180A JP S648924 B2 JPS648924 B2 JP S648924B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- circuit
- attenuation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、ミユーテイング回路に関する。
ミユーテイング（Muting）回路として第１図
に示すように、信号線に直列に設けられた固定抵
抗Ｒと、この抵抗Ｒの出力側と基準電位端子との
間に設けられた減衰トランジスタQ1とにより構
成したものがすでに提案されている。この回路
は、上記抵抗Ｒと、減衰トランジスタQ1のオン
抵抗rCSにより信号を減衰（rCS／Ｒ＋rCS）させ、
ミユーテイングを行なうものである。なお、コン
デンサＣはカツプリングコンデンサである。
に示すように、信号線に直列に設けられた固定抵
抗Ｒと、この抵抗Ｒの出力側と基準電位端子との
間に設けられた減衰トランジスタQ1とにより構
成したものがすでに提案されている。この回路
は、上記抵抗Ｒと、減衰トランジスタQ1のオン
抵抗rCSにより信号を減衰（rCS／Ｒ＋rCS）させ、
ミユーテイングを行なうものである。なお、コン
デンサＣはカツプリングコンデンサである。
この回路をモノリシツク半導体集積回路で構成
する場合、トランジスタQ1のコレクタとサブス
トレート間におけるpn接合により寄生ダイオー
ドＤが生じるものであるため、トランジスタQ1
がオフ時における信号伝達において、負の信号レ
ベルを上記ダイオードＤでクランプするものとな
りミユーテイング回路として利用できない。
する場合、トランジスタQ1のコレクタとサブス
トレート間におけるpn接合により寄生ダイオー
ドＤが生じるものであるため、トランジスタQ1
がオフ時における信号伝達において、負の信号レ
ベルを上記ダイオードＤでクランプするものとな
りミユーテイング回路として利用できない。
そこで、本願出願人においては、先に第２図に
示すようなミユーテイング回路を開発するに至つ
た。この回路は、上記トランジスタとして、通常
のエミツタとコレクタとを逆接続（すなわち通常
のエミツタと通常のコレクタとをそれぞれコレク
タとエミツタとして接続）して用いるものであ
る。すなわち、トランジスタQ2のエミツタを上
記抵抗Ｒの出力側に接続し、コレクタを基準電位
端子に接続し、上記通常のエミツタをコレクタと
し、通常のコレクタをエミツタとして動作させる
ようにするものである。この回路においては、モ
ノリシツク半導体集積回路で構成する場合、上述
のような寄生ダイオードが形成されないからトラ
ンジスタQ1がオフ時の信号伝達を行なうことが
できるものである。
示すようなミユーテイング回路を開発するに至つ
た。この回路は、上記トランジスタとして、通常
のエミツタとコレクタとを逆接続（すなわち通常
のエミツタと通常のコレクタとをそれぞれコレク
タとエミツタとして接続）して用いるものであ
る。すなわち、トランジスタQ2のエミツタを上
記抵抗Ｒの出力側に接続し、コレクタを基準電位
端子に接続し、上記通常のエミツタをコレクタと
し、通常のコレクタをエミツタとして動作させる
ようにするものである。この回路においては、モ
ノリシツク半導体集積回路で構成する場合、上述
のような寄生ダイオードが形成されないからトラ
ンジスタQ1がオフ時の信号伝達を行なうことが
できるものである。
しかし、この回路において、素子リークICEOに
より信号歪が悪化するということが判明した。
より信号歪が悪化するということが判明した。
この理由は、トランジスタQ2がオフ時におい
て、コレクタとして用いたエミツタに伝達信号が
印加されるものであるので、ベース、エミツタ間
に流れるリーク電流ICBOが上記信号レベルに対し
て非線形的に変化するものであり、その電流増幅
率hFE倍したリーク電流ICEOがコレクタ、エミツタ
間に流れるからである。
て、コレクタとして用いたエミツタに伝達信号が
印加されるものであるので、ベース、エミツタ間
に流れるリーク電流ICBOが上記信号レベルに対し
て非線形的に変化するものであり、その電流増幅
率hFE倍したリーク電流ICEOがコレクタ、エミツタ
間に流れるからである。
この発明は、上記信号歪の原因がトランジスタ
のリーク電流ICBO，ICEOによるものであるこを及
びICEO≒hFE・ICBOの関係にあることに着目し、電
流増幅率hFEの小さなミユーテイングトランジス
タを用いることにより、歪率の改善を図ろうとす
るものである。
のリーク電流ICBO，ICEOによるものであるこを及
びICEO≒hFE・ICBOの関係にあることに着目し、電
流増幅率hFEの小さなミユーテイングトランジス
タを用いることにより、歪率の改善を図ろうとす
るものである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図に示すような、コレクタ、エミツタをそ
れぞれ逆接続したトランジスタQ2と抵抗Ｒとで
構成したミユーテイング回路において、減衰トラ
ンジスタQ2は、そのベース領域を通常のバーチ
カル型トランジスタより深く形成するとともに、
その半導体不純物濃度を高くしたものを用いる。
れぞれ逆接続したトランジスタQ2と抵抗Ｒとで
構成したミユーテイング回路において、減衰トラ
ンジスタQ2は、そのベース領域を通常のバーチ
カル型トランジスタより深く形成するとともに、
その半導体不純物濃度を高くしたものを用いる。
これにより、トランジスタQ2の電流増幅率hFE
は、通常のトランジスタの電流増幅率hFEに比べ
大幅に小さくすることができるものである。
は、通常のトランジスタの電流増幅率hFEに比べ
大幅に小さくすることができるものである。
ちなみに、通常のトランジスタにおいては、電
流増幅率hFEは、周知のように100程度であるが、
上記ベース領域を深く、かつ、高半導体不純物濃
度とした場合には、電流増幅率hFEを２程度まで
小さくできるものとなる。したがつて、リーク電
流ICEOは大幅に小さくできるため、歪率の改善を
図ることができるものとなる。
流増幅率hFEは、周知のように100程度であるが、
上記ベース領域を深く、かつ、高半導体不純物濃
度とした場合には、電流増幅率hFEを２程度まで
小さくできるものとなる。したがつて、リーク電
流ICEOは大幅に小さくできるため、歪率の改善を
図ることができるものとなる。
第３図は、上記減衰トランジスタQ2をモノリ
シツク半導体集積回路に形成した場合の構造断面
略図である。
シツク半導体集積回路に形成した場合の構造断面
略図である。
この実施例においては、上記減衰トランジスタ
Q2のベース領域は、ラテラル型のpnpトランジス
タのエミツタ、コレクタと同一の製造工程で形成
するものである。
Q2のベース領域は、ラテラル型のpnpトランジス
タのエミツタ、コレクタと同一の製造工程で形成
するものである。
すなわち、同図に示すように、ｐ型基板１上に
形成したn-型エピタキヤシヤル成長層をp+型分
離領域３で分離した素子形成領域２ａ〜２ｃ中
に、それぞれ通常のバーチカル型のnpnトランジ
スタQnpn、上記ミユーテイング用減衰トランジ
スタQ2及びラテラル型のpnpトランジスタQpnp
を形成する場合において、上記ミユーテイングト
ランジスタQ2を構成するベース領域４ｃは、ラ
テラル型のpnpトランジスタQpnpのエミツタ、
コレクタ４ａ，４ｂと同一の製造工程で同時に形
成するものである。
形成したn-型エピタキヤシヤル成長層をp+型分
離領域３で分離した素子形成領域２ａ〜２ｃ中
に、それぞれ通常のバーチカル型のnpnトランジ
スタQnpn、上記ミユーテイング用減衰トランジ
スタQ2及びラテラル型のpnpトランジスタQpnp
を形成する場合において、上記ミユーテイングト
ランジスタQ2を構成するベース領域４ｃは、ラ
テラル型のpnpトランジスタQpnpのエミツタ、
コレクタ４ａ，４ｂと同一の製造工程で同時に形
成するものである。
上記ラテラル型のpnpトランジスタQpnpを構
成するエミツタ、コレクタ領域４ａ，４ｂは、そ
の電流増幅率等の諸特性のため、通常のバーチカ
ル型のnpnトランジスタQnpnのベース領域５よ
り深く、かつ、高半導体不純物濃度とするもので
あるのでこの製造工程を利用して、上記ミユーテ
イングトランジスタQ2のベース領域４ｃを同時
に形成するものである。
成するエミツタ、コレクタ領域４ａ，４ｂは、そ
の電流増幅率等の諸特性のため、通常のバーチカ
ル型のnpnトランジスタQnpnのベース領域５よ
り深く、かつ、高半導体不純物濃度とするもので
あるのでこの製造工程を利用して、上記ミユーテ
イングトランジスタQ2のベース領域４ｃを同時
に形成するものである。
そして、上記ミユーテイング用減衰トランジス
タQ2のコレクタとして用いる通常のエミツタ６
ｃ及びエミツタとして用いる通常のコレクタ電極
用領域６ｄは、通常のバーチカル型のnpnトラン
ジスタQnpnのエミツタ６ａ及びコレクタ電極用
領域６ｂと同一の製造工程により、それぞれ形成
するものである。
タQ2のコレクタとして用いる通常のエミツタ６
ｃ及びエミツタとして用いる通常のコレクタ電極
用領域６ｄは、通常のバーチカル型のnpnトラン
ジスタQnpnのエミツタ６ａ及びコレクタ電極用
領域６ｂと同一の製造工程により、それぞれ形成
するものである。
この実施例においては、ミユーテイングトラン
ジスタQ2の電流増幅率hFEを小さくするためのベ
ース領域を形成するにあたり、ラテラル型のpnp
トランジスタQpnpのエミツタ４ａ、コレクタ４
ｂを形成する製造工程をそのまま利用できるの
で、特別な工程が不用となるという利点を有す
る。
ジスタQ2の電流増幅率hFEを小さくするためのベ
ース領域を形成するにあたり、ラテラル型のpnp
トランジスタQpnpのエミツタ４ａ、コレクタ４
ｂを形成する製造工程をそのまま利用できるの
で、特別な工程が不用となるという利点を有す
る。
この発明は、前記実施例に限定されず、ミユー
テイング回路としては、トランジスタQ2を複数
個並列接続して、そのオン抵抗rCSを小さくする
もの、又は固定抵抗Ｒと減衰トランジスタQ2か
らなる回路を複数組縦列接続するものとして、大
きな減衰量を得るものとしてもよい。また、上記
ミユーテイング用減衰トランジスタQ2のベース
領域は、通常のバーチカル型のnpnトランジスタ
Qnpnのベース領域５より深く、かつ、高半導体
不純物濃度とするものであれば何んであつてもよ
い。
テイング回路としては、トランジスタQ2を複数
個並列接続して、そのオン抵抗rCSを小さくする
もの、又は固定抵抗Ｒと減衰トランジスタQ2か
らなる回路を複数組縦列接続するものとして、大
きな減衰量を得るものとしてもよい。また、上記
ミユーテイング用減衰トランジスタQ2のベース
領域は、通常のバーチカル型のnpnトランジスタ
Qnpnのベース領域５より深く、かつ、高半導体
不純物濃度とするものであれば何んであつてもよ
い。
第１図は、すでに提案されているミユーテイン
グ回路の一例を示す回路図、第２図は、本願出願
人により開発され、及びこの発明に係るミユーテ
イング回路の一実施例を示す回路図、第３図は、
この発明の一実施例に係るミユーテイングトラン
ジスタの構造断面略図である。 １……ｐ型基板、２ａ〜２ｃ……素子形成領
域、３……分離領域、４ａ，４ｂ……コレクタ、
エミツタ、４ｃ，５……ベース、６ａ，６ｃ……
エミツタ、６ｂ，６ｄ……コレクタ電極用領域。
グ回路の一例を示す回路図、第２図は、本願出願
人により開発され、及びこの発明に係るミユーテ
イング回路の一実施例を示す回路図、第３図は、
この発明の一実施例に係るミユーテイングトラン
ジスタの構造断面略図である。 １……ｐ型基板、２ａ〜２ｃ……素子形成領
域、３……分離領域、４ａ，４ｂ……コレクタ、
エミツタ、４ｃ，５……ベース、６ａ，６ｃ……
エミツタ、６ｂ，６ｄ……コレクタ電極用領域。
Claims (1)
- １ 信号線に直列に設けられた固定抵抗と、この
抵抗の出力側にそのエミツタが基準電位端子にそ
のコレクタがそれぞれ接続された減衰トランジス
タとを有するミユーテイング回路であつて、上記
減衰トランジスタは他のトランジスタとともに順
方向動作する同一導電型バーチカルトランジスタ
として同一半導体基板に形成されており、上記減
衰トランジスタは上記他のトランジスタに比し電
流増幅率hFEが小なるように構成されてなること
を特徴とするミユーテイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2654180A JPS56123109A (en) | 1980-03-05 | 1980-03-05 | Muting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2654180A JPS56123109A (en) | 1980-03-05 | 1980-03-05 | Muting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123109A JPS56123109A (en) | 1981-09-28 |
| JPS648924B2 true JPS648924B2 (ja) | 1989-02-15 |
Family
ID=12196352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2654180A Granted JPS56123109A (en) | 1980-03-05 | 1980-03-05 | Muting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56123109A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240809A (ja) * | 1985-08-19 | 1987-02-21 | Sanyo Electric Co Ltd | Ａｌｃ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5148978A (ja) * | 1974-10-24 | 1976-04-27 | Nippon Electric Co | Handotaisochinoseizohoho |
| JPS51120722U (ja) * | 1975-03-27 | 1976-09-30 |
-
1980
- 1980-03-05 JP JP2654180A patent/JPS56123109A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123109A (en) | 1981-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3817794A (en) | Method for making high-gain transistors | |
| JPH0797553B2 (ja) | Ｎｐｎトランジスタ−の固有降伏電圧より大きい降伏電圧を有するｎｐｎ等価構造 | |
| JPS648924B2 (ja) | ||
| JPH02130868A (ja) | 半導体装置 | |
| US3725754A (en) | Transistor circuit of compound connection | |
| JPH0528812Y2 (ja) | ||
| JPH0656848B2 (ja) | ラテラル型トランジスタ | |
| JPS6329835B2 (ja) | ||
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JP3047063B2 (ja) | フォトダイオード | |
| JPS6022504B2 (ja) | 半導体装置の製造方法 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JP2944115B2 (ja) | 複合トランジスタ回路装置 | |
| JPS63107162A (ja) | 縦型ｐｎｐトランジスタ | |
| JP2648027B2 (ja) | Ｉｉｌ型半導体装置 | |
| JP2517229B2 (ja) | 差動増幅回路 | |
| JPH0412031B2 (ja) | ||
| JPS6348189B2 (ja) | ||
| JPS637470B2 (ja) | ||
| JPH0130308B2 (ja) | ||
| JPS59145569A (ja) | マルチコレクタ縦型ｐｎｐトランジスタ | |
| JPH08227941A (ja) | 複合半導体素子 | |
| JPH0582828A (ja) | フオトトランジスタ | |
| JPS63198369A (ja) | 半導体装置 | |
| JPS6154666A (ja) | 半導体装置 |