JP2517229B2

JP2517229B2 - 差動増幅回路

Info

Publication number: JP2517229B2
Application number: JP61088918A
Authority: JP
Inventors: 敏幸大古田; 政美加藤
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1986-04-17
Filing date: 1986-04-17
Publication date: 1996-07-24
Anticipated expiration: 2011-07-24
Also published as: JPS62245709A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は差動増幅回路に関し、特に減電圧特性を大幅
に改善した差動増幅回路に関する。

（ロ）従来の技術従来の差動増幅回路としては、例えば特願昭59-26880
1号に記載されているものがある。

第４図は斯る回路を示し、エミッタが共通接続された
NPN型の第１、第２のトランジスタ（１）（２）及びそ
れらの共通エミッタに接続された第１の定電流源（３）
とで形成する差動増幅部（4）と、エミッタ及びベース
が共通接続されたPNP型の第３、第４のトランジスタ
（５）（６）で形成するカレントミラー部（7）と、第
４のトランジスタ（６）のコレクタに接続された第２の
電流源（８）とで構成される。そして入力端子（９）
（10）に印加された入力信号は、差動増幅部（4）で増
幅されてその出力信号である第２のトランジスタ（２）
のコレクタ電流が第３のトランジスタ（５）のコレクタ
に供給され、カレントミラー部（7）を介して出力端子
（11）に表われるようになっている。

第５図は上記回路の第１又は第２のトランジスタ
（１）又は（２）をICに組込んだ時の構造を示し、Ｐ型
半導体基板（21）上に積層して形成したＮ型エピタキシ
ャル層（22）と、基板（21）表面に形成したＮ⁺型埋込
層（23）と、Ｐ⁺型分離領域（24）によりエピタキシャ
ル層（22）を接合分離して形成したコレクタとなる島領
域（25）と、島領域（25）表面に形成したＰ型ベース領
域（26）、Ｎ⁺型エミッタ領域（27）及びコレクタコン
タクト領域（28）と、酸化膜（29）及び酸化膜（29）に
開孔したコンタクトホールを介して各領域とオーミック
コンタクトする電極（30）とで構成される。

（ハ）発明が解決しようとする問題点しかしながら従来の差動増幅回路は、使用時間や使用
条件によって電源電圧Ｖ_CCが低下するような電源で駆動
した場合、極く低下した電源電圧Ｖ_CCでは正常動作でき
ない欠点があった。また電源電圧Ｖ_CCが低下して行く過
程において、その時期が早期に訪れる欠点があった。

例えば第４図において、負側のダイナミックレンジを
ある程度確保するために第１、第２のトランジスタ
（１）（２）の共通エミッタを0.2Vに固定し、電源電圧
Ｖ_CCが1Vまで低下したとすれば、第１のトランジスタ
（１）のＶ_CEは0.8Vとなってこのトランジスタを高ｈ_FE
の状態で動作させることができる。ところが第２のトラ
ンジスタ（２）は、そのコレクタにＶ_BE＝0.65Vを要す
るダイオード接続型の第３のトランジスタ（５）が接続
されているのでＶ_CE＝0.15Vになり、ｈ_FEが極度が低下
してしまう。すると第１、第２のトランジスタ（１）
（２）が異るｈ_FEで動作するため、同相信号除去特性が
悪化してくる。またこの様な状態で電源にリップルが重
畳されると、それがそのまま第２のトランジスタ（２）
のコレクタ電流の変化となって表れ、カレントミラー部
（7）を介して出力端子（11）に表れてしまうのであ
る。仮に第２のトランジスタ（２）のｈ_FEが約30に落込
んだ時点で上記特性の使用限界を迎えるとするならば、
第５図のトランジスタではＶ_CE＝0.11V、即ち電源電圧
Ｖ_CCが0.65＋0.11＝0.76Vに低下した時点で使用限界を
迎えてしまう。

（ニ）問題点を解決するための手段本発明は斯上した欠点に鑑みてなされ、差動増幅回路
を構成する第１、第２のトランジスタ（１）（２）に、
コレクタとなる島領域（35）表面に形成したＰ^-型活性
ベース領域（36）と、活性ベース領域（37）表面に形成
したＮ⁺型エミッタ領域（38）と、活性ベース領域（3
7）に一部重畳したＰ型ベースコンタクト領域（39）と
で形成したトランジスタを用いることにより、かなり低
下した電源電圧Ｖ_CCでも正常動作可能な差動増幅回路を
提供するものである。

（ホ）作用本発明に用いたトランジスタは、ベースを低濃度の活
性ベース領域（36）で形成したので従来のトランジスタ
よりエミッタ・ベース接合の電流立上り特性が良く、し
かもベースでのキャリア輸送効率が高い。そのためコレ
クタの電位が十分でなくてもエミッタから注入された少
数キャリア（電子）がコレクタに到達する確率が高く、
Ｖ_CEが低い非飽和領域に近い領域でも高いｈ_FEを保つこ
とができる。

従って本発明によれば、斯るトランジスタを第１、第
２のトランジスタ（１）（２）に用いたので、かなり低
下した電源電圧Ｖ_CCでも正常動作させることができる。

（ヘ）実施例以下、本発明の一実施例を図面を参照しながら詳細に
説明する。

第２図は本発明による差動増幅回路を示し、エミッタ
が共通接続されたNPN型の第１、第２のトランジスタ
（１）（２）及びこれらの共通エミッタに接続された第
１の定電流源（３）とで形成する差動増幅部（4）と、
エミッタ及びベースが共通接続されたPNP型の第３、第
４のトランジスタ（５）（６）で形成するカレントミラ
ー部（7）と、第４のトランジスタのコレクタに接続さ
れた第２の電流源（８）とで構成される。第１の定電流
源（３）と第２の電流源（８）の他端は接地され、第１
のトランジスタ（１）のコレクタ及び第３、第４のトラ
ンジスタ（５）（６）のエミッタには電源電圧Ｖ_CCが印
加される。そして入力端子（９）（10）に印加された入
力信号は、差動増幅部（4）で増幅されてその出力信号
である第２のトランジスタ（２）のコレクタ電流が第３
のトランジスタ（５）のコレクタに供給され、カレント
ミラー部（7）を介して出力端子（11）に表れるように
なっている。

斯上した回路において、差動増幅部（4）を形成する
第１、第２のトランジスタ（１）（２）には、本発明の
特性とする、ベースを低濃度の領域で形成したトランジ
スタを用いてあり、第２のトランジスタ（２）のコレク
タと電源電圧Ｖ_CCとの間に直列接続された第３のトラン
ジスタ（５）が、電位降下Ｖ_BEを生ずる回路素子とな
る。

第１図は第１、第２のトランジスタ（１）（２）に用
いたトランジスタの構造を示し、Ｐ型半導体基板（31）
上に積層して形成したＮ型エピタキシャル層（32）と、
基板（31）表面に形成したＮ⁺型埋込層（33）と、Ｐ⁺型
分離領域（34）によりエピタキシャル層（32）を接合分
離して形成したコレクタとなる島領域（35）と、島領域
（35）表面に形成したＰ^-型活性ベース領域（36）と、
活性ベース領域（36）表面に形成したＮ⁺型エミッタ領
域（37）と、エミッタ領域（37）を取囲むように且つ活
性ベース領域（36）の一部と重畳するＰ型のベースコン
タクト領域（38）と、Ｎ⁺型コレクタコンタクト領域（3
9）と、酸化膜（40）及び酸化膜（40）に開孔したコン
タクトホールを介してオーミックコンタクトする電極
（41）とで構成している。ベースコンタクト領域（38）
はベース取出抵抗を下げるためにエミッタ領域（37）を
取囲むように形成し、活性ベース領域（36）の不純物濃
度はベースコンタクト領域（38）より低く10¹⁶cm^-3程度
とする。

斯上した如く形成したトランジスタは、ベースに低濃
度の活性ベース領域（36）を用いたので、従来のトラン
ジスタよりエミッタ・ベース接合の電流立上り特性が良
く、しかもベースでのキャリア輸送効率が高い。そのた
め、コレクタの電位が十分でなくてもエミッタから注入
された少量キャリア（電子）がコレクタに到達する確率
が高く、飽和領域でｈ_FEが高いのみならずＶ_CEが低い領
域でも高いｈ_FEが保てる。

第３図の（イ）（ロ）に各々第１図と第５図に示した
トランジスタのＶ_CE−Ｉ_C特性を示す。同図から明らか
な如く、第６図のトランジスタではＶ_CE＝0.11Vでｈ_FE
＝約30に落込むのに対し、第１図のトランジスタではＶ
_CE＝0.11Vでまだｈ_FE＝約160を保つ。

仮に第２のトランジスタ（２）のｈ_FEが30に落込んだ
時点でこの差動増幅回路の使用限界を迎えるとするなら
ば、従来のものではＶ_CE＝0.11V、本発明のものではＶ
_CE＝0.05Vが限界である。従って電流電圧Ｖ_CCが、従来
のものでは0.65＋0.11＝0.76Vに低下した時点で使用限
界を迎えるのに対し、本発明の差動増幅回路は0.65＋0.
05＝0.70Vに低下するまで動作可能になる。

しかも同図から明らかな如く、Ｉ_Cが急激に立上って
いるので動作限界直前まで高ｈ_FEを保ち続け、動作限界
付近において同相信号除去特性、リップル除去特性共に
良好な特性を示す。

またエミッタ領域（37）を通常のNPNトランジスタの
エミッタ拡散工程で、ベースコンタクト領域（38）を通
常のNPNトランジスタのベース拡散工程で形成できるの
で、IC内の特定のトランジスタについてのみ、第１図の
トランジスタを効率良くしかもチップ面積の増大を招か
ずに形成できる。

（ト）発明の効果以上説明した如く、本発明によれば差動増幅回路を構
成する第１、第２のトランジスタ（１）（２）を、ベー
スを低濃度の活性ベース領域（36）で形成したトランジ
スタで形成したので、かなり低下した電源電圧Ｖ_CCまで
正常動作できる利点を有する。しかもＩ_Cの立上りが急
激なので、同相信号除去特性、リップル除去特性共に、
動作限界近くまで良好な特性を有する。また通常のNPN
トランジスタに活性ベース領域（36）の拡散工程を追加
するだけで済むので、特にチップ面積を増大させること
なく、同一IC内の特定のトランジスタについてのみ、効
率良く形成できる利点を有する。

【図面の簡単な説明】

第１図及び第２図は夫々本発明を説明するための断面図
及び回路図、第３図（イ）（ロ）はトランジスタのＶ_CE
−Ｉ_C特性図、第４図及び第５図は夫々従来の技術を説
明するための回路図及び断面図である。（１）（２）は第１、第２のトランジスタ、（4）は差
動増幅部、（５）（６）は第３、第４のトランジスタ、
（7）はカレントミラー部、（31）はＰ型半導体基板、
（35）は島領域、（36）はＰ^-型活性ベース領域、（3
7）はＮ⁺型エミッタ領域、（38）はＰ型ベースコンタク
ト領域である。

Claims

(57)【特許請求の範囲】

【請求項１】エミッタが共通接続され、ベースに入力信
号が印加される第１、第２のトランジスタから成る差動
増幅部と、前記第１、第２のトランジスタの少なくとも
一方のコレクタと電源電位との間に直列接続された、電
位降下を生ずるような少なくとも１つの回路素子とを具
備する差動増幅回路において、前記第１、第２のトランジスタは、一導電型の半導体基
板の上に形成した逆導電型のエピタキシャル層を分離し
て形成した島領域をコレクタとし、前記島領域の表面に
形成した一導電型の低濃度の活性ベース領域と、前記活
性ベース領域の表面に形成した逆導電型のエミッタ領域
と、前記活性ベース領域に一部重畳する一導電型のベー
スコンタクト領域とを具備するトランジスタからなり、且つ電源電圧が使用時間に応じて電圧が低下する減電圧
特性を有する手段で印加されていることを特徴とする差
動増幅回路。