JPH0547780A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0547780A JPH0547780A JP22938491A JP22938491A JPH0547780A JP H0547780 A JPH0547780 A JP H0547780A JP 22938491 A JP22938491 A JP 22938491A JP 22938491 A JP22938491 A JP 22938491A JP H0547780 A JPH0547780 A JP H0547780A
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- Japan
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- well
- collector
- parasitic
- impurity concentration
- semiconductor device
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】 エピタキシャル層を形成しないでバイパーラ
トランジスタを形成しつつコレクタ寄生抵抗を低くし、
コレクタ・基板間寄生容量を小さくする。 【構成】 半導体基板１の表面部にコレクタを成すウエ
ル１０を形成し、このウエル１０の表面部にベース６、
エミッタ７を形成し、ウエル１０の底部にこれから食み
出ないように埋込層１１を形成する。
トランジスタを形成しつつコレクタ寄生抵抗を低くし、
コレクタ・基板間寄生容量を小さくする。 【構成】 半導体基板１の表面部にコレクタを成すウエ
ル１０を形成し、このウエル１０の表面部にベース６、
エミッタ７を形成し、ウエル１０の底部にこれから食み
出ないように埋込層１１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にエピ
タキシャル層を設けないでバイポーラトランジスタを形
成した半導体装置に関する。
タキシャル層を設けないでバイポーラトランジスタを形
成した半導体装置に関する。
【０００２】
【従来の技術】図３（Ａ）、（Ｂ）は従来の一般的なバ
イポーラトランジスタを示すもので、（Ａ）は断面図、
（Ｂ）は（Ａ）のラインａの部分の深さ方向の不純物濃
度プロファイル図である。従来のバイポーラトランジス
タは、一般に例えばｐ型の半導体基板１の表面部に例え
ばｎ+ 型の埋込層２を形成し、該半導体基板１上にｎ-
型エピタキシャル層３を形成し、ｐ+ 型アイソレーショ
ン層５により素子間分離を行った後、エピタキシャル層
３内に、バーチカルｎｐｎトランジスタのｐ型ベース
６、ｎ+ 型エミッタ７を形成してなるものである。尚、
８は酸化膜、９は金属電極である。
イポーラトランジスタを示すもので、（Ａ）は断面図、
（Ｂ）は（Ａ）のラインａの部分の深さ方向の不純物濃
度プロファイル図である。従来のバイポーラトランジス
タは、一般に例えばｐ型の半導体基板１の表面部に例え
ばｎ+ 型の埋込層２を形成し、該半導体基板１上にｎ-
型エピタキシャル層３を形成し、ｐ+ 型アイソレーショ
ン層５により素子間分離を行った後、エピタキシャル層
３内に、バーチカルｎｐｎトランジスタのｐ型ベース
６、ｎ+ 型エミッタ７を形成してなるものである。尚、
８は酸化膜、９は金属電極である。
【０００３】図４（Ａ）、（Ｂ）はエピタキシャル層を
形成しないタイプの半導体装置を示すもので、（Ａ）は
断面図、（Ｂ）は（Ａ）のラインａの部分の深さ方向の
不純物濃度プロファイル図である。このようにエピタキ
シャル層３を形成しないのは、エピタキシャル層３の形
成工程に要するコストが拡散工程のそれと比較して非常
に大きいからである。
形成しないタイプの半導体装置を示すもので、（Ａ）は
断面図、（Ｂ）は（Ａ）のラインａの部分の深さ方向の
不純物濃度プロファイル図である。このようにエピタキ
シャル層３を形成しないのは、エピタキシャル層３の形
成工程に要するコストが拡散工程のそれと比較して非常
に大きいからである。
【０００４】この半導体装置は、半導体基板１にエピタ
キシャル層を成長させるのではなく、半導体基板１の表
面部にウェル１０を形成し、該ウェル１０をもってコレ
クタとし、該ウェル１０内にベース６及びエミッタ７を
形成したものである。
キシャル層を成長させるのではなく、半導体基板１の表
面部にウェル１０を形成し、該ウェル１０をもってコレ
クタとし、該ウェル１０内にベース６及びエミッタ７を
形成したものである。
【０００５】
【発明が解決しようとする課題】ところで、図３に示す
半導体装置によれば、形成に大きなコストのかかるエピ
タキシャル層３を形成するのでコスト低減を図ることが
難しい。また、ｎ型埋込層３が高不純物濃度であり、し
かもそれが直接半導体基板１に接しているのでコレクタ
・基板間寄生容量Ｃjsが大きいという問題もある。それ
に対して図４に示す半導体装置によれば、エピタキシャ
ル層３を形成しないのでコスト低減を図ることができる
が、その反面において良好なトランジスタ特性を得るこ
とが難しいという問題がある。
半導体装置によれば、形成に大きなコストのかかるエピ
タキシャル層３を形成するのでコスト低減を図ることが
難しい。また、ｎ型埋込層３が高不純物濃度であり、し
かもそれが直接半導体基板１に接しているのでコレクタ
・基板間寄生容量Ｃjsが大きいという問題もある。それ
に対して図４に示す半導体装置によれば、エピタキシャ
ル層３を形成しないのでコスト低減を図ることができる
が、その反面において良好なトランジスタ特性を得るこ
とが難しいという問題がある。
【０００６】即ち、トランジスタの耐圧を確保するには
ウェル１０の不純物濃度を低くすることが必要である
が、そうすると第１に、コレクタ寄生抵抗、即ち、コレ
クタ１０に寄生する抵抗が大きくなり、また、それに伴
って飽和電圧ＶCE(sat) が高くなり、そして、大きい電
流を流しにくくなる。第２に、ウェル１０の不純物濃度
を低くすると、寄生トランジスタのベースの不純物濃度
が低くなることになり、従って、寄生トランジスタの電
流増幅率ｈFEが高くなる。尚、この寄生トランジスタ
は、バーチカルトランジスタのベース６をエミッタと
し、バーチカルトランジスタのコレクタであるｎ- 型ウ
ェル１６をベースとし、ｐ型半導体基板１をコレクタと
してバーチカルトランジスタに寄生するものであり、ウ
ェル１６の不純物濃度を低くすることは寄生トランジス
タのベースの不純物濃度を低くすることにほかならず、
寄生トランジスタの電流増幅率ｈFEを高くすることに直
結し、好ましくないのである。
ウェル１０の不純物濃度を低くすることが必要である
が、そうすると第１に、コレクタ寄生抵抗、即ち、コレ
クタ１０に寄生する抵抗が大きくなり、また、それに伴
って飽和電圧ＶCE(sat) が高くなり、そして、大きい電
流を流しにくくなる。第２に、ウェル１０の不純物濃度
を低くすると、寄生トランジスタのベースの不純物濃度
が低くなることになり、従って、寄生トランジスタの電
流増幅率ｈFEが高くなる。尚、この寄生トランジスタ
は、バーチカルトランジスタのベース６をエミッタと
し、バーチカルトランジスタのコレクタであるｎ- 型ウ
ェル１６をベースとし、ｐ型半導体基板１をコレクタと
してバーチカルトランジスタに寄生するものであり、ウ
ェル１６の不純物濃度を低くすることは寄生トランジス
タのベースの不純物濃度を低くすることにほかならず、
寄生トランジスタの電流増幅率ｈFEを高くすることに直
結し、好ましくないのである。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、エピタキシャル層を設けることなく
バイポーラトランジスタの飽和電圧ＶCE(sat) を低め、
コレクタ・基板間寄生容量Ｃjsを小さくし、寄生トラン
ジスタの電流増幅率ｈFEを小さくすることを目的とす
る。
されたものであり、エピタキシャル層を設けることなく
バイポーラトランジスタの飽和電圧ＶCE(sat) を低め、
コレクタ・基板間寄生容量Ｃjsを小さくし、寄生トラン
ジスタの電流増幅率ｈFEを小さくすることを目的とす
る。
【０００８】
【課題を解決するための手段】本発明半導体装置は、半
導体基板の表面部に形成した該半導体基板と逆導電型ウ
ェルをもってバイポーラトランジスタのコレクタとし、
該ウェルの表面部に該バイポーラトランジスタのベー
ス、エミッタを形成し、該ウェルの底部にウェルから食
み出ないように埋込層を形成したことを特徴とする。
導体基板の表面部に形成した該半導体基板と逆導電型ウ
ェルをもってバイポーラトランジスタのコレクタとし、
該ウェルの表面部に該バイポーラトランジスタのベー
ス、エミッタを形成し、該ウェルの底部にウェルから食
み出ないように埋込層を形成したことを特徴とする。
【０００９】
【実施例】以下、本発明半導体装置を図示実施例に従っ
て詳細に説明する。図１（Ａ）、（Ｂ）は本発明半導体
装置の一つの実施例を示すもので、（Ａ）は断面図、
（Ｂ）は線ａに示す部分の深さ方向の不純物濃度プロフ
ァイル図である。本実施例は、図４に示す従来例とはウ
ェル内に埋込層が形成されている点で大きく異なる等相
違点を有するが、共通部分も有し、その共通部分につい
ては既に説明済みなので図４において使用したのと同じ
符号を付して図示するにとどめ、詳細な説明を省略す
る。
て詳細に説明する。図１（Ａ）、（Ｂ）は本発明半導体
装置の一つの実施例を示すもので、（Ａ）は断面図、
（Ｂ）は線ａに示す部分の深さ方向の不純物濃度プロフ
ァイル図である。本実施例は、図４に示す従来例とはウ
ェル内に埋込層が形成されている点で大きく異なる等相
違点を有するが、共通部分も有し、その共通部分につい
ては既に説明済みなので図４において使用したのと同じ
符号を付して図示するにとどめ、詳細な説明を省略す
る。
【００１０】１１はｎ+ 型の埋込層で、バイポーラトラ
ンジスタが形成されたｎ型のウェル１０の底部に該ウェ
ル１０から食み出ないように形成されている。この埋込
層１１の形成は、半導体基板１表面側からの数ＭｅＶの
高いエネルギーのｎ型不純物のイオン打込みにより行う
ことができる。１２はウェル１０に形成したｎ+ 型プラ
グイン領域である。
ンジスタが形成されたｎ型のウェル１０の底部に該ウェ
ル１０から食み出ないように形成されている。この埋込
層１１の形成は、半導体基板１表面側からの数ＭｅＶの
高いエネルギーのｎ型不純物のイオン打込みにより行う
ことができる。１２はウェル１０に形成したｎ+ 型プラ
グイン領域である。
【００１１】このような半導体装置によれば、エピタキ
シャル層の形成という高いコストのかかる工程を不要に
し、拡散により形成したｎ型ウェル１０内にベース６、
エミッタ７を形成するので、コスト低減が可能になるこ
とはいうまでもないが、ウェル１０の底部にｎ+ 型埋込
層１１を形成したので、コレクタ寄生抵抗を小さくする
ことができる。また、プラグイン領域１２もコレクタ寄
生抵抗を小さくする要因となるのでより一層コレクタ寄
生抵抗を小さくできる。そして、コレクタ寄生抵抗を小
さくできるので、必然的に飽和電圧ＶCE(sat)も低くで
き、また、より大きな電流を流すことが可能になる。
シャル層の形成という高いコストのかかる工程を不要に
し、拡散により形成したｎ型ウェル１０内にベース６、
エミッタ７を形成するので、コスト低減が可能になるこ
とはいうまでもないが、ウェル１０の底部にｎ+ 型埋込
層１１を形成したので、コレクタ寄生抵抗を小さくする
ことができる。また、プラグイン領域１２もコレクタ寄
生抵抗を小さくする要因となるのでより一層コレクタ寄
生抵抗を小さくできる。そして、コレクタ寄生抵抗を小
さくできるので、必然的に飽和電圧ＶCE(sat)も低くで
き、また、より大きな電流を流すことが可能になる。
【００１２】また、埋込層１１はウェル１０内にそこか
ら食み出ないように形成されているので、コレクタの基
板１と接する部分の不純物濃度は低くでき、延いてはコ
レクタ・基板間寄生容量Ｃjsを小さくできる。即ち、図
３に示す従来例においては埋込層を設けたが故にコレク
タ・基板間寄生容量Ｃjsが大きくなったが、本半導体装
置においてはこれを回避することができ、図４に示す従
来例のコレクタ・基板間寄生容量Ｃjsと同程度に小さく
することが可能となる。
ら食み出ないように形成されているので、コレクタの基
板１と接する部分の不純物濃度は低くでき、延いてはコ
レクタ・基板間寄生容量Ｃjsを小さくできる。即ち、図
３に示す従来例においては埋込層を設けたが故にコレク
タ・基板間寄生容量Ｃjsが大きくなったが、本半導体装
置においてはこれを回避することができ、図４に示す従
来例のコレクタ・基板間寄生容量Ｃjsと同程度に小さく
することが可能となる。
【００１３】そして、バイポーラトランジスタのコレク
タがそのまま寄生トランジスタのベースとなるが、コレ
クタの不純物濃度の平均値は、埋込層１１を設けること
により図４に示す従来例のコレクタの不純物濃度の平均
値よりも高くなる。従って、実効的に寄生トランジスタ
のベースの不純物濃度が高くなり、寄生トランジスタの
電流増幅率ｈFEが低くなる。
タがそのまま寄生トランジスタのベースとなるが、コレ
クタの不純物濃度の平均値は、埋込層１１を設けること
により図４に示す従来例のコレクタの不純物濃度の平均
値よりも高くなる。従って、実効的に寄生トランジスタ
のベースの不純物濃度が高くなり、寄生トランジスタの
電流増幅率ｈFEが低くなる。
【００１４】尚、本発明はＢｉＣＭＯＳＩＣにも適用で
き、図２はその適用例の一つを示す断面図である。本Ｂ
ｉＣＭＯＳＩＣは、ｐチャンネルＭＯＳトランジスタが
形成されるｎ型ウェル１０ａがバイポーラトランジスタ
のコレクタを成すｎ型ウェル１０と同じ深さ、同じ不純
物濃度を有し、同一工程で同時に形成される。従って、
工程の簡略化を図ることができる。
き、図２はその適用例の一つを示す断面図である。本Ｂ
ｉＣＭＯＳＩＣは、ｐチャンネルＭＯＳトランジスタが
形成されるｎ型ウェル１０ａがバイポーラトランジスタ
のコレクタを成すｎ型ウェル１０と同じ深さ、同じ不純
物濃度を有し、同一工程で同時に形成される。従って、
工程の簡略化を図ることができる。
【００１５】そして、バイポラーラトランジスタが形成
されたｎ型ウェル１０の底部に埋込層１１が形成されて
いると同様に、ｎ型ウェル１０ａの底部にはｎ+ 型埋込
層１１ａが形成されている。これは、ＣＭＯＳ部に寄生
する寄生トランジスタのベースの不純物濃度を高めるこ
とになるので、ＣＭＯＳラッチアップ耐性を強めるとい
う効果をもたらす。尚、１３はｎチャンネルＭＯＳトラ
ンジスタを形成されるｐ型ウェルである。
されたｎ型ウェル１０の底部に埋込層１１が形成されて
いると同様に、ｎ型ウェル１０ａの底部にはｎ+ 型埋込
層１１ａが形成されている。これは、ＣＭＯＳ部に寄生
する寄生トランジスタのベースの不純物濃度を高めるこ
とになるので、ＣＭＯＳラッチアップ耐性を強めるとい
う効果をもたらす。尚、１３はｎチャンネルＭＯＳトラ
ンジスタを形成されるｐ型ウェルである。
【００１６】
【発明の効果】本発明半導体装置は、半導体基板の表面
部に該半導体基板と逆導電型のウェルを形成し、該ウェ
ルの表面部に該ウェルをコレクタとするバイポーラトラ
ンジスタのべース及びエミッタを形成し、該ウェルの底
部にこれから食み出ないように埋込層を形成してなるこ
とを特徴とするものである。従って、本発明半導体装置
によれば、エピタキシャル層を形成せずウェルを形成し
てそこにバイポーラトランジスタを形成するので、半導
体装置の低コスト化が可能になる。そして、ウェル内に
それより高い不純物濃度の埋込層を形成するので、ウェ
ルにより構成されたコレクタに寄生するコレクタ寄生抵
抗を小さくでき、延いては飽和電圧ＶCE(sat) を低くで
きる。
部に該半導体基板と逆導電型のウェルを形成し、該ウェ
ルの表面部に該ウェルをコレクタとするバイポーラトラ
ンジスタのべース及びエミッタを形成し、該ウェルの底
部にこれから食み出ないように埋込層を形成してなるこ
とを特徴とするものである。従って、本発明半導体装置
によれば、エピタキシャル層を形成せずウェルを形成し
てそこにバイポーラトランジスタを形成するので、半導
体装置の低コスト化が可能になる。そして、ウェル内に
それより高い不純物濃度の埋込層を形成するので、ウェ
ルにより構成されたコレクタに寄生するコレクタ寄生抵
抗を小さくでき、延いては飽和電圧ＶCE(sat) を低くで
きる。
【００１７】また、埋込層をウェルから食み出ないよう
に形成するので、ウェルの半導体基板と接する部分の不
純物濃度を高くしなくて済む。従って、コレクタ・基板
間寄生容量Ｃjsを小さくできる。更に、埋込層を設ける
ことにより、バイポーラトランジスタのベース、コレク
タ及び半導体基板からなる寄生トランジスタのベース
（バイポーラトランジスタのコレクタからなる）の不純
物濃度を高めることができ、延いては寄生トランジスタ
の電流増幅率ｈFEを小さくできる。これは寄生サイリス
タのラッチアップ耐性を強めることになり好ましい。
に形成するので、ウェルの半導体基板と接する部分の不
純物濃度を高くしなくて済む。従って、コレクタ・基板
間寄生容量Ｃjsを小さくできる。更に、埋込層を設ける
ことにより、バイポーラトランジスタのベース、コレク
タ及び半導体基板からなる寄生トランジスタのベース
（バイポーラトランジスタのコレクタからなる）の不純
物濃度を高めることができ、延いては寄生トランジスタ
の電流増幅率ｈFEを小さくできる。これは寄生サイリス
タのラッチアップ耐性を強めることになり好ましい。
【図１】（Ａ）、（Ｂ）は本発明半導体装置の一つの実
施例を示すもので、（Ａ）は断面図、（Ｂ）は深さ方向
の不純物濃度プロファイル図である。
施例を示すもので、（Ａ）は断面図、（Ｂ）は深さ方向
の不純物濃度プロファイル図である。
【図２】本発明半導体装置のＢｉＣＭＯＳＩＣへの一つ
の適用例を示す断面図である。
の適用例を示す断面図である。
【図３】（Ａ）、（Ｂ）は一つの従来例を示すもので、
（Ａ）は断面図、（Ｂ）は深さ方向の不純物濃度プロフ
ァイル図である。
（Ａ）は断面図、（Ｂ）は深さ方向の不純物濃度プロフ
ァイル図である。
【図４】（Ａ）、（Ｂ）は他の従来例を示すもので、
（Ａ）は断面図、（Ｂ）は深さ方向の不純物濃度プロフ
ァイル図である。
（Ａ）は断面図、（Ｂ）は深さ方向の不純物濃度プロフ
ァイル図である。
１ 半導体基板 ６ ベース ７ エミッタ １０ ウェル １１ 埋込層
Claims (1)
- 【請求項１】 半導体基板の表面部に該半導体基板と逆
導電型のウェルを形成し、 上記ウェルの表面部に、該ウェルをコレクタとするバイ
ポーラトランジスタのべース及びエミッタを形成し、 上記ウェルの底部にこれから食み出ないように該ウェル
と同じ導電型でこれより不純物濃度の高い埋込層を形成
してなることを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22938491A JPH0547780A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22938491A JPH0547780A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547780A true JPH0547780A (ja) | 1993-02-26 |
Family
ID=16891344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22938491A Pending JPH0547780A (ja) | 1991-08-14 | 1991-08-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547780A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101004801B1 (ko) * | 2002-12-26 | 2011-01-04 | 매그나칩 반도체 유한회사 | 반도체 바이폴라 제조 방법 |
-
1991
- 1991-08-14 JP JP22938491A patent/JPH0547780A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101004801B1 (ko) * | 2002-12-26 | 2011-01-04 | 매그나칩 반도체 유한회사 | 반도체 바이폴라 제조 방법 |
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