JPH0748499B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0748499B2 JPH0748499B2 JP62191970A JP19197087A JPH0748499B2 JP H0748499 B2 JPH0748499 B2 JP H0748499B2 JP 62191970 A JP62191970 A JP 62191970A JP 19197087 A JP19197087 A JP 19197087A JP H0748499 B2 JPH0748499 B2 JP H0748499B2
- Authority
- JP
- Japan
- Prior art keywords
- breakdown voltage
- layer
- buried layer
- epitaxial layer
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に高耐圧素子と低耐圧素
子とを共通のエピタキシャル層中に形成した半導体装置
に関する。
子とを共通のエピタキシャル層中に形成した半導体装置
に関する。
［従来の技術］ 従来この種の半導体装置、即ち、高耐圧素子と低耐圧素
子とを共通のエピタキシャル層中に形成した半導体装置
の場合には高耐圧素子の耐圧を確保するために十分に厚
いしかも低濃度のエピタキシャル層を用い、高電圧印加
時に、各素子の不純物領域から十分に空乏層をエピタキ
シャル層中に延ばして高電解強度によるアパランシェブ
レークダウンを抑制する方法がとられてきた。しかし高
耐圧素子に高濃度の埋め込み層が必要とされる場合に
は、高濃度埋め込み層から不純物がエピタキシャル層中
にアウトディフェージヨンするので、低能度のエピタキ
シャル層の厚さが実質的に減少する。したがって、アウ
トディフュージョンによる層厚の減少分を補償すべく、
エピタキシャル層をあらかじめ厚くしなければならな
い。しかし、エピタキシャル層を厚くすると接合分離を
行う場合の上下方向の突き抜け拡散に要する時間、面積
が増加するので、エピタキシャル層の走行の増加は可反
的に少ない方が望ましく、高耐圧素子部では、拡散係数
の小さい不純物を用いて埋め込み層も形成していた。
子とを共通のエピタキシャル層中に形成した半導体装置
の場合には高耐圧素子の耐圧を確保するために十分に厚
いしかも低濃度のエピタキシャル層を用い、高電圧印加
時に、各素子の不純物領域から十分に空乏層をエピタキ
シャル層中に延ばして高電解強度によるアパランシェブ
レークダウンを抑制する方法がとられてきた。しかし高
耐圧素子に高濃度の埋め込み層が必要とされる場合に
は、高濃度埋め込み層から不純物がエピタキシャル層中
にアウトディフェージヨンするので、低能度のエピタキ
シャル層の厚さが実質的に減少する。したがって、アウ
トディフュージョンによる層厚の減少分を補償すべく、
エピタキシャル層をあらかじめ厚くしなければならな
い。しかし、エピタキシャル層を厚くすると接合分離を
行う場合の上下方向の突き抜け拡散に要する時間、面積
が増加するので、エピタキシャル層の走行の増加は可反
的に少ない方が望ましく、高耐圧素子部では、拡散係数
の小さい不純物を用いて埋め込み層も形成していた。
一方、低耐圧素子部でも従来は、高耐圧素子部と同じ
く、拡散係数の小さい不純物により、同時的に埋め込み
層を形成していたので、高耐圧素子部と低耐圧素子部と
は低拡散係数の不純物による埋め込み層が形成されてい
た。
く、拡散係数の小さい不純物により、同時的に埋め込み
層を形成していたので、高耐圧素子部と低耐圧素子部と
は低拡散係数の不純物による埋め込み層が形成されてい
た。
第２図に従来の素子構造の一例を示す。１は低濃度Ｎ型
エピタキシャル層を、２はＰ型絶縁部を、４はＮ型埋め
込み層を、5,6,7はそれぞれ低耐圧NPNトランジスタのエ
ミッタ、ベースコレクタを、8,9,10は高耐圧NPNトラン
ジスタのエミッタ、ベース、コレクタを、11はＰ型基板
を示している。
エピタキシャル層を、２はＰ型絶縁部を、４はＮ型埋め
込み層を、5,6,7はそれぞれ低耐圧NPNトランジスタのエ
ミッタ、ベースコレクタを、8,9,10は高耐圧NPNトラン
ジスタのエミッタ、ベース、コレクタを、11はＰ型基板
を示している。
［発明が解決しようとする問題点］ 上述した従来の半導体装置では、高耐圧素子部と低耐圧
素子部が、ともに、拡散係数の小さい不純物により形成
された埋め込み層状のエピタキシャル層中に形成されて
いたので、低耐圧素子部では不必要な厚みのエピタキシ
ャル層が存在しコレクタ抵抗が大きくなるという問題点
があった。例えば、Ｎ−エピタキシャル層中に低耐圧の
縦形NPNトランジスタを形成した場合、コレクタの一部
であるＮ＋埋め込み層までの距離が、通常の低耐圧NPN
トランジスタと比べると著しく大きくなり、コレクタ抵
抗が増加し、電流増幅率hFEも下がり、NPNトランジスタ
として望ましい特性が得られなかった。
素子部が、ともに、拡散係数の小さい不純物により形成
された埋め込み層状のエピタキシャル層中に形成されて
いたので、低耐圧素子部では不必要な厚みのエピタキシ
ャル層が存在しコレクタ抵抗が大きくなるという問題点
があった。例えば、Ｎ−エピタキシャル層中に低耐圧の
縦形NPNトランジスタを形成した場合、コレクタの一部
であるＮ＋埋め込み層までの距離が、通常の低耐圧NPN
トランジスタと比べると著しく大きくなり、コレクタ抵
抗が増加し、電流増幅率hFEも下がり、NPNトランジスタ
として望ましい特性が得られなかった。
［問題点を解決するための手段］ 本発明は半導体基板の表面部に互いに離隔して形成され
た第１埋め込み層と第２埋め込み層と、上記半導体基板
上に成長されたエピタキシャル層と、上記第１埋め込み
層上のエピタキシャル層に形成された低耐圧MOS型電界
効果トランジスタと、上記第２埋め込み層上のエピタキ
シャル層に形成された高耐圧MOS型電界効果トランジス
タとを備えた半導体装置において、上記第１埋め込み層
を拡散係数の大きな不純物で形成し、上記第２埋め込み
層を拡散係数の小さな不純物で形成することにより、上
記エピタキシャル層成長後の第１埋め込み層の厚さを第
２埋め込み層の厚さより大きくしたことを特徴とする半
導体装置。
た第１埋め込み層と第２埋め込み層と、上記半導体基板
上に成長されたエピタキシャル層と、上記第１埋め込み
層上のエピタキシャル層に形成された低耐圧MOS型電界
効果トランジスタと、上記第２埋め込み層上のエピタキ
シャル層に形成された高耐圧MOS型電界効果トランジス
タとを備えた半導体装置において、上記第１埋め込み層
を拡散係数の大きな不純物で形成し、上記第２埋め込み
層を拡散係数の小さな不純物で形成することにより、上
記エピタキシャル層成長後の第１埋め込み層の厚さを第
２埋め込み層の厚さより大きくしたことを特徴とする半
導体装置。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の構造を示す断面図であ
る。１はN-型エピタキシャル層、２はP+型絶縁領域、３
は第１埋め込み層、４は第２埋め込み層を示している。
12は低耐圧MOSFETのゲート電極である。13はＰ型のウェ
ルを、14は低耐圧ＰチャンネルMOSFETのＰ型のソース、
ドレインを、15は低耐圧ＮチャンネルMOSFETのＮ型のソ
ース、ドレインを、16は高耐圧ＮチャンネルDMOSFET
（二重拡散によるMOSFET）のゲート電極を、17はDMOSFE
TのＮ型のソースを、18はゲート電圧によってDMOSのチ
ャンネルを形成するためのＰ層を示している。19はDMOS
FETのドレインとなる高濃度Ｎ型部である。この実施例
では高耐圧DMOSFETは従来通り高耐圧が確保され、低耐
圧MOSFETは高くはい上がったＮ型埋め込み層により、従
来のはい上がりの小さい埋め込み層を用いた場合に比
べ、領域14、１、13、15により形成される寄生PNPN構造
によるラッチラップ現象を十分に抑制できる効果があ
る。これは領域14、１、13によって形成される寄生PNP
トランジスタのベース・エミッタ抵抗が高くはい上がっ
たＮ型埋め込み層によって大幅に低下し、PNPトランジ
スタのベースがバイアスされにくくなるからである。
る。１はN-型エピタキシャル層、２はP+型絶縁領域、３
は第１埋め込み層、４は第２埋め込み層を示している。
12は低耐圧MOSFETのゲート電極である。13はＰ型のウェ
ルを、14は低耐圧ＰチャンネルMOSFETのＰ型のソース、
ドレインを、15は低耐圧ＮチャンネルMOSFETのＮ型のソ
ース、ドレインを、16は高耐圧ＮチャンネルDMOSFET
（二重拡散によるMOSFET）のゲート電極を、17はDMOSFE
TのＮ型のソースを、18はゲート電圧によってDMOSのチ
ャンネルを形成するためのＰ層を示している。19はDMOS
FETのドレインとなる高濃度Ｎ型部である。この実施例
では高耐圧DMOSFETは従来通り高耐圧が確保され、低耐
圧MOSFETは高くはい上がったＮ型埋め込み層により、従
来のはい上がりの小さい埋め込み層を用いた場合に比
べ、領域14、１、13、15により形成される寄生PNPN構造
によるラッチラップ現象を十分に抑制できる効果があ
る。これは領域14、１、13によって形成される寄生PNP
トランジスタのベース・エミッタ抵抗が高くはい上がっ
たＮ型埋め込み層によって大幅に低下し、PNPトランジ
スタのベースがバイアスされにくくなるからである。
また低耐圧部において領域14、（１＋３）、11で形成さ
れる寄生PNPトランジスタの電流増幅率hFEも低下させる
効果がある。
れる寄生PNPトランジスタの電流増幅率hFEも低下させる
効果がある。
［発明の作用および効果］ 以上説明したように本発明は、半導体基板状に成長させ
たエピタキシャル層中に、高耐圧MOS型電界効果トラン
ジスタ（以下、単に高耐圧素子という）と、低耐圧MOS
型電界効果トランジスタ（以下、単に低耐圧素子とい
う）を形成する際、高耐圧素子を形成するエピタキシャ
ル層下部には、拡散係数の小さい不純物（例えば、アン
チモン）による埋め込み層を、低耐圧素子を形成するエ
ピタキシャル層下部には、拡散係数の大きい不純物（例
えばリン）による埋め込み層を形成することにより、高
耐圧素子部が、高耐圧を確保するために十分な厚さの低
濃度エピタキシャル層と、はい上がりの小さい高濃度埋
め込み層を有し、一方、低耐圧素子部は、エピタキシャ
ル層上部まではい上がった高濃度埋め込み層とその上部
に残された低濃度エピタキシャル層を有することにな
る。したがって、高耐圧素子部では、従来の耐圧、特性
を変化させず、低耐圧素子部では、高くはい上がった高
濃度埋め込み層により、MOSトランジスタでは、寄生バ
イポーラのhFEが低く抑えられてラッチアップ現象等を
防止できる効果がある。
たエピタキシャル層中に、高耐圧MOS型電界効果トラン
ジスタ（以下、単に高耐圧素子という）と、低耐圧MOS
型電界効果トランジスタ（以下、単に低耐圧素子とい
う）を形成する際、高耐圧素子を形成するエピタキシャ
ル層下部には、拡散係数の小さい不純物（例えば、アン
チモン）による埋め込み層を、低耐圧素子を形成するエ
ピタキシャル層下部には、拡散係数の大きい不純物（例
えばリン）による埋め込み層を形成することにより、高
耐圧素子部が、高耐圧を確保するために十分な厚さの低
濃度エピタキシャル層と、はい上がりの小さい高濃度埋
め込み層を有し、一方、低耐圧素子部は、エピタキシャ
ル層上部まではい上がった高濃度埋め込み層とその上部
に残された低濃度エピタキシャル層を有することにな
る。したがって、高耐圧素子部では、従来の耐圧、特性
を変化させず、低耐圧素子部では、高くはい上がった高
濃度埋め込み層により、MOSトランジスタでは、寄生バ
イポーラのhFEが低く抑えられてラッチアップ現象等を
防止できる効果がある。
したがって上述した従来例ではエピタキシャル層中に形
成する高耐圧素子、低耐圧素子の下部にはともに、拡散
係数の小さい不純物による埋め込み層を形成していたの
に対し、本発明は、高耐圧素子の下部には小さい拡散係
数の不純物による埋め込み層を、低耐圧素子の下部に
は、大きい拡散係数の不純物による埋め込み層を形成す
ると言う相違点を有する。
成する高耐圧素子、低耐圧素子の下部にはともに、拡散
係数の小さい不純物による埋め込み層を形成していたの
に対し、本発明は、高耐圧素子の下部には小さい拡散係
数の不純物による埋め込み層を、低耐圧素子の下部に
は、大きい拡散係数の不純物による埋め込み層を形成す
ると言う相違点を有する。
第１図は本発明の第１実施例の断面図、第２図は従来例
の構造を示す断面図である。 １……エピタキシャル層（N-）、２……絶縁層、
（P+）、３……第１埋め込み層、４……第２埋め込み
層、11……半導体基板、12……ゲート、13……低耐圧NM
OSFET用Ｐウェル、14……低耐圧PMOS用P+領域、15……
低耐圧NMOS用N+領域、16……ゲート、17……高耐圧DMOS
用N+領域、18……高耐圧DMOS用Ｐベース、19……高耐圧
DMOS用ドレイン、100……低耐圧NPNトランジスタ、200
……高耐圧NPNトランジスタ。
の構造を示す断面図である。 １……エピタキシャル層（N-）、２……絶縁層、
（P+）、３……第１埋め込み層、４……第２埋め込み
層、11……半導体基板、12……ゲート、13……低耐圧NM
OSFET用Ｐウェル、14……低耐圧PMOS用P+領域、15……
低耐圧NMOS用N+領域、16……ゲート、17……高耐圧DMOS
用N+領域、18……高耐圧DMOS用Ｐベース、19……高耐圧
DMOS用ドレイン、100……低耐圧NPNトランジスタ、200
……高耐圧NPNトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】半導体基板の表面部に互いに離隔して形成
された第１埋め込み層と第２埋め込み層と、 上記半導体基板上に成長されたエピタキシャル層と、 上記第１埋め込み層上のエピタキシャル層に形成された
低耐圧MOS型電界効果トランジスタと、 上記第２埋め込み層上のエピタキシャル層に形成された
高耐圧MOS型電界効果トランジスタとを備えた半導体装
置において、 上記第１埋め込み層を拡散係数の大きな不純物で形成
し、上記第２埋め込み層を拡散係数の小さな不純物で形
成することにより、上記エピタキシャル層成長後の第１
埋め込み層の厚さを第２埋め込み層の厚さより大きくし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191970A JPH0748499B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62191970A JPH0748499B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435953A JPS6435953A (en) | 1989-02-07 |
| JPH0748499B2 true JPH0748499B2 (ja) | 1995-05-24 |
Family
ID=16283472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62191970A Expired - Lifetime JPH0748499B2 (ja) | 1987-07-30 | 1987-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748499B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054261A (ja) * | 2004-08-10 | 2006-02-23 | Sony Corp | 半導体集積回路、その製造方法および電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55145364A (en) * | 1979-05-01 | 1980-11-12 | Nec Corp | Semiconductor integrated circuit device |
-
1987
- 1987-07-30 JP JP62191970A patent/JPH0748499B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435953A (en) | 1989-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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