JPH01305565A - トランジスタ - Google Patents
トランジスタInfo
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- JPH01305565A JPH01305565A JP13550288A JP13550288A JPH01305565A JP H01305565 A JPH01305565 A JP H01305565A JP 13550288 A JP13550288 A JP 13550288A JP 13550288 A JP13550288 A JP 13550288A JP H01305565 A JPH01305565 A JP H01305565A
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- emitter
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- collector
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- type semiconductor
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランジスタに係り特に寄生効果を抑制するの
に好適なラテラルトランジスタに関する。
に好適なラテラルトランジスタに関する。
自己整合ラテラルトランジスタに関しては、米国特許筒
４，５８３，１０６号において論じられている。
４，５８３，１０６号において論じられている。
従来のラテラル・バイポーラ１〜ランシスタの問題点を
以下に説明する。
以下に説明する。
第４図は従来のラテラルＰＮＰバイポーラトランジスタ
の断面図である。Ｐ型半導体基板１内にＮ生型埋込層２
があり、その上にＮ型エピタキシャル層３を形成してい
る。
の断面図である。Ｐ型半導体基板１内にＮ生型埋込層２
があり、その上にＮ型エピタキシャル層３を形成してい
る。
Ｎ型エピタキシャル層３はラテラルＰＮＰバイポーラト
ランジスタのベース領域を構成し、Ｐ＋型半導体領域１
８，１．９はそれぞれエミッタ、コレクタを構成してい
る。
ランジスタのベース領域を構成し、Ｐ＋型半導体領域１
８，１．９はそれぞれエミッタ、コレクタを構成してい
る。
第４図に示したラテラルＰＮＰバイポーラトランジスタ
を寄生素子も含めて、等価回路図に書き表わしたのが第
５図である。第５図において、２５が正規のラテラルＰ
ＮＰバイポーラトランジスタである。この他にＰ＋型半
導体領域１８をエミッタ、■）十型半導体領域１８．１
９の間のＮ型エピタキシャルＷＪ３をベース、Ｐ型半導
体基板１をコレクタとする寄生Ｐ Ｎ ｌ） ｌ−ラン
シスタ２６とＰ＋型半導体領域１８をエミッタ、■〕十
型エミッタ直下のＮ型エピタキシャル層３をベース、■
〕型半導体基板１をコレクタとする寄生Ｐ Ｎ Ｐ ｌ
−ランジスタ２７がある。
を寄生素子も含めて、等価回路図に書き表わしたのが第
５図である。第５図において、２５が正規のラテラルＰ
ＮＰバイポーラトランジスタである。この他にＰ＋型半
導体領域１８をエミッタ、■）十型半導体領域１８．１
９の間のＮ型エピタキシャルＷＪ３をベース、Ｐ型半導
体基板１をコレクタとする寄生Ｐ Ｎ ｌ） ｌ−ラン
シスタ２６とＰ＋型半導体領域１８をエミッタ、■〕十
型エミッタ直下のＮ型エピタキシャル層３をベース、■
〕型半導体基板１をコレクタとする寄生Ｐ Ｎ Ｐ ｌ
−ランジスタ２７がある。
通常、■〕型半導体基板１は素子分離の為に最低電位に
接続している為、本来のコレクタ２０と同等の電位に設
定される。その為正規のラテラル・バイポーラ１〜ラン
シスタ２５を動作させると寄生バイポーラトランジスタ
２６及び２７も動作してしまう。さらに正味のラテラル
・バイポーラ１〜ランシスタ２５のベース幅に相当する
、エミッタ１８、コレクタ１９間距離は、マスクによっ
て寸法を規定する為、微細化には限界がある。一方、寄
生バイポーラトランジスタ２６，２７のベース幅は、エ
ピタキシャル層厚さの減少に伴ない減少してきている。
接続している為、本来のコレクタ２０と同等の電位に設
定される。その為正規のラテラル・バイポーラ１〜ラン
シスタ２５を動作させると寄生バイポーラトランジスタ
２６及び２７も動作してしまう。さらに正味のラテラル
・バイポーラ１〜ランシスタ２５のベース幅に相当する
、エミッタ１８、コレクタ１９間距離は、マスクによっ
て寸法を規定する為、微細化には限界がある。一方、寄
生バイポーラトランジスタ２６，２７のベース幅は、エ
ピタキシャル層厚さの減少に伴ない減少してきている。
このようなことから、寄生バイポーラトランジスタの影
響はかなり大きなものとなる。特に２７間に関しては、
かなり悪影響を及ぼしている。
響はかなり大きなものとなる。特に２７間に関しては、
かなり悪影響を及ぼしている。
即ち、寄生バイポーラ１〜ランシスタが動作する事によ
り、無効ベース電流が増え、実効ｈｐ＋＝が低下すると
いう問題点がある。さらに、Ｐ型半導体基板１に電流が
流れ込む為、基板電位の変動を引き起こすという問題点
もある。
り、無効ベース電流が増え、実効ｈｐ＋＝が低下すると
いう問題点がある。さらに、Ｐ型半導体基板１に電流が
流れ込む為、基板電位の変動を引き起こすという問題点
もある。
本発明の目的は寄生バイポーラトランジスタの動作を抑
制し、ラテラルバイポーラトランジスタの性能を向上す
ることにある。
制し、ラテラルバイポーラトランジスタの性能を向上す
ることにある。
一］二記目的はラテラルバイポーラトランジスタのエミ
ッタ直下の無効ベース領域へのエミッタ注入効率を下げ
、寄生バイポーラトランジスタの動作を抑制する事によ
り達成される。
ッタ直下の無効ベース領域へのエミッタ注入効率を下げ
、寄生バイポーラトランジスタの動作を抑制する事によ
り達成される。
さらに、上記目的はラテラルバイポーラトランジスタの
エミッタ、コレクタ間を自己整合的に形成する事による
ベース幅を短縮する事により達成される。
エミッタ、コレクタ間を自己整合的に形成する事による
ベース幅を短縮する事により達成される。
ラテラルバイポーラトランジスタのエミッタ直下の高濃
度層（ベースと同じ導電型）は、たて方向に寄生的に存
在するＰ Ｎ Ｐ ｌ−ランジスタのエミッタ注入効率
を下げる。即ち、寄生バイポーラ１へランジスタのベー
ス電流を小さくするように働く。
度層（ベースと同じ導電型）は、たて方向に寄生的に存
在するＰ Ｎ Ｐ ｌ−ランジスタのエミッタ注入効率
を下げる。即ち、寄生バイポーラ１へランジスタのベー
ス電流を小さくするように働く。
その結果、無効ベース電流が減少するので、ラテラル・
ノベイポーラトランジスタのｈＦＥが向」ニする。
ノベイポーラトランジスタのｈＦＥが向」ニする。
また、ラテラル・バイポーラ１〜ランシスタのエミッタ
、コレクタを自己整合的に形成すると、ベース幅を短縮
できる。
、コレクタを自己整合的に形成すると、ベース幅を短縮
できる。
以下、本発明の実施例を図面を用いて説明する。
〔実施例１〕
第２図は実施例１の平面図であり、第１図は第２図のＡ
、−Ａ切断線における断面図である。本実施例はラテラ
ル・バイポーラトランジスタのエミッタ直下に高濃度領
域を設け、寄生バイポーラトランジスタの効果を抑制す
るようにしたものである。
、−Ａ切断線における断面図である。本実施例はラテラ
ル・バイポーラトランジスタのエミッタ直下に高濃度領
域を設け、寄生バイポーラトランジスタの効果を抑制す
るようにしたものである。
以下に詳細に説明する。
尚、第１図において構成を見易すくする為に、導電層２
８．３０及び接続孔２９ａ、２９ｃは図示していない。
８．３０及び接続孔２９ａ、２９ｃは図示していない。
また、第２図においては構成を児易すくする為に、フィ
ール１−酸化シリコン１１桑５、エミッタ領域１．Ｏ，
Ｎ＋型半導体領域８、エミツ夕′准極１１、コレクタ電
極１２、導電層１４゜２８，３０、接続孔２９ａ、２９
ｂ、２９ｃのみ図示しである。
ール１−酸化シリコン１１桑５、エミッタ領域１．Ｏ，
Ｎ＋型半導体領域８、エミツ夕′准極１１、コレクタ電
極１２、導電層１４゜２８，３０、接続孔２９ａ、２９
ｂ、２９ｃのみ図示しである。
］は１〕型単結晶シリコンからなる半導体基板であり、
２はＮ十型埋込層、３は半導体基板１上のエピタキシャ
ル層からなるＮ型半導体領域である。
２はＮ十型埋込層、３は半導体基板１上のエピタキシャ
ル層からなるＮ型半導体領域である。
４はＰ型半導体領域からなる素子分離領域である。
Ｎ型半導体領域３はラテラル・バイポーラトランジスタ
のベース引出し領域を構成している。５はＮ型エピタキ
シャル層３の表面を選択的に酸化する事により形成した
フィール１−酸化シリコン膜である。６はＮ十型半導体
領域でありＮ十埋込層２と共にベース引き出し領域を構
成している。］２は■〕十梨型多結晶シリコンらなるコ
レクタ引出し電極であり、■〕十副型半導体らなるコレ
クタ領域７の拡散源を構成している。９はＮ型半導体領
域からなるベース領域である。１０はＰ十型半導体から
なるエミッタ領域であり、Ｐ十型多結晶シリコンからな
るエミッタ電極１］からの拡散で形成する。Ｐ十型エミ
ッタ１０及びＰ十型コレクタ７は、コレクタ引出し電極
１２を形成する際に形成されるサイドウオールを利用し
て自己整合的に形成する。Ｎ型ベース領域９は、あらか
しめ多結晶シリコン層」２を形成する前に、Ｎ型半導体
領域３の表面に形成しておく。８はエミッタ領域コ、０
の直下に設けたＮ十型半導体領域である。１３は絶縁膜
である。
のベース引出し領域を構成している。５はＮ型エピタキ
シャル層３の表面を選択的に酸化する事により形成した
フィール１−酸化シリコン膜である。６はＮ十型半導体
領域でありＮ十埋込層２と共にベース引き出し領域を構
成している。］２は■〕十梨型多結晶シリコンらなるコ
レクタ引出し電極であり、■〕十副型半導体らなるコレ
クタ領域７の拡散源を構成している。９はＮ型半導体領
域からなるベース領域である。１０はＰ十型半導体から
なるエミッタ領域であり、Ｐ十型多結晶シリコンからな
るエミッタ電極１］からの拡散で形成する。Ｐ十型エミ
ッタ１０及びＰ十型コレクタ７は、コレクタ引出し電極
１２を形成する際に形成されるサイドウオールを利用し
て自己整合的に形成する。Ｎ型ベース領域９は、あらか
しめ多結晶シリコン層」２を形成する前に、Ｎ型半導体
領域３の表面に形成しておく。８はエミッタ領域コ、０
の直下に設けたＮ十型半導体領域である。１３は絶縁膜
である。
コレクタ引出し電極１２は、接続孔２９Ｚ１を通して例
えばアルミニウム合金からなる導電層２８へ接続してい
る。ベース引出し領域６は接続孔２９ｂを通して導電層
１４に接続している。エミッタ電極」１は接続孔２９ｃ
を通して導電層３０に接続している。
えばアルミニウム合金からなる導電層２８へ接続してい
る。ベース引出し領域６は接続孔２９ｂを通して導電層
１４に接続している。エミッタ電極」１は接続孔２９ｃ
を通して導電層３０に接続している。
以下に本実施例の動作を説明する。エミッタ電極に接続
している導電層３０を高電位側に、コレクタ電極１２に
接続している導電層２８を低電位側にそれぞれ接続して
いる。ベース電極である導電層」４登エミツタの電位よ
りベース・エミッタ間順方向電圧（ＶＴ３Ｆ）分だけ低
い電位に接続すると、Ｉ〕十型半導体領域１０．Ｎ型半
導体領域９、Ｐ中型半導体領域７をそれぞれエミッタ、
ベース、コレクタとするラテラルＰＮＰ トランジスタ
が動作する。この時、Ｐ生型半導体領域１０．Ｎ型半導
体領域８，３，２、Ｐ型半導体基板１をそれぞれエミッ
タ・ベース、コレクタとするたて型寄生Ｐ Ｎ Ｐ ｌ
−ランジスタも動作する。しかし、Ｎ十型半導体領域８
がエミッタ直下に設けである為エミッタ注入効率が下が
る。
している導電層３０を高電位側に、コレクタ電極１２に
接続している導電層２８を低電位側にそれぞれ接続して
いる。ベース電極である導電層」４登エミツタの電位よ
りベース・エミッタ間順方向電圧（ＶＴ３Ｆ）分だけ低
い電位に接続すると、Ｉ〕十型半導体領域１０．Ｎ型半
導体領域９、Ｐ中型半導体領域７をそれぞれエミッタ、
ベース、コレクタとするラテラルＰＮＰ トランジスタ
が動作する。この時、Ｐ生型半導体領域１０．Ｎ型半導
体領域８，３，２、Ｐ型半導体基板１をそれぞれエミッ
タ・ベース、コレクタとするたて型寄生Ｐ Ｎ Ｐ ｌ
−ランジスタも動作する。しかし、Ｎ十型半導体領域８
がエミッタ直下に設けである為エミッタ注入効率が下が
る。
本実施例によれば、ラテラルバイポーラトランジスタに
寄生するたで型バイポーラトランジスタのエミッタ注入
効率を下げる事が出来る為、寄生・バイポーラトランジ
スタのｈＦＥを小さく抑える事が出来る。したがって、
無効ベース電流が減る為本来のラテラル・バイポーラト
ランジスタのｈＦＥを大きくする事が出来る。
寄生するたで型バイポーラトランジスタのエミッタ注入
効率を下げる事が出来る為、寄生・バイポーラトランジ
スタのｈＦＥを小さく抑える事が出来る。したがって、
無効ベース電流が減る為本来のラテラル・バイポーラト
ランジスタのｈＦＥを大きくする事が出来る。
尚、本実施例は、ＰＮＰ トランジスタを用いて説明し
であるが、導電型を反転したＮＰＮＩ〜ランジスタでも
いつこうに、その効果は変わらない。
であるが、導電型を反転したＮＰＮＩ〜ランジスタでも
いつこうに、その効果は変わらない。
〔実施例２〕
第３図は実施例２の断面図である。本実施例はラテラル
・バイポーラトランジスタのエミッタ直下に、絶縁物層
を形成し、寄生バイポーラトランジスタの効果を抑制し
たものである。以下詳細に説明する。尚、第１図と同一
符号で示した部分は、同一物か又は相当物である事を示
している。
・バイポーラトランジスタのエミッタ直下に、絶縁物層
を形成し、寄生バイポーラトランジスタの効果を抑制し
たものである。以下詳細に説明する。尚、第１図と同一
符号で示した部分は、同一物か又は相当物である事を示
している。
１５はＮ型半導体領域３内に形成した絶縁物領域である
。絶縁物領域１５は、エミッタ電極及びエミッタ不純物
の拡散源であるＰ十型多結晶シリコン１１を形成する前
に例えば酸素イオンを打込め形成した物である。この後
は実施例１と同様にエミッタ１ｏを形成する。
。絶縁物領域１５は、エミッタ電極及びエミッタ不純物
の拡散源であるＰ十型多結晶シリコン１１を形成する前
に例えば酸素イオンを打込め形成した物である。この後
は実施例１と同様にエミッタ１ｏを形成する。
本実施例によれば、ラテラル・バイポーラトランジスタ
のエミッタ直下の寄生バイポーラトランジスタを効果を
抑制することが出来る。
のエミッタ直下の寄生バイポーラトランジスタを効果を
抑制することが出来る。
本実施例において、導電型を反転したＮＰＮ ｌ〜ラン
ジスタでもいつこうにその効果は変わらない。
ジスタでもいつこうにその効果は変わらない。
〔実施例３〕
第６図は実施例３の断面図である。本実施例は実施例１
のコレクタ引出し電極１２を多結晶シリコン層１６とシ
リサイド層」７による２ＷＩ構造としたものである。尚
、第１図と同一符号で示した部分は、同一物か又は相当
物である事を示している。
のコレクタ引出し電極１２を多結晶シリコン層１６とシ
リサイド層」７による２ＷＩ構造としたものである。尚
、第１図と同一符号で示した部分は、同一物か又は相当
物である事を示している。
１６はＩ〕〕多結晶シリコン層であり、］７は例えばタ
ングステン・シリサイ１〜層である。Ｐ型多結晶シリコ
ン層及びタングステン・シリサイド層」７は、２層構ｊ
告でコレクタ引出し電極を構成する。
ングステン・シリサイ１〜層である。Ｐ型多結晶シリコ
ン層及びタングステン・シリサイド層」７は、２層構ｊ
告でコレクタ引出し電極を構成する。
コレクタ引出し電極を多結晶シリコン層１６とタングス
テン・シリサイド！ １．７の２層構造のポリサイ１−
とする事で、コレクタ抵抗を大幅低減できるにれは、多
結晶シリコンのシー１へ抵抗が約１００Ω／口であるの
に対しポリサイドのシート抵抗が約１０Ω／口と１０分
の１になるからである。これにより、ロ＋コレクタ領域
の接合深さが浅くなってもコレクタ抵抗が増加するのを
補償することが出来る。
テン・シリサイド！ １．７の２層構造のポリサイ１−
とする事で、コレクタ抵抗を大幅低減できるにれは、多
結晶シリコンのシー１へ抵抗が約１００Ω／口であるの
に対しポリサイドのシート抵抗が約１０Ω／口と１０分
の１になるからである。これにより、ロ＋コレクタ領域
の接合深さが浅くなってもコレクタ抵抗が増加するのを
補償することが出来る。
〔実施例４〕
第７図は実施例４の断面図である。本実施例は実施例２
のコレクタ引出し電極］２を多結晶シリコン層１６とシ
リサイド層１７による２層構造としたものである。
のコレクタ引出し電極］２を多結晶シリコン層１６とシ
リサイド層１７による２層構造としたものである。
本実施例においても実施例；３と同様にコレクタ抵抗を
大幅に低減出来る。
大幅に低減出来る。
〔実施例５〕
第８図は実施例５の断面図である。本実施例は１〕Ｎ
ＰラテラルトランジスタとＮＰＮたて型トランジスタと
を同一基板上に形成したものである。
ＰラテラルトランジスタとＮＰＮたて型トランジスタと
を同一基板上に形成したものである。
本実施例において、Ｉ）Ｎ Ｐラテラルトランジスタは
実施例］において説明したものと回しである。。
実施例］において説明したものと回しである。。
Ｎ Ｐ Ｎ ｌ−ランジスタの構成は以下の通りである
。
。
■〕〕基板上のＮ十埋込層２、及びエピタキシャル層３
でコレクタを構成し、Ｎ＋型半導体領域６で表面に引出
している。Ｐ型多結晶シリコン層１２を拡散源として、
■〕十梨型半導体領域らなる外部ベース領域７、多結晶
シリコン層１１を拡散源とするＰ十型半導体領域からな
る真性ベース領域１０及び外部ベース７と真性ベース］
０をつなぐＰ型半導体領域３」からベースを構成してい
る。
でコレクタを構成し、Ｎ＋型半導体領域６で表面に引出
している。Ｐ型多結晶シリコン層１２を拡散源として、
■〕十梨型半導体領域らなる外部ベース領域７、多結晶
シリコン層１１を拡散源とするＰ十型半導体領域からな
る真性ベース領域１０及び外部ベース７と真性ベース］
０をつなぐＰ型半導体領域３」からベースを構成してい
る。
そして再び多結晶シリコン層１１を拡散源とじてＮ十型
半導体領域からなるエミッタ領域３５、という構成であ
る。このＮＰＮトランジスタはＰＮＰラテラルトランジ
スタと全く同じ工程で形成できる。
半導体領域からなるエミッタ領域３５、という構成であ
る。このＮＰＮトランジスタはＰＮＰラテラルトランジ
スタと全く同じ工程で形成できる。
本実施例によれば、高性能なＰＮＰラテラルトランジス
タとＮ Ｐ Ｎ Ｉ−ランジスタを同時に形成出来る。
タとＮ Ｐ Ｎ Ｉ−ランジスタを同時に形成出来る。
尚本実施例で示したＰＮＰラテラルトランジスタを、実
施例２、実施例３、実施例４で示したＰ Ｎ Ｐ ｌ−
ランジスタで構成する事も可能である。
施例２、実施例３、実施例４で示したＰ Ｎ Ｐ ｌ−
ランジスタで構成する事も可能である。
さらに、本実施例のＰ Ｎ Ｉ）ラテラルトランジスタ
を実施例３、あるいは実施例４で示した構成とする場合
、ＮＰＮＩ−ランジスタのベース引出し電極の抵抗も大
幅に低減できるという効果もある。
を実施例３、あるいは実施例４で示した構成とする場合
、ＮＰＮＩ−ランジスタのベース引出し電極の抵抗も大
幅に低減できるという効果もある。
また、本実施例で示した構成の導電型を反転してもいつ
こうにさしつかえない。
こうにさしつかえない。
〔実施例６〕
第９図は実施例６の断面図である。本実施例はＰＮＰラ
テラルトランジスタ、ＮＰＮたて型トランジスタ、及び
ＣＭＯ８を同一基板」二に形成したものである。本実施
例において、Ｐ Ｎ Ｉ）ラテラルトランジスタ及びＮ
ＰＮＩ−ランジスタは実施例５で説明したものと同じで
ある。
テラルトランジスタ、ＮＰＮたて型トランジスタ、及び
ＣＭＯ８を同一基板」二に形成したものである。本実施
例において、Ｐ Ｎ Ｉ）ラテラルトランジスタ及びＮ
ＰＮＩ−ランジスタは実施例５で説明したものと同じで
ある。
本実施例においてＣＭＯ８の構成は以下の通りである。
Ｐ型基板の上にＩ〕ウェル３４及びＮ十型半導体領域か
らなるソース、Ｉ−レイン領域３２てＮＭＯ８を構成し
ている。一方、■〕〕基板−にのＮ十埋込層２及びＮウ
ェル領域３６でＰＭＯ３のウェルを構成し、Ｐ千生導体
領域からなるソース・１−レイン領域３３と共にＰＭＯ
３を構成している。このＣＭＯ８はＰＮＰラテラルトラ
ンジスタ及びＮＰＮＩ〜ランジスタと全く同し工程で形
成できる。
らなるソース、Ｉ−レイン領域３２てＮＭＯ８を構成し
ている。一方、■〕〕基板−にのＮ十埋込層２及びＮウ
ェル領域３６でＰＭＯ３のウェルを構成し、Ｐ千生導体
領域からなるソース・１−レイン領域３３と共にＰＭＯ
３を構成している。このＣＭＯ８はＰＮＰラテラルトラ
ンジスタ及びＮＰＮＩ〜ランジスタと全く同し工程で形
成できる。
本実施例によば高性能なＰＮＰラテラルトランジスタと
ＮＰＮトランジスタ及びＣＭＯ８が同時に同一基板」二
に形成出来る。
ＮＰＮトランジスタ及びＣＭＯ８が同時に同一基板」二
に形成出来る。
尚本実施例で示したＰＮＰ ｌ−ランジスタを、実施例
２、実施例３、実施例４で示した構成とする事も可能で
ある。この場合、実施例３あるいは実施例４で示した構
成とすると、ＣＭＯ８のゲー（−抵抗を大幅に低減でき
るという効果もある。
２、実施例３、実施例４で示した構成とする事も可能で
ある。この場合、実施例３あるいは実施例４で示した構
成とすると、ＣＭＯ８のゲー（−抵抗を大幅に低減でき
るという効果もある。
また、本実施例で示した構成の導電型を反転してもいつ
こうにさしつかえない。
こうにさしつかえない。
本発明によれば、たて型寄生バイポーラ１〜ランシスタ
のエミッタ注入効率を下げる事か出来るので、よこ型バ
イポーラトランジスタの無効ベース電流が減少し、結果
としてｈ＋’＋を向上させる事が出来るという効果があ
る。
のエミッタ注入効率を下げる事か出来るので、よこ型バ
イポーラトランジスタの無効ベース電流が減少し、結果
としてｈ＋’＋を向上させる事が出来るという効果があ
る。
第１図は本発明の第１の実施例の断面図、第２図は第１
の実施例の平面図、第３図は本発明の第２の実施例の断
面図、第４図は従来例の断面図、第５図は従来例の等価
回路図、第６図は第３の実施例の断面図、第７図は第４
の実施例の断面図、第８図は第５の実施例の断面図、第
９図は第６の実施例の断面図である。 ］、 −１Ｄ型型半体基板、２ Ｎ十型埋込層、３Ｎ型
工ピタキシヤル層、４・Ｐ型分離領域、５ フィール１
〜酸化シリコン膜、６ Ｎ生型半導体領域（ベース引」
二げ領域）、７ Ｐ十型コレクタ領域。 ８ Ｎ生型半導体領域、９ Ｎ型ベース領域、］、
Ｏ−Ｐ十型エミッタ領域、１］・エミッタ電極（Ｐ型多
結晶シリコン層）、１２ ・コレクタ引出し電極（ｐ型
多結晶シリコン層）、１４ ベース導電層、２８ コレ
クタ導電層。
の実施例の平面図、第３図は本発明の第２の実施例の断
面図、第４図は従来例の断面図、第５図は従来例の等価
回路図、第６図は第３の実施例の断面図、第７図は第４
の実施例の断面図、第８図は第５の実施例の断面図、第
９図は第６の実施例の断面図である。 ］、 −１Ｄ型型半体基板、２ Ｎ十型埋込層、３Ｎ型
工ピタキシヤル層、４・Ｐ型分離領域、５ フィール１
〜酸化シリコン膜、６ Ｎ生型半導体領域（ベース引」
二げ領域）、７ Ｐ十型コレクタ領域。 ８ Ｎ生型半導体領域、９ Ｎ型ベース領域、］、
Ｏ−Ｐ十型エミッタ領域、１］・エミッタ電極（Ｐ型多
結晶シリコン層）、１２ ・コレクタ引出し電極（ｐ型
多結晶シリコン層）、１４ ベース導電層、２８ コレ
クタ導電層。
Claims (1)
- 【特許請求の範囲】 １、ラテラル・バイポーラトランジスタにおいて、エミ
ッタ領域底部のエミッタ注入効率を下げた事を特徴とす
るトランジスタ。 ２、ラテラル・バイポーラトランジスタにおいて、エミ
ッタ領域底部とエミッタ直下のベース領域の不純物濃度
差を小さくした事を特徴とするトランジスタ。 ３、ラテラル・バイポーラトランジスタにおいて、エミ
ッタ直下にベースと同じ導電型のベース領域より高い不
純物濃度の層を設けたことを特徴とするトランジスタ。 ４、ラテラル・バイポーラトランジスタにおいて、エミ
ッタの直下にエミッタ底部より低不純物濃度の層を設け
たことを特徴とするトランジスタ。 ５、ラテラル・バイポーラトランジスタにおいて、エミ
ッタ直下に絶縁物層を設けたことを特徴とするトランジ
スタ。 ６、特許請求の範囲第３項において、エミッタ、コレク
タ間をコレクタ電極の側壁を用いて自己整合的に形成し
た事を特徴とするトランジスタ。 ７、特許請求の範囲第４項において、エミッタ、コレク
タ間をコレクタ電極の側壁を用いて自己整合的に形成し
た事を特徴とするトランジスタ。 ８、特許請求の範囲第５項において、エミッタ、コレク
タ間をコレクタ電極の側壁を用いて自己整合的に形成し
た事を特徴とするトランジスタ。 ９、特許請求の範囲第５項において、絶縁物層とは酸化
物層あるいは窒化物層である事を特徴とするトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550288A JPH01305565A (ja) | 1988-06-03 | 1988-06-03 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13550288A JPH01305565A (ja) | 1988-06-03 | 1988-06-03 | トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305565A true JPH01305565A (ja) | 1989-12-08 |
Family
ID=15153255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13550288A Pending JPH01305565A (ja) | 1988-06-03 | 1988-06-03 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005057661A1 (ja) * | 2003-12-12 | 2005-06-23 | Sanken Electric Co., Ltd. | 半導体素子とその製造方法 |
| JP2007180559A (ja) * | 2005-12-28 | 2007-07-12 | Dongbu Electronics Co Ltd | バイポーラトランジスタ及びその製造方法 |
-
1988
- 1988-06-03 JP JP13550288A patent/JPH01305565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005057661A1 (ja) * | 2003-12-12 | 2005-06-23 | Sanken Electric Co., Ltd. | 半導体素子とその製造方法 |
| JP2007180559A (ja) * | 2005-12-28 | 2007-07-12 | Dongbu Electronics Co Ltd | バイポーラトランジスタ及びその製造方法 |
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