WO2005057661A1 - 半導体素子とその製造方法 - Google Patents

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Akio Iwabuchi
Shigeru Matsumoto
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Sanken Electric Co., Ltd.
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a lateral structure and a method for manufacturing the same.
  • a lateral PNP transistor having a configuration in which an emitter region, a collector region, and a base region are formed adjacent to each other in a horizontal direction is used.
  • the semiconductor element used in the lateral PNP transistor includes, for example, an N- type base region, a P + type emitter region formed in the surface region of the base region, and a surface region of the base region separated from the emitter region.
  • a P + type collector region formed at a position opposite to the emitter region across the collector region, an N + type base contact region formed at a distance from the emitter region, and a surface region of the base region.
  • a P + type isolation region for electrically separating the elements.
  • Patent Document 1 proposes a lateral PNP transistor having a structure in which the emitter region is surrounded by a collector region.
  • the collector region of the lateral PNP transistor has a structure that is separated from the emitter region and surrounds the emitter region, so that most of the current flowing through the emitter region flows into the collector region 44 . As a result, it is possible to prevent generation of a leak current during the operation of the transistor.
  • a lateral PNP transistor having such an element structure includes a transistor on the side surface of the emitter region and a transistor on the bottom surface of the emitter region. Since the bottom-side transistor has a larger base width than the side-side transistor, the current gain of the bottom-side transistor is generally much lower than that of the side-side transistor. The current amplification factor of the transistor at the bottom is lower than that at the side, so the current amplification of the lateral PNP transistor as a whole is lower. This is because, for example, the current amplification factor of the transistor on the side portion is set to 100, and the current amplification factor of the transistor on the bottom portion is set to 10.
  • the current is 1Z2 because the transistors are in parallel, so the current gain of the transistor on the side is 50 and the current gain of the transistor on the bottom is 5. Therefore, the current gain of the lateral PNP transistor as a whole is 55. In this way, the presence of a transistor with a long base width V and a bottom portion lowers the current amplification factor of the lateral PNP transistor as a whole.
  • Patent Document 1 JP-A-10-270458
  • the present invention has been made in view of the above situation, and has as its object to provide a semiconductor element capable of improving a current amplification factor.
  • Another object of the present invention is to provide a semiconductor device capable of suppressing a current flowing through a bottom surface force collector region of an emitter region.
  • Another object of the present invention is to provide a semiconductor device in which the current amplification factor is unlikely to decrease even when the ratio of the emitter area to the emitter length is large!
  • a semiconductor device comprises:
  • a second conductivity type second semiconductor region formed in a surface region of the first semiconductor region;
  • a third semiconductor region of a second conductivity type formed in the surface region of the first semiconductor region so as to be separated from the second semiconductor region;
  • the third semiconductor region is formed between the first semiconductor region and the second semiconductor region so as to cover at least a bottom surface of the second semiconductor region, and the third semiconductor region extends from the bottom surface of the second semiconductor region via the first semiconductor region.
  • a current suppression region for suppressing a current flowing through the region is formed between the first semiconductor region and the second semiconductor region so as to cover at least a bottom surface of the second semiconductor region, and the third semiconductor region extends from the bottom surface of the second semiconductor region via the first semiconductor region.
  • the current suppression region may be a semiconductor region of the first conductivity type having a higher impurity concentration than the first semiconductor region.
  • the current suppression region may be an insulator
  • the insulator in the current suppression region may be SiO.
  • the third semiconductor region may be ring-shaped, and may be formed to surround the second semiconductor region.
  • a semiconductor device includes:
  • a second semiconductor region of a second conductivity type formed in a surface region of the first semiconductor region; and a surface region of the first semiconductor region spaced apart from the second semiconductor region and surrounding the second semiconductor region.
  • the third semiconductor region is formed between the first semiconductor region and the second semiconductor region so as to cover a bottom surface of the second semiconductor region, and the third semiconductor region extends from the bottom surface of the second semiconductor region via the first semiconductor region.
  • a current suppression region for suppressing a current flowing through the region is formed between the first semiconductor region and the second semiconductor region so as to cover a bottom surface of the second semiconductor region, and the third semiconductor region extends from the bottom surface of the second semiconductor region via the first semiconductor region.
  • the current suppression region may be a semiconductor region of a first conductivity type having a higher impurity concentration than the first semiconductor region.
  • the current suppressing region may be an insulator.
  • the insulator in the current suppression region may be SiO.
  • the third semiconductor region may have a ring shape and may be formed to surround the second semiconductor region.
  • the semiconductor device includes: A first semiconductor region of a first conductivity type
  • a second conductivity type second semiconductor region formed in a surface region of the first semiconductor region; and a second conductivity type second semiconductor region formed in the surface region of the first semiconductor region so as to be separated from the second semiconductor region.
  • a fourth semiconductor region of a first conductivity type formed in a surface region of the first semiconductor region so as to be spaced and opposed to the third semiconductor region;
  • a fifth semiconductor region of a second conductivity type formed in a surface region of the first semiconductor region and separating semiconductor elements
  • the third semiconductor region is formed between the first semiconductor region and the second semiconductor region so as to cover at least a bottom surface of the second semiconductor region, and the third semiconductor region extends from the bottom surface of the second semiconductor region via the first semiconductor region.
  • Current suppression region for suppressing the current flowing through the region is formed between the first semiconductor region and the second semiconductor region so as to cover at least a bottom surface of the second semiconductor region, and the third semiconductor region extends from the bottom surface of the second semiconductor region via the first semiconductor region.
  • a method for manufacturing a semiconductor device includes:
  • a method for manufacturing a semiconductor device A method for manufacturing a semiconductor device
  • the current suppression region may be formed by diffusing a first conductivity type impurity so as to have a higher impurity concentration than the first semiconductor region.
  • the current suppression region may be formed by an insulator.
  • the current suppression region may be formed by ion implantation of oxygen atoms.
  • the third semiconductor region may be formed in a ring shape so as to surround the second semiconductor region.
  • the present invention has been made in view of the above situation, and it is possible to improve the current amplification factor. It is possible to provide a semiconductor device that can be used.
  • the present invention can provide a semiconductor device capable of suppressing a current flowing through a bottom surface force collector region of an emitter region.
  • the present invention can provide a semiconductor device in which the current amplification factor is unlikely to decrease even when the ratio of the emitter area to the emitter peripheral length increases.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to the present embodiment.
  • FIG. 2 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a diagram showing an equivalent circuit of a lateral PNP transistor when a current suppression region is provided.
  • FIG. 4 is a view for explaining the method for manufacturing the semiconductor device of the present embodiment.
  • FIG. 5 is a view for explaining the method for manufacturing the semiconductor device of the present embodiment.
  • FIG. 1 and FIG. 2 show the configuration of the semiconductor element 1 according to the present embodiment.
  • FIG. 2 is a plan view of the semiconductor device 1
  • FIG. 1 is a cross-sectional view taken along a dashed-dotted line AA 'of FIG.
  • the semiconductor device 1 includes a semiconductor substrate 11, a collector electrode 21, an emitter electrode 22, and a base electrode 23, as shown in FIGS. In FIG. 2, each electrode (collector electrode 21, emitter electrode 22, base electrode 23) and the like are omitted.
  • the semiconductor substrate 11 includes a P-type semiconductor substrate 12 and a semiconductor layer 20 formed on the P-type semiconductor substrate 12.
  • the P-type semiconductor substrate 12 is formed by diffusing a P-type impurity (for example, boron) into a silicon single crystal substrate.
  • a P-type impurity for example, boron
  • the semiconductor layer 20 is formed by, for example, epitaxially growing an N-type semiconductor layer on the P-type semiconductor substrate 12.
  • the semiconductor layer 20 has a base region 13, an emitter region 14, a collector region 15, a base contact region 16, a current suppression region 17, and an isolation (isolation) region 18.
  • the base region 13 is an island-shaped region of the semiconductor layer 20 divided by the isolation region 18.
  • the emitter region 14 is composed of a semiconductor region having P-type conductivity, and is formed in the surface region of the base region 13.
  • Collector region 15 is formed of a semiconductor region having P-type conductivity, and is formed in the surface region of base region 13.
  • the collector region 15 is formed, for example, in a ring shape so as to be spaced from the emitter region 14 and surround the emitter region 14.
  • the base contact region 16 is composed of a semiconductor region having N-type conductivity, and is formed in the surface region of the base region 13.
  • Base contact region 16 has a higher impurity concentration than base region 13, and is formed at a position facing emitter region 14 with collector region 15 interposed therebetween and spaced apart from emitter region 14.
  • the current suppression region 17 is formed below the emitter region 14 so as to cover the bottom surface of the emitter region 14.
  • the current suppression region 17 has a function of suppressing the bottom surface force of the emitter region 14 and the current flowing toward the collector region 15.
  • the current suppression region 1 7 is composed of a semiconductor region having N-type conductivity and has a higher impurity concentration than the base region 13.
  • the bottom portion of the emitter region 14 intersecting with the current suppression region 17 has an increased concentration and a forward voltage. Therefore, the bottom surface force of the emitter region 14 can also suppress the current flowing toward the collector region 15.
  • the isolation region 18 is formed on the P-type semiconductor substrate 12 so as to surround the base region 13, and is formed of a semiconductor region having P-type conductivity.
  • the isolation region 18 is maintained at a constant potential and functions as a region for electrically separating a plurality of elements.
  • the insulating film 19 also has a force such as a silicon oxide film, and is disposed on a predetermined region of the semiconductor layer 20.
  • the insulating film 19 covers one main surface of the semiconductor substrate 11, and has a contact hole 191 at a position corresponding to the collector electrode 21, the emitter electrode 22, and the base electrode 23.
  • the collector region 15, the emitter region 14, and the base contact region 16 are electrically connected to the respective electrodes via the contact holes 191.
  • the collector electrode 21 is formed on the collector region 15 and is electrically connected to the collector region 15 via a contact hole 191.
  • the emitter electrode 22 is formed on the emitter region 14 and is electrically connected to the emitter region 14 via a contact hole 191.
  • Base electrode 23 is formed on base contact region 16 and is electrically connected to base contact region 16 via contact hole 191.
  • the collector electrode 21, the emitter electrode 22, and the base electrode 23 are each made of a metal such as aluminum, copper, and nickel.
  • FIG. 3 shows an equivalent circuit of a lateral PNP transistor provided with the current suppression region 17. The two transistors in FIG.
  • the current flows to the lateral PNP transistor on the side part having a low forward voltage, and hardly flows to the lateral PNP transistor on the bottom part. This is because the forward voltage of the lateral PNP transistor at the bottom becomes higher than the forward voltage of the lateral PNP transistor at the side due to the current suppression region 17. As a result, no current flows through the lateral PNP transistor on the bottom portion having a large base width, and the current amplification factor of the lateral PNP transistor is improved. For example, if the current gain of the side portion is 100 and the current gain of the bottom portion is 10, the current gain of the lateral PNP transistor can be maintained at almost 100.
  • a P-type impurity is diffused and introduced into a silicon single crystal substrate to form a P-type semiconductor substrate 12.
  • a semiconductor layer 20 is formed on one main surface of the P-type semiconductor substrate 12 by using, for example, an epitaxial growth method.
  • a resist film (not shown) is formed on one surface of the semiconductor layer 20, and a portion of the formed resist film corresponding to a region where the isolation region 18 is to be formed is selectively etched to form a window. I do.
  • a P-type impurity for example, boron
  • boron is ion-implanted to a predetermined depth to form an isolation region 18 as shown in FIG.
  • an inner island region divided by the isolation region 18 becomes the base region 13.
  • a P-type impurity for example, boron
  • boron a P-type impurity
  • a collector region 15 are formed. Note that the emitter region 14 and the collector region 15 may be formed separately.
  • an N-type impurity for example, phosphorus
  • an N-type impurity for example, phosphorus
  • an N-type impurity eg, phosphorus
  • an N-type impurity is selectively ion-implanted to a predetermined depth through the emitter region 14 into the region where the current suppression region 17 is to be formed, as shown in FIG. As shown in FIG. 7, a current suppression region 17 is formed.
  • contact holes 191 for emitters, bases, and collectors are formed in predetermined regions on the insulating film 19.
  • a metal (aluminum, copper, nickel, etc.) is vacuum-deposited on insulating film 19. Then, the deposited metal is selectively patterned to form a collector electrode 21 contacting the collector region 15 via the contact hole 191 and an emitter electrode 22 contacting the emitter region 14 via the contact hole 191. Then, a base electrode 23 which is in contact with the base contact region 16 via the contact hole 191 is formed.
  • the semiconductor element 1 of the present embodiment as shown in FIG. 1 is formed.
  • base region 13 has a relatively constant impurity concentration distribution.
  • the ion implantation method is used for forming the current suppression region 17, the depth can be easily controlled, and the current suppression region 17 having a desired depth can be obtained.
  • the present invention has been described by taking as an example the case where an N-type conductive semiconductor region having a higher impurity concentration than the base region 13 is used as the current suppression region 17.
  • Any material may be used as long as it can suppress the current flowing toward the collector region 15 from the bottom surface of the emitter region 14, and may be formed of, for example, an insulator.
  • oxygen is ion-implanted from the upper surface of the emitter region to form an insulating film made of SiO on the lower surface of the emitter region 14.
  • the present invention has been described by exemplifying a case where the current suppressing region 17 is formed by an ion implantation method.
  • the current suppressing region 17 may be formed by a thermal diffusion method.
  • the present invention has been described by taking as an example a case where collector region 15 is formed in a ring shape so as to be spaced apart from emitter region 14 and to surround emitter region 14. As long as it is formed apart from the power emitter region 14, it need not be formed in a ring shape so as to surround the emitter region 14. For example, it may be a case in which it is formed so as to be separated from the emitter region 14. Also in this case, if the current suppression region 17 is formed so as to cover at least the bottom surface of the emitter region 14, the bottom surface force of the emitter region 14 can also suppress the current flowing toward the collector region 15, thereby improving the current amplification factor. Can be done.
  • the semiconductor element 1 of the present invention has been described by taking the case of a PNP transistor as an example.
  • the semiconductor element 1 can be formed to be used for an NPN transistor.
  • the method for manufacturing the semiconductor device 1 of the present invention is not limited to the method described in the above embodiment, and the order of the steps can be changed or another step can be used as necessary.
  • the case where the semiconductor layer 20 is formed by an epitaxy growth method has been described as an example.
  • the present invention is not limited to this. It is also possible to form the layer 20.
  • the present invention it is possible to provide a semiconductor element in which the current amplification factor is unlikely to decrease even when the ratio of the emitter area to the emitter peripheral length increases.
  • the present invention can be used for a semiconductor device having a lateral structure used for an analog integrated circuit.

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Abstract

　半導体素子（１）のベース領域（１３）は、エミッタ領域（１４）と、コレクタ領域（１５）と、ベースコンタクト領域（１６）と、電流抑制領域（１７）とを有している。コレクタ領域（１５）は、エミッタ領域（１４）と離間するとともにエミッタ領域（１４）を包囲するように形成されている。電流抑制領域（１７）は、エミッタ領域（１４）の底面を覆うように、エミッタ領域（１４）の下方に形成されている。電流抑制領域（１７）は、Ｎ型の導電性を有し、ベース領域（１３）よりも高い不純物濃度を有し、エミッタ領域（１４）の底面部からコレクタ領域（１５）に向かって流れる電流を抑制する。

Description

明 細 書
半導体素子とその製造方法
技術分野
[0001] 本発明は半導体素子に関し、詳しくは、ラテラル構造を有する半導体素子とその製 造方法に関する。
背景技術
[0002] アナログ集積回路において、ェミッタ領域とコレクタ領域とベース領域とが水平方向 に隣接して形成された構成を有するラテラル PNPトランジスタが使用されている。ラテ ラル PNPトランジスタに用いられる半導体素子は、例えば N—型のベース領域と、ベ ース領域の表面領域に形成された P+型のェミッタ領域と、ェミッタ領域と離間するよ うにベース領域の表面領域に形成された P+型のコレクタ領域と、コレクタ領域を挟ん でェミッタ領域と対向する位置に、ェミッタ領域と離間して形成されている N+型のベ ースコンタクト領域と、ベース領域の表面領域に形成され、素子間を電気的に分離す る P+型のアイソレーション領域と、から構成される。
[0003] このような構造を持つ半導体素子に電流を流すと、ェミッタ領域力 の電流は、コレ クタ領域に向かって流れるだけでなぐベースコンタクト領域とアイソレーション領域と にも分散して流れてしまう。このため、トランジスタの動作時に漏れ電流（リーク電流） が発生し、トランジスタの電流増幅率が低下してしまう。そこで、リーク電流の発生を 防止するために、ェミッタ領域の周りをコレクタ領域で囲む構造のラテラル PNPトラン ジスタが、特許文献 1に提案されている。
[0004] 特許文献 1に示されて 、るラテラル PNPトランジスタのコレクタ領域は、ェミッタ領域 と離間するとともにェミッタ領域を包囲する構造であるため、ェミッタ領域力 流れる 電流のほとんどが、コレクタ領域 44に流れ込む。この結果、トランジスタの動作時に おけるリーク電流の発生を防止できる。
[0005] ところで、ラテラル PNPトランジスタを高電流レベルで使用し、同時に電流増幅率を ある程度維持したい場合には、ラテラル PNPトランジスタを並列に接続する力、ェミツ タ周囲長を長くする必要がある。しかし、ラテラル PNPトランジスタを並列に接続する と、出力電流の増加に伴って、並行に接続するラテラル PNPトランジスタの数が多く なり、回路サイズが大きくなつてしまう。一方、ェミッタ周囲長を長くすると、ェミッタ面 積の比率が大きくなり、電流増幅率の低下を招いてしまう。
[0006] このような素子構造を採るラテラル PNPトランジスタは、ェミッタ領域の側面部のトラ ンジスタと、ェミッタ領域の底面部のトランジスタとを備える。底面部のトランジスタは、 側面部のトランジスタと比較してベース幅が大きいため、一般に、底面部のトランジス タの電流増幅率は、側面部のトランジスタの電流増幅率よりもかなり低くなる。底面部 のトランジスタの電流増幅率力 側面部と比較して低いことから、ラテラル PNPトラン ジスタ全体としての電流増幅率が低くなつてしまう。なぜなら、例えば、側面部のトラン ジスタの電流増幅率を 100、底面部のトランジスタの電流増幅率を 10とする。等価回 路では、トランジスタは並列にあるために電流が 1Z2になるため、側面部のトランジス タの電流増幅率が 50、底面部のトランジスタの電流増幅率が 5となる。従って、ラテラ ル PNPトランジスタ全体としての電流増幅率は 55になる。このように、ベース幅の長 V、底面部のトランジスタがあることによって、ラテラル PNPトランジスタ全体としての電 流増幅率が低下してしまうのである。
特許文献 1：特開平 10— 270458号公報
発明の開示
発明が解決しょうとする課題
[0007] 本発明は、上記実状に鑑みてなされたものであり、電流増幅率を向上させることが できる半導体素子を提供することを目的とする。
また、本発明は、ェミッタ領域の底面力 コレクタ領域に流れる電流を抑制すること ができる半導体素子を提供することを目的とする。
さらに、本発明は、ェミッタ周囲長に対するェミッタ面積の比率が大きくなつても電 流増幅率が低下しにく!、半導体素子を提供することを目的とする。
課題を解決するための手段
[0008] 上記目的を達成するため、本発明の第 1の観点に係る半導体素子は、
第 1導電型の第 1半導体領域と、
前記第 1半導体領域の表面領域に形成された第 2導電型の第 2半導体領域と、 前記第 1半導体領域の表面領域に前記第 2半導体領域と離間するように形成され た第 2導電型の第 3半導体領域と、
前記第 2半導体領域の少なくとも底面を覆うように前記第 1半導体領域と前記第 2 半導体領域との間に形成され、前記第 2半導体領域の底面から前記第 1半導体領域 を介して前記第 3半導体領域に流れる電流を抑制する電流抑制領域と、
を備えることを特徴とする。
[0009] 前記電流抑制領域は前記第 1半導体領域よりも不純物濃度の高い第 1導電型の半 導体領域であってもよい。
[0010] 前記電流抑制領域は絶縁体力 なってもよ!、。
[0011] 前記電流抑制領域の絶縁体は、 SiOであってもよい。
2
[0012] 前記第 3半導体領域は、リング状であり、前記第 2半導体領域を包囲するように形 成されてもよい。
[0013] 本発明の第 2の観点に係る半導体素子は、
第 1導電型の第 1半導体領域と、
前記第 1半導体領域の表面領域に形成された第 2導電型の第 2半導体領域と、 前記第 1半導体領域の表面領域に、前記第 2半導体領域と離間するとともに該第 2 半導体領域を包囲するように形成された第 2導電型の第 3半導体領域と、
前記第 2半導体領域の底面を覆うように前記第 1半導体領域と前記第 2半導体領 域との間に形成され、前記第 2半導体領域の底面から前記第 1半導体領域を介して 前記第 3半導体領域に流れる電流を抑制する電流抑制領域と、
を備えることを特徴とする。
[0014] 前記電流抑制領域は前記第 1半導体領域よりも不純物濃度の高い第 1導電型の半 導体領域であってもよい。
[0015] 前記電流抑制領域は絶縁体力 なってもよ!、。
[0016] 前記電流抑制領域の絶縁体は、 SiOであってもよい。
2
[0017] 前記第 3半導体領域は、リング状であり、前記第 2半導体領域を包囲するように形 成されてもよい。
[0018] 本発明の第 3の観点に係る半導体素子は、 第 1導電型の第 1半導体領域と、
前記第 1半導体領域の表面領域に形成された第 2導電型の第 2半導体領域と、 前記第 1半導体領域の表面領域に前記第 2半導体領域と離間するように形成され た第 2導電型の第 3半導体領域と、
前記第 3半導体領域と、離間し、対向するように、前記第 1半導体領域の表面領域 に形成された第 1導電型の第 4半導体領域と、
前記第 1半導体領域の表面領域に形成され、半導体素子間を隔てる第 2導電型の 第 5半導体領域と、
前記第 2半導体領域の少なくとも底面を覆うように前記第 1半導体領域と前記第 2 半導体領域との間に形成され、前記第 2半導体領域の底面から前記第 1半導体領域 を介して前記第 3半導体領域に流れる電流を抑制する電流抑制領域)と、
を備えることを特徴とする。
[0019] 本発明の第 4の観点に係る半導体素子の製造方法は、
半導体素子の製造方法であって、
第 1導電型の第 1半導体領域の表面領域に、第 2導電型の不純物を選択的に拡散 させ、第 2半導体領域を形成する工程と、
前記第 1半導体領域の表面領域に第 2導電型の不純物を選択的に拡散させ、前 記第 2半導体領域と離間するように、第 3半導体領域を形成する工程と、
第 2半導体領域の下面を覆うように、電流抑制領域を形成する工程と、を備えること を特徴とする。
[0020] 前記電流抑制領域は、前記第 1半導体領域よりも高い不純物濃度となるように、第 1導電型の不純物を拡散して形成してもよ ヽ。
[0021] 前記電流抑制領域は、絶縁体力 形成してもよい。
[0022] 前記電流抑制領域は、酸素原子をイオン注入して形成してもよい。
[0023] 前記第 3半導体領域を、前記第 2半導体領域を包囲するように、リング状に形成し てもよい。
発明の効果
[0024] 本発明は、上記実状に鑑みてなされたものであり、電流増幅率を向上させることが できる半導体素子を提供することをができる。
また、本発明は、ェミッタ領域の底面力 コレクタ領域に流れる電流を抑制すること ができる半導体素子を提供することができる。
さらに、本発明は、ェミッタ周囲長に対するェミッタ面積の比率が大きくなつても電 流増幅率が低下しにくい半導体素子を提供することができる。
図面の簡単な説明
[0025] [図 1]本実施の形態の半導体素子の断面図である。
[図 2]本発明の実施の形態の半導体素子の平面図である。
[図 3]電流抑制領域が設けられた場合のラテラル PNPトランジスタの等価回路を示す 図である。
[図 4]本実施の形態の半導体素子の製造方法を説明するための図である。
[図 5]本実施の形態の半導体素子の製造方法を説明するための図である。
符号の説明
[0026] 11 半導体基体
12 P型半導体基板
13 ベース領域
14 ェミッタ領域
15 コレクタ領域
16 ベースコンタクト領域
17 電流抑制領域
18 アイソレーション領域
19 絶縁膜
20 N—型半導体層
21 コレクタ電極
22 ェミッタ電極
23 ベース電極
発明を実施するための最良の形態
[0027] 以下、図面を参照しつつ、本発明の実施の形態に係る半導体素子について説明 する。
[0028] 図 1及び図 2に本実施の形態に係る半導体素子 1の構成を示す。図 2は半導体素 子 1の平面図であり、図 1は図 2の一点鎖線 A— A'における断面図である。半導体素 子 1は、図 1及び図 2に示すように、半導体基体 11と、コレクタ電極 21と、ェミッタ電極 22と、ベース電極 23とを備えている。なお、図 2では各電極（コレクタ電極 21、ェミツ タ電極 22、ベース電極 23)等を省略している。
[0029] 半導体基体 11は、 P型半導体基板 12と、 P型半導体基板 12の上に形成された半 導体層 20とから構成されている。
[0030] P型半導体基板 12は、シリコン単結晶基板に P型不純物（例えば、ボロン)を拡散 することによって形成されて 、る。
[0031] 半導体層 20は、 P型半導体基板 12上に N型の半導体層を、例えば、ェピタキシャ ル成長させることによって形成されている。半導体層 20は、ベース領域 13と、ェミッタ 領域 14と、コレクタ領域 15と、ベースコンタクト領域 16と、電流抑制領域 17と、ァイソ レーシヨン (分離)領域 18とを有して 、る。
[0032] ベース領域 13は、半導体層 20のうち、アイソレーション領域 18によって区切られた 島状の領域である。
[0033] ェミッタ領域 14は、 P型の導電性を有する半導体領域から構成され、ベース領域 1 3の表面領域に形成されて 、る。
[0034] コレクタ領域 15は、 P型の導電性を有する半導体領域から構成され、ベース領域 1 3の表面領域に形成されている。コレクタ領域 15は、ェミッタ領域 14と離間するととも にェミッタ領域 14を包囲するように、例えば、リング状に形成されている。
[0035] ベースコンタクト領域 16は、 N型の導電性を有する半導体領域から構成され、ベー ス領域 13の表面領域に形成されている。ベースコンタクト領域 16は、ベース領域 13 よりも高い不純物濃度を有し、コレクタ領域 15を挟んでェミッタ領域 14と対向する位 置に、ェミッタ領域 14と離間して形成されている。
[0036] 電流抑制領域 17は、ェミッタ領域 14の底面を覆うように、ェミッタ領域 14の下方に 形成されている。電流抑制領域 17は、ェミッタ領域 14の底面力もコレクタ領域 15に 向かって流れる電流を抑制する機能を有する。本実施の形態では、電流抑制領域 1 7は、 N型の導電性を有する半導体領域から構成され、ベース領域 13よりも高い不 純物濃度を有している。このように、ェミッタ領域 14の下方に電流抑制領域 17が形 成されているので、電流抑制領域 17と交わるェミッタ領域 14の底面部が濃度増加し 、順方向電圧が増加する。このため、ェミッタ領域 14の底面力もコレクタ領域 15に向 力つて流れる電流を抑制することができる。
[0037] アイソレーション領域 18は、 P型半導体基板 12上にベース領域 13を包囲するよう に形成されており、 P型の導電性を有する半導体領域から構成される。アイソレーショ ン領域 18は、一定の電位に保たれ、複数の素子を電気的に分離する領域として機 能する。
[0038] 絶縁膜 19は、シリコン酸ィ匕膜など力も構成され、半導体層 20の所定の領域上に配 設されている。絶縁膜 19は、半導体基体 11の一方の主面を被覆し、コレクタ電極 21 とェミッタ電極 22とベース電極 23に対応した位置に、コンタクトホール 191を備える。 このコンタクトホール 191を介して、コレクタ領域 15、ェミッタ領域 14、ベースコンタク ト領域 16は、それぞれの電極に電気的に接続される。
[0039] コレクタ電極 21は、コレクタ領域 15上に形成され、コンタクトホール 191を介してコ レクタ領域 15と電気的に接続されている。ェミッタ電極 22は、ェミッタ領域 14上に形 成され、コンタクトホール 191を介してェミッタ領域 14と電気的に接続されている。ベ ース電極 23は、ベースコンタクト領域 16上に形成され、コンタクトホール 191を介して ベースコンタクト領域 16と電気的に接続されている。コレクタ電極 21、ェミッタ電極 22 及びベース電極 23は、それぞれアルミニウム、銅、ニッケル等の金属から構成されて いる。
[0040] 以上のように構成された半導体素子 1によれば、ェミッタ領域 14の底面を覆うように 電流抑制領域 17が設けられているので、ェミッタ領域 14の底面部の順方向電圧が 増加し、ェミッタ領域 14の底面力もコレクタ領域 15に向力つて電流が流れにくくなる 。このため、ェミッタ領域 14の側面部力もコレクタ領域 15に電流が流れ、電流増幅率 を向上させることができる。また、ェミッタ周囲長に対するェミッタ面積の比率が大きく なった場合も、ェミッタ領域 14の底面力もコレクタ領域 15に電流が流れに《なって いるため、電流増幅率が低下しに《なる。 [0041] 図 3に、電流抑制領域 17が設けられたラテラル PNPトランジスタの等価回路を示す 。図 3中の 2つのトランジスタは、ェミッタの側面部のトランジスタ（Trl)と底面部のトラ ンジスタ (Tr2)である。図 3に示すように、電流は順方向電圧の低い側面部のラテラ ル PNPトランジスタへと流れ、底面部のラテラル PNPトランジスタには流れにくくなる 。これは、電流抑制領域 17により底面部のラテラル PNPトランジスタの順方向電圧が 側面部のラテラル PNPトランジスタの順方向電圧より大きくなるためである。この結果 、ベース幅が大きい底面部のラテラル PNPトランジスタに電流が流れず、ラテラル PN Pトランジスタの電流増幅率が向上する。例えば、側面部の電流増幅率が 100、底面 部の電流増幅率が 10であると、ラテラル PNPトランジスタの電流増幅率は、ほぼ 100 を維持することができる。
[0042] 次に、以上のように構成された半導体素子 1の製造方法について、図 4及び図 5を 参照しながら説明する。
[0043] まず、シリコン単結晶基板に P型の不純物を拡散導入して、 P型半導体基板 12を作 成する。次に、図 4 (a)に示すように、 P型半導体基板 12の一方の主面上に半導体層 20を、例えば、ェピタキシャル成長法を用いて形成する。
[0044] 続いて、半導体層 20の一面に図示せぬレジスト膜を形成し、形成したレジスト膜の うち、アイソレーション領域 18の形成予定領域に対応する箇所を選択的にエッチング して窓を形成する。この窓力も P型不純物（例えば、ボロン)を所定の深さまでイオン 注入し、図 4 (b)に示すように、アイソレーション領域 18を形成する。このように形成さ れた半導体層 20のうち、アイソレーション領域 18によって区切られた内側の島領域 がベース領域 13となる。
[0045] 次に、ベース領域 13 (半導体層 20)のェミッタ領域 14及びコレクタ領域 15の形成 予定領域に選択的に P型不純物 (例えば、ボロン)を所定の深さまで導入して拡散し 、図 4 (c)に示すように、 P型のェミッタ領域 14及びコレクタ領域 15を形成する。なお 、ェミッタ領域 14とコレクタ領域 15とを別々に形成してもよい。
[0046] 続いて、ベースコンタクト領域 16の形成予定領域に選択的に、 N型不純物（例えば 、リン)を所定の深さまで導入して拡散し、図 5 (d)に示すように、ベースコンタクト領域 16を形成する。 [0047] 次に、電流抑制領域 17の形成予定領域に選択的に、 N型不純物（例えば、リン）を 、ェミッタ領域 14を介して、所定の深さまでイオン注入して、図 5 (e)に示すように、電 流抑制領域 17を形成する。
[0048] 続いて、半導体層 20の一面を絶縁膜 19で被覆した後、図 5 (f)に示すように、絶縁 膜 19上の所定の領域に、ェミッタ、ベース、コレクタ用のコンタクトホール 191を形成 する。
[0049] 次に、絶縁膜 19上に金属 (アルミニウム、銅、ニッケル等)を真空蒸着する。そして、 蒸着した金属を選択的にパターユングし、前述したコンタクトホール 191を介してコレ クタ領域 15と接触するコレクタ電極 21と、コンタクトホール 191を介してェミッタ領域 1 4と接触するェミッタ電極 22と、コンタクトホール 191を介してベースコンタクト領域 16 と接触するベース電極 23と、を形成する。以上の工程により、図 1に示すような、本実 施の形態の半導体素子 1が形成される。
[0050] この製造方法によれば、半導体層 20をェピタキシャル成長法によって形成するた め、ベース領域 13が比較的一定な不純物濃度の分布を持つ。また、電流抑制領域 17の形成においてイオン注入法を用いるため、深さの制御が容易であり、所望の深 さの電流抑制領域 17を得ることができる。
[0051] なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能であ る。
[0052] 上記実施の形態では、電流抑制領域 17にベース領域 13よりも高い不純物濃度を 有する N型の導電性の半導体領域を用いた場合を例に本発明を説明したが、電流 抑制領域 17は、ェミッタ領域 14の底面力 コレクタ領域 15に向力つて流れる電流を 抑制できるものであればよぐ例えば、絶縁体により形成されていてもよい。この場合 、ェミッタ領域の上面から、例えば酸素をイオン注入し、ェミッタ領域 14の下面に SiO からなる絶縁膜を形成する。
2
[0053] また、上記実施の形態では、電流抑制領域 17を、イオン注入法により形成する場 合を例に本発明を説明したが、例えば、熱拡散法によって形成してもよい。
[0054] 上記実施の形態では、コレクタ領域 15は、ェミッタ領域 14と離間するとともにエミッ タ領域 14を包囲するようにリング状に形成されている場合を例に本発明を説明した 力 ェミッタ領域 14と離間して形成されていればよぐェミッタ領域 14を包囲するよう にリング状に形成されていなくてもよい。例えば、ェミッタ領域 14と離間するように形 成されている場合であってもよい。この場合にも、ェミッタ領域 14の少なくとも底面を 覆うように電流抑制領域 17が形成されていれば、ェミッタ領域 14の底面力もコレクタ 領域 15に向力つて流れる電流を抑制でき、電流増幅率を向上させることができる。
[0055] 上記実施の形態では、 PNPトランジスタの場合を例に本発明の半導体素子 1を説 明したが、半導体素子 1は NPNトランジスタに用いるものとして形成することも可能で める。
[0056] また、本発明の半導体素子 1の製造方法に関しては上記実施の形態で説明した方 法に限定されず、必要に応じて工程の順序の入れ換えや別工程の採用が可能であ る。上記実施の形態では、半導体層 20をェピタキシャル成長法により形成する場合 を例に挙げて説明したが、これに限られず、例えば、 P型半導体基板 12に N型不純 物を拡散導入して半導体層 20を形成することも可能である。
[0057] 本発明によれば、電流増幅率を向上させることができる半導体素子を提供すること ができる。
また、本発明によればェミッタ領域の底面力 コレクタ領域に流れる電流を抑制す ることができる半導体素子を提供することができる。
さらに、本発明によれば、ェミッタ周囲長に対するェミッタ面積の比率が大きくなつ ても電流増幅率が低下しにくい半導体素子を提供することができる。
[0058] 本出願は、 2003年 12月 12日にされた、 日本国特許出願特願 2003— 415523号 に基づく。本明細書中に、その明細書、特許請求の範囲、図面全体を参照として取り 込むものとする。
産業上の利用可能性
[0059] 本発明は、アナログ集積回路に用いられるラテラル構造を備える半導体素子に利 用することができる。

Claims

請求の範囲
[1] 第 1導電型の第 1半導体領域 ( 13)と、
前記第 1半導体領域の表面領域に形成された第 2導電型の第 2半導体領域 (14) と、
前記第 1半導体領域の表面領域に前記第 2半導体領域と離間するように形成され た第 2導電型の第 3半導体領域 (15)と、
前記第 2半導体領域の少なくとも底面を覆うように前記第 1半導体領域と前記第 2 半導体領域との間に形成され、前記第 2半導体領域の底面から前記第 1半導体領域 を介して前記第 3半導体領域に流れる電流を抑制する電流抑制領域（17)と、 を備えることを特徴とする半導体素子。
[2] 前記電流抑制領域（ 17)は前記第 1半導体領域（ 13)よりも不純物濃度の高!ヽ第 1 導電型の半導体領域である、ことを特徴とする請求項 1に記載の半導体素子。
[3] 前記電流抑制領域（17)は絶縁体力もなる、ことを特徴とする請求項 1に記載の半 導体素子。
[4] 前記電流抑制領域（17)の絶縁体は、 SiOであることを特徴とする請求項 3に記載
2
の半導体素子。
[5] 前記第 3半導体領域 (15)は、リング状であり、前記第 2半導体領域 (14)を包囲す るように形成されることを特徴とする請求項 1に記載の半導体素子。
[6] 第 1導電型の第 1半導体領域 ( 13)と、
前記第 1半導体領域の表面領域に形成された第 2導電型の第 2半導体領域 (14) と、
前記第 1半導体領域の表面領域に、前記第 2半導体領域と離間するとともに該第 2 半導体領域を包囲するように形成された第 2導電型の第 3半導体領域（15)と、 前記第 2半導体領域の底面を覆うように前記第 1半導体領域と前記第 2半導体領 域との間に形成され、前記第 2半導体領域の底面から前記第 1半導体領域を介して 前記第 3半導体領域に流れる電流を抑制する電流抑制領域（17)と、
を備えることを特徴とする半導体素子。
[7] 前記電流抑制領域（ 17)は前記第 1半導体領域（ 13)よりも不純物濃度の高!ヽ第 1 導電型の半導体領域である、ことを特徴とする請求項 6に記載の半導体素子。
[8] 前記電流抑制領域（17)は絶縁体力もなる、ことを特徴とする請求項 6に記載の半 導体素子。
[9] 前記電流抑制領域（17)の絶縁体は、 SiOであることを特徴とする請求項 8に記載
2
の半導体素子。
[10] 前記第 3半導体領域 (15)は、リング状であり、前記第 2半導体領域 (14)を包囲す るように形成されることを特徴とする請求項 6に記載の半導体素子。
[11] 第 1導電型の第 1半導体領域 ( 13)と、
前記第 1半導体領域の表面領域に形成された第 2導電型の第 2半導体領域 (14) と、
前記第 1半導体領域の表面領域に前記第 2半導体領域と離間するように形成され た第 2導電型の第 3半導体領域 (15)と、
前記第 3半導体領域と離間し、且つ前記第 3半導体領域と対向するように、前記第 1半導体領域の表面領域に形成された第 1導電型の第 4半導体領域 (16)と、 前記第 1半導体領域の表面領域に形成され、半導体素子間を隔てる第 2導電型の 第 5半導体領域 (18)と、
前記第 2半導体領域の少なくとも底面を覆うように前記第 1半導体領域と前記第 2 半導体領域との間に形成され、前記第 2半導体領域の底面から前記第 1半導体領域 を介して前記第 3半導体領域に流れる電流を抑制する電流抑制領域（17)と、 を備えることを特徴とする半導体素子。
[12] 半導体素子の製造方法であって、
第 1導電型の第 1半導体領域（13)の表面領域に、第 2導電型の不純物を選択的 に拡散させ、第 2半導体領域 (14)を形成する工程と、
前記第 1半導体領域 (13)の表面領域に、前記第 2半導体領域 (14)と離間するよう に、第 2導電型の不純物を選択的に拡散させ第 3半導体領域（15)を形成する工程と 第 2半導体領域の下面を覆うように、電流抑制領域（17)を形成する工程と、 を備えることを特徴とする半導体素子の製造方法。
[13] 前記電流抑制領域（17)は、前記第 1半導体領域よりも高い不純物濃度となるよう に、第 1導電型の不純物を拡散して形成することを特徴とする請求項 12に記載の半 導体素子の製造方法。
[14] 前記電流抑制領域（17)は、絶縁体から形成することを特徴とする請求項 12に記 載の半導体素子の製造方法。
[15] 前記電流抑制領域（17)は、酸素原子をイオン注入して形成することを特徴とする 請求項 12に記載の半導体素子の製造方法。
[16] 前記第 3半導体領域 (15)を、前記第 2半導体領域 (14)を包囲するように、リング状 に形成することを特徴とする請求項 12に記載の半導体素子の製造方法。
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