JPH07321347A - 高濃度ｐｎ接合面を有する半導体装置の製造方法 - Google Patents
高濃度ｐｎ接合面を有する半導体装置の製造方法Info
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- JPH07321347A JPH07321347A JP6111338A JP11133894A JPH07321347A JP H07321347 A JPH07321347 A JP H07321347A JP 6111338 A JP6111338 A JP 6111338A JP 11133894 A JP11133894 A JP 11133894A JP H07321347 A JPH07321347 A JP H07321347A
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Abstract
(57)【要約】
【目的】 温度変動によって降伏電圧が変動しないツェ
ナーダイオードを提供する。 【構成】 ｐ++型の埋め込みアノード領域１１を基板内
に形成し（図１Ｂ）、第２エピタキシャル層９を形成し
（図１Ｃ）、ｎ++型のカソード領域１４を形成する（図
１Ｅ）。埋め込みアノード領域１１のうち不純物濃度の
高い部分で、ｎ++型のカソード領域１４とｐ++型の埋め
込みアノード領域１１とが接する。高濃度ｐｎ接合面ｍ
が形成されるので、ツェナー降伏とアバランシェ降伏の
温度特性係数が相殺され、全体として温度特性係数がほ
ぼ０とされる。
ナーダイオードを提供する。 【構成】 ｐ++型の埋め込みアノード領域１１を基板内
に形成し（図１Ｂ）、第２エピタキシャル層９を形成し
（図１Ｃ）、ｎ++型のカソード領域１４を形成する（図
１Ｅ）。埋め込みアノード領域１１のうち不純物濃度の
高い部分で、ｎ++型のカソード領域１４とｐ++型の埋め
込みアノード領域１１とが接する。高濃度ｐｎ接合面ｍ
が形成されるので、ツェナー降伏とアバランシェ降伏の
温度特性係数が相殺され、全体として温度特性係数がほ
ぼ０とされる。
Description
【０００１】
【産業上の利用分野】この発明は、高濃度ｐｎ接合面を
有する半導体装置に関するものであり、特に、より高濃
度ｐｎ接合面を半導体基板内部に形成する製造方法に関
する。
有する半導体装置に関するものであり、特に、より高濃
度ｐｎ接合面を半導体基板内部に形成する製造方法に関
する。
【０００２】
【従来の技術】図５、図６に従来のバルクツェナーダイ
オード４１を示す。図６は平面図であり、図５は、図６
のＢーＢ断面を示す。
オード４１を示す。図６は平面図であり、図５は、図６
のＢーＢ断面を示す。
【０００３】ツェナーダイオード４１は、図５に示すよ
うに、ｐ-型半導体基板２上にｐ+型分離領域６で分離さ
れた島領域８に形成される。島領域８表面には、拡散法
にて形成されたｐ+型アノード取り出し領域１３が設け
られている。ｐ+型アノード取り出し領域１３表面に
は、拡散法にて形成されたｎ++型カソード領域１４が設
けられている。なお、ｎ+型カソード領域１４は、図６
に示すようにｐ+型アノード取り出し領域１３内に形成
されている。
うに、ｐ-型半導体基板２上にｐ+型分離領域６で分離さ
れた島領域８に形成される。島領域８表面には、拡散法
にて形成されたｐ+型アノード取り出し領域１３が設け
られている。ｐ+型アノード取り出し領域１３表面に
は、拡散法にて形成されたｎ++型カソード領域１４が設
けられている。なお、ｎ+型カソード領域１４は、図６
に示すようにｐ+型アノード取り出し領域１３内に形成
されている。
【０００４】図５に示すように、ｎ++型カソード領域１
４の下部には、ｐ+型アノード取り出し領域１３からさ
らに突出するように、ｐ++型アノード領域３１が設けら
れている。
４の下部には、ｐ+型アノード取り出し領域１３からさ
らに突出するように、ｐ++型アノード領域３１が設けら
れている。
【０００５】バルクツェナーダイオード４１において
は、表面降伏型のツェナーダイオードの様に基板表面付
近で降伏がおこるのではなく、カソード領域底面とこれ
に接続されたアノード領域との界面ｍにて降伏がおこ
る。したがって、表面降伏型のツェナーダイオードと比
べて、降伏電圧の初期ドリフトを防止できるとともに、
雑音を低くすることができる。
は、表面降伏型のツェナーダイオードの様に基板表面付
近で降伏がおこるのではなく、カソード領域底面とこれ
に接続されたアノード領域との界面ｍにて降伏がおこ
る。したがって、表面降伏型のツェナーダイオードと比
べて、降伏電圧の初期ドリフトを防止できるとともに、
雑音を低くすることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記バ
ルクツェナーダイオード４１においては、次のような問
題点があった。ｐ++型アノード領域３１は、基板表面か
ら不純物を熱拡散することにより形成される。
ルクツェナーダイオード４１においては、次のような問
題点があった。ｐ++型アノード領域３１は、基板表面か
ら不純物を熱拡散することにより形成される。
【０００７】この熱拡散においては、不純物濃度は、基
板表面が最も濃くて、基板表面から離れるに連れて低く
なる。すなわち、図７に示すように、基板表面付近は１
０20cm-3程度となるが、界面ｍ付近の不純物濃度は１０
18cm-3程度となる。このため、降伏電圧は６〜８Ｖ程度
となる。
板表面が最も濃くて、基板表面から離れるに連れて低く
なる。すなわち、図７に示すように、基板表面付近は１
０20cm-3程度となるが、界面ｍ付近の不純物濃度は１０
18cm-3程度となる。このため、降伏電圧は６〜８Ｖ程度
となる。
【０００８】このような降伏電圧領域では、降伏電圧を
決定する１つの要因である温度特性について、ツェナー
降伏よりアバランシェ降伏の影響をより多く受ける。一
般に、ツェナー降伏は温度特性係数が負の値を持ち、ア
バランシェ降伏は温度特性係数が正の値を持つ。すなわ
ち、ツェナー降伏よりアバランシェ降伏の影響をより多
く受けると、温度により降伏電圧が正方向に変動するの
で、回路設計の自由度が低下する。
決定する１つの要因である温度特性について、ツェナー
降伏よりアバランシェ降伏の影響をより多く受ける。一
般に、ツェナー降伏は温度特性係数が負の値を持ち、ア
バランシェ降伏は温度特性係数が正の値を持つ。すなわ
ち、ツェナー降伏よりアバランシェ降伏の影響をより多
く受けると、温度により降伏電圧が正方向に変動するの
で、回路設計の自由度が低下する。
【０００９】このような問題は、ツェナーダイオードだ
けでなく、ツェナーダイオードを有する半導体装置全般
におこりうる。また、前記温度特性係数以外の要因によ
って、より高濃度のｐｎ接合面を基板内に形成したい場
合もある。
けでなく、ツェナーダイオードを有する半導体装置全般
におこりうる。また、前記温度特性係数以外の要因によ
って、より高濃度のｐｎ接合面を基板内に形成したい場
合もある。
【００１０】この発明は、上記のような問題点を解決
し、より高濃度のｐｎ接合面を基板内に有する半導体装
置の製造方法を提供することを目的とする。
し、より高濃度のｐｎ接合面を基板内に有する半導体装
置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１にかかる高濃度
ｐｎ接合面を有する半導体装置の製造方法においては、
半導体基板内に高濃度ｐｎ接合面を有する半導体装置の
製造方法であって、半導体基板の第１導電型領域表面の
一部に、第２導電型高濃度不純物領域を形成し、前記第
１導電型領域および前記第２導電型高濃度不純物領域上
に、上部エピタキシャル層を形成し、前記第２導電型高
濃度不純物領域内に高濃度ｐｎ接合面が形成されるよう
に、前記第２導電型高濃度不純物領域より浅い深さで第
１導電型高濃度不純物領域を形成すること、を特徴とす
る。
ｐｎ接合面を有する半導体装置の製造方法においては、
半導体基板内に高濃度ｐｎ接合面を有する半導体装置の
製造方法であって、半導体基板の第１導電型領域表面の
一部に、第２導電型高濃度不純物領域を形成し、前記第
１導電型領域および前記第２導電型高濃度不純物領域上
に、上部エピタキシャル層を形成し、前記第２導電型高
濃度不純物領域内に高濃度ｐｎ接合面が形成されるよう
に、前記第２導電型高濃度不純物領域より浅い深さで第
１導電型高濃度不純物領域を形成すること、を特徴とす
る。
【００１２】請求項２にかかる高濃度ｐｎ接合面を有す
る半導体装置の製造方法においては、半導体基板の第１
導電型領域表面の一部に、第２導電型高濃度不純物領域
を形成する第２導電型高濃度不純物領域形成ステップ、
前記第１導電型領域および前記第２導電型高濃度不純物
領域上に、上部エピタキシャル層を形成するエピタキシ
ャル成長ステップ、前記第２導電型高濃度不純物領域よ
り浅い深さで、かつ大きな表面積を持つ第２導電型不純
物領域を形成する第２導電型不純物領域形成ステップ、
前記第２導電型不純物領域内に、第１導電型高濃度不純
物領域を形成するステップであって、前記第２導電型高
濃度不純物領域との間で、高濃度ｐｎ接合面が形成され
るように、前記第２導電型不純物領域より浅い深さで第
１導電型高濃度不純物領域を形成する第１導電型高濃度
不純物領域形成ステップ、を備えたことを特徴とする。
る半導体装置の製造方法においては、半導体基板の第１
導電型領域表面の一部に、第２導電型高濃度不純物領域
を形成する第２導電型高濃度不純物領域形成ステップ、
前記第１導電型領域および前記第２導電型高濃度不純物
領域上に、上部エピタキシャル層を形成するエピタキシ
ャル成長ステップ、前記第２導電型高濃度不純物領域よ
り浅い深さで、かつ大きな表面積を持つ第２導電型不純
物領域を形成する第２導電型不純物領域形成ステップ、
前記第２導電型不純物領域内に、第１導電型高濃度不純
物領域を形成するステップであって、前記第２導電型高
濃度不純物領域との間で、高濃度ｐｎ接合面が形成され
るように、前記第２導電型不純物領域より浅い深さで第
１導電型高濃度不純物領域を形成する第１導電型高濃度
不純物領域形成ステップ、を備えたことを特徴とする。
【００１３】請求項３の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記第１導電型高濃度不
純物領域は、カソード領域であり、前記第２導電型高濃
度不純物領域は、アノード領域であり、前記半導体基板
内に高濃度ｐｎ接合面を有する半導体装置は、ツェナー
ダイオードであること、を特徴とする。
体装置の製造方法においては、前記第１導電型高濃度不
純物領域は、カソード領域であり、前記第２導電型高濃
度不純物領域は、アノード領域であり、前記半導体基板
内に高濃度ｐｎ接合面を有する半導体装置は、ツェナー
ダイオードであること、を特徴とする。
【００１４】請求項４の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にあることを特徴とする。
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にあることを特徴とする。
【００１５】
【作用】請求項１にかかる高濃度ｐｎ接合面を有する半
導体装置の製造方法においては、半導体基板の第１導電
型領域表面の一部に、第２導電型高濃度不純物領域を形
成した後、前記上部エピタキシャル層を形成し、前記第
２導電型高濃度不純物領域内に高濃度ｐｎ接合面が形成
されるように、前記第２導電型高濃度不純物領域より浅
い深さで第１導電型高濃度不純物領域を形成している。
導体装置の製造方法においては、半導体基板の第１導電
型領域表面の一部に、第２導電型高濃度不純物領域を形
成した後、前記上部エピタキシャル層を形成し、前記第
２導電型高濃度不純物領域内に高濃度ｐｎ接合面が形成
されるように、前記第２導電型高濃度不純物領域より浅
い深さで第１導電型高濃度不純物領域を形成している。
【００１６】すなわち、前記第２導電型高濃度不純物領
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、高濃度ｐｎ接合面を基板内に
形成することができる。
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、高濃度ｐｎ接合面を基板内に
形成することができる。
【００１７】請求項２または請求項３にかかる高濃度ｐ
ｎ接合面を有する半導体装置の製造方法においては、前
記第２導電型高濃度不純物領域を形成した後、前記上部
エピタキシャル層を形成する。また、この第２導電型高
濃度不純物領域より浅い深さで、かつ大きな表面積を持
つ第２導電型不純物領域を形成する。この前記第２導電
型不純物領域内に、前記第２導電型高濃度不純物領域と
の間で、高濃度ｐｎ接合面が形成されるように、前記第
２導電型不純物領域より浅い深さで第１導電型高濃度不
純物領域を形成する。
ｎ接合面を有する半導体装置の製造方法においては、前
記第２導電型高濃度不純物領域を形成した後、前記上部
エピタキシャル層を形成する。また、この第２導電型高
濃度不純物領域より浅い深さで、かつ大きな表面積を持
つ第２導電型不純物領域を形成する。この前記第２導電
型不純物領域内に、前記第２導電型高濃度不純物領域と
の間で、高濃度ｐｎ接合面が形成されるように、前記第
２導電型不純物領域より浅い深さで第１導電型高濃度不
純物領域を形成する。
【００１８】すなわち、前記第２導電型高濃度不純物領
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、高濃度ｐｎ接合面を基板内に
形成することができる。
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、高濃度ｐｎ接合面を基板内に
形成することができる。
【００１９】請求項４の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にある。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度がより濃い部分で、前記第１
導電型高濃度不純物領域と接する。これにより、より高
濃度ｐｎ接合面を基板内に形成することができる。
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にある。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度がより濃い部分で、前記第１
導電型高濃度不純物領域と接する。これにより、より高
濃度ｐｎ接合面を基板内に形成することができる。
【００２０】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１に、ツェナーダイオード１の製造方法を示す。
る。図１に、ツェナーダイオード１の製造方法を示す。
【００２１】まず、図１Ａに示すように、ｐ-型半導体
基板表面の所定の位置に、ｎ+型の埋め込み層４を形成
する。なお、この実施例では第１導電型をｐ型とし、第
２導電型をｎ型とした。つぎに、図１Ｂに示すように、
全面にｎ-型の第１エピタキシャル層８を成長させ、さ
らに、ｎ+型の埋め込み層４を取囲むように、ｐ+型の分
離領域６を形成する。これにより、島分離領域７が形成
される。つぎに、島分離領域７内に、第２導電型高濃度
不純物層であるｐ++型の埋め込みアノード領域１１を形
成する。
基板表面の所定の位置に、ｎ+型の埋め込み層４を形成
する。なお、この実施例では第１導電型をｐ型とし、第
２導電型をｎ型とした。つぎに、図１Ｂに示すように、
全面にｎ-型の第１エピタキシャル層８を成長させ、さ
らに、ｎ+型の埋め込み層４を取囲むように、ｐ+型の分
離領域６を形成する。これにより、島分離領域７が形成
される。つぎに、島分離領域７内に、第２導電型高濃度
不純物層であるｐ++型の埋め込みアノード領域１１を形
成する。
【００２２】つぎに、図１Ｃに示すように、ｎ-型の第
１エピタキシャル層８の上にｎ-型の第２エピタキシャ
ル層９を成長させる。この時、プロセス条件によって
は、ｐ++型の埋め込みアノード領域１１およびｐ+型の
分離領域６の上に、拡散により同じ導電型の領域がせり
あがる。なお、本実施例においては、第２エピタキシャ
ル層９が上部エピタキシャル層を構成する。
１エピタキシャル層８の上にｎ-型の第２エピタキシャ
ル層９を成長させる。この時、プロセス条件によって
は、ｐ++型の埋め込みアノード領域１１およびｐ+型の
分離領域６の上に、拡散により同じ導電型の領域がせり
あがる。なお、本実施例においては、第２エピタキシャ
ル層９が上部エピタキシャル層を構成する。
【００２３】つぎに、図１Ｄに示す様に、埋め込みアノ
ード領域１１上方の島分離領域７の表面に、前記第２導
電型不純物領域であるｐ+型のアノード取り出し領域１
３を形成する。
ード領域１１上方の島分離領域７の表面に、前記第２導
電型不純物領域であるｐ+型のアノード取り出し領域１
３を形成する。
【００２４】このアノード取り出し領域１３の深さｄ１
は、埋め込みアノード領域１１の深さｄ２より浅い。ま
た、アノード取り出し領域１３の表面積は、後述するよ
うに、埋め込みアノード領域１１の表面積より大きい
（図３参照、Ｓ１＞Ｓ２）。
は、埋め込みアノード領域１１の深さｄ２より浅い。ま
た、アノード取り出し領域１３の表面積は、後述するよ
うに、埋め込みアノード領域１１の表面積より大きい
（図３参照、Ｓ１＞Ｓ２）。
【００２５】つぎに、図１Ｅに示す様に、アノード取り
出し領域１３に、アノード取り出し領域１３より浅い深
さでｎ++型のカソード領域１４を形成する。これによ
り、ｎ++型のカソード領域１４と、ｐ++型の埋め込みア
ノード領域１１との間で、高濃度ｐｎ接合面が形成され
る。つぎに、全面にシリコン酸化膜１８を形成した後、
カソード領域１４およびアノード取り出し領域１３の上
に、コンタクトホールを設け、カソード電極１６および
アノード電極１５を形成する。
出し領域１３に、アノード取り出し領域１３より浅い深
さでｎ++型のカソード領域１４を形成する。これによ
り、ｎ++型のカソード領域１４と、ｐ++型の埋め込みア
ノード領域１１との間で、高濃度ｐｎ接合面が形成され
る。つぎに、全面にシリコン酸化膜１８を形成した後、
カソード領域１４およびアノード取り出し領域１３の上
に、コンタクトホールを設け、カソード電極１６および
アノード電極１５を形成する。
【００２６】このようにして、図２に示すツェナーダイ
オード１が製造される。なお、図３はツェナーダイオー
ド１の平面図であり、図２は図３のＡ−Ａ断面である。
オード１が製造される。なお、図３はツェナーダイオー
ド１の平面図であり、図２は図３のＡ−Ａ断面である。
【００２７】図３で明らかなように、アノード取り出し
領域１３の表面積Ｓ１は、埋め込みアノード領域１１の
表面積Ｓ２より大きい。
領域１３の表面積Ｓ１は、埋め込みアノード領域１１の
表面積Ｓ２より大きい。
【００２８】このように、ツェナーダイオード１におい
ては、ｎ++型のカソード領域１４を形成する前に、ｐ++
型の埋め込みアノード領域１１を基板内に形成する。そ
の上に、第２エピタキシャル層９を形成した後、ｎ++型
のカソード領域１４を形成している。本実施例における
不純物濃度を図４に示す。図４と図７を比較すれば明ら
かなように、界面ｍ（基板表面より２μｍ付近）におけ
る不純物濃度は従来例より、高くなっている。このよう
に、ｐ++型の埋め込みアノード領域１１のうち不純物濃
度の高い部分で、ｎ++型のカソード領域１４とｐ++型の
埋め込みアノード領域１１とが接する。これにより、高
濃度ｐｎ接合面ｍを基板内に形成することができる。
ては、ｎ++型のカソード領域１４を形成する前に、ｐ++
型の埋め込みアノード領域１１を基板内に形成する。そ
の上に、第２エピタキシャル層９を形成した後、ｎ++型
のカソード領域１４を形成している。本実施例における
不純物濃度を図４に示す。図４と図７を比較すれば明ら
かなように、界面ｍ（基板表面より２μｍ付近）におけ
る不純物濃度は従来例より、高くなっている。このよう
に、ｐ++型の埋め込みアノード領域１１のうち不純物濃
度の高い部分で、ｎ++型のカソード領域１４とｐ++型の
埋め込みアノード領域１１とが接する。これにより、高
濃度ｐｎ接合面ｍを基板内に形成することができる。
【００２９】このように高濃度ｐｎ接合面が形成される
ので、降伏電圧を低くすることができる（約５．０〜
５．３Ｖ程度）。この降伏電圧領域では、ツェナー降伏
とアバランシェ降伏がほぼ同じ影響を受ける。したがっ
て、ツェナー降伏とアバランシェ降伏の温度特性係数が
相殺し、全体として温度特性係数がほぼ０となる。これ
により温度の変動によって降伏電圧が変動することな
く、回路設計の自由度が向上する。
ので、降伏電圧を低くすることができる（約５．０〜
５．３Ｖ程度）。この降伏電圧領域では、ツェナー降伏
とアバランシェ降伏がほぼ同じ影響を受ける。したがっ
て、ツェナー降伏とアバランシェ降伏の温度特性係数が
相殺し、全体として温度特性係数がほぼ０となる。これ
により温度の変動によって降伏電圧が変動することな
く、回路設計の自由度が向上する。
【００３０】なお、本実施例においては、カソード領域
１４の底面が、第１エピタキシャル層８と第２エピタキ
シャル層９との界面ｎ近傍に形成されている。すなわ
ち、カソード領域１４と埋め込みアノード領域１１で形
成される高濃度ｐｎ接合面ｍが界面ｎ近傍に形成され
る。これにより、より高濃度ｐｎ接合面を基板内に形成
することができる。
１４の底面が、第１エピタキシャル層８と第２エピタキ
シャル層９との界面ｎ近傍に形成されている。すなわ
ち、カソード領域１４と埋め込みアノード領域１１で形
成される高濃度ｐｎ接合面ｍが界面ｎ近傍に形成され
る。これにより、より高濃度ｐｎ接合面を基板内に形成
することができる。
【００３１】また、本実施例においては、半導体基板内
にツェナーダイオードのみを形成した状態で説明した
が、上記ツェナーダイオードを含む半導体装置として構
成してもよい。
にツェナーダイオードのみを形成した状態で説明した
が、上記ツェナーダイオードを含む半導体装置として構
成してもよい。
【００３２】なお、本実施例においては、ｎ++型の領域
が、第１導電型高濃度不純物が添加されている領域であ
り、ｐ++型の領域が第２導電型の高濃度不純物が添加さ
れている領域である。
が、第１導電型高濃度不純物が添加されている領域であ
り、ｐ++型の領域が第２導電型の高濃度不純物が添加さ
れている領域である。
【００３３】
【発明の効果】請求項１にかかる高濃度ｐｎ接合面を有
する半導体装置の製造方法においては、半導体基板の第
１導電型領域表面の一部に、第２導電型高濃度不純物領
域を形成した後、前記上部エピタキシャル層を形成し、
前記第２導電型高濃度不純物領域内に高濃度ｐｎ接合面
が形成されるように、前記第２導電型高濃度不純物領域
より浅い深さで第１導電型高濃度不純物領域を形成して
いる。
する半導体装置の製造方法においては、半導体基板の第
１導電型領域表面の一部に、第２導電型高濃度不純物領
域を形成した後、前記上部エピタキシャル層を形成し、
前記第２導電型高濃度不純物領域内に高濃度ｐｎ接合面
が形成されるように、前記第２導電型高濃度不純物領域
より浅い深さで第１導電型高濃度不純物領域を形成して
いる。
【００３４】すなわち、前記第２導電型高濃度不純物領
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、より高濃度のｐｎ接合面を半
導体基板内に有する半導体装置の製造方法を提供するこ
とができる。
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接する。これにより、より高濃度のｐｎ接合面を半
導体基板内に有する半導体装置の製造方法を提供するこ
とができる。
【００３５】請求項２または請求項３にかかる高濃度ｐ
ｎ接合面を有する半導体装置の製造方法においては、前
記第２導電型高濃度不純物領域を形成した後、前記上部
エピタキシャル層を形成する。また、この第２導電型高
濃度不純物領域より浅い深さで、かつ大きな表面積を持
つ第２導電型不純物領域を形成する。この前記第２導電
型不純物領域内に、前記第２導電型高濃度不純物領域と
の間で、高濃度ｐｎ接合面が形成されるように、前記第
２導電型不純物領域より浅い深さで第１導電型高濃度不
純物領域を形成する。
ｎ接合面を有する半導体装置の製造方法においては、前
記第２導電型高濃度不純物領域を形成した後、前記上部
エピタキシャル層を形成する。また、この第２導電型高
濃度不純物領域より浅い深さで、かつ大きな表面積を持
つ第２導電型不純物領域を形成する。この前記第２導電
型不純物領域内に、前記第２導電型高濃度不純物領域と
の間で、高濃度ｐｎ接合面が形成されるように、前記第
２導電型不純物領域より浅い深さで第１導電型高濃度不
純物領域を形成する。
【００３６】すなわち、前記第２導電型高濃度不純物領
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接するので、高濃度ｐｎ接合面を基板内に形成する
ことができる。これにより、より高濃度のｐｎ接合面を
半導体基板内に有する半導体装置の製造方法を提供する
ことができる。
域を、基板内に形成したのち、その上に前記上部エピタ
キシャル層を形成し、前記第１導電型高濃度不純物領域
を形成している。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度の高い部分で、前記第２導電
型高濃度不純物領域と前記第１導電型高濃度不純物領域
とが接するので、高濃度ｐｎ接合面を基板内に形成する
ことができる。これにより、より高濃度のｐｎ接合面を
半導体基板内に有する半導体装置の製造方法を提供する
ことができる。
【００３７】請求項４の高濃度ｐｎ接合面を有する半導
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にある。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度がより濃い部分で、前記第１
導電型高濃度不純物領域と接する。これにより、より高
濃度のｐｎ接合面を半導体基板内に有するツェナーダイ
オードの製造方法を提供することができる。
体装置の製造方法においては、前記カソード領域の底面
が、前記第１導電型領域と前記上部エピタキシャル層の
界面近傍にある。したがって、前記第２導電型高濃度不
純物領域のうち不純物濃度がより濃い部分で、前記第１
導電型高濃度不純物領域と接する。これにより、より高
濃度のｐｎ接合面を半導体基板内に有するツェナーダイ
オードの製造方法を提供することができる。
【図１】本発明にかかるツェナーダイオード１の製造方
法を示す工程図である。
法を示す工程図である。
【図２】本発明にかかる半導体装置の製造方法にて製造
したツェナーダイオード１の要部断面図である。
したツェナーダイオード１の要部断面図である。
【図３】本発明にかかる半導体装置の製造方法にて製造
したツェナーダイオード１の平面図である。
したツェナーダイオード１の平面図である。
【図４】ツェナーダイオード１における拡散深さと不純
物濃度との関係を示す図である。
物濃度との関係を示す図である。
【図５】従来のツェナーダイオード４１の要部断面図で
ある。
ある。
【図６】従来のツェナーダイオード４１を示す平面図で
ある。
ある。
【図７】ツェナーダイオード４１における拡散深さと不
純物濃度との関係を示す図である。
純物濃度との関係を示す図である。
２・・・・・・・・半導体基板 ９・・・・・・・・第２エピタキシャル層（上部エピタ
キシャル層） １１・・・・・・・埋め込みアノード領域 １３・・・・・・・アノード取り出し領域 １４・・・・・・・カソード領域 ｍ・・・・・・・・高濃度ｐｎ接合面
キシャル層） １１・・・・・・・埋め込みアノード領域 １３・・・・・・・アノード取り出し領域 １４・・・・・・・カソード領域 ｍ・・・・・・・・高濃度ｐｎ接合面
Claims (4)
- 【請求項１】半導体基板内に高濃度ｐｎ接合面を有する
半導体装置の製造方法であって、 半導体基板の第１導電型領域表面の一部に、第２導電型
高濃度不純物領域を形成し、 前記第１導電型領域および前記第２導電型高濃度不純物
領域上に、上部エピタキシャル層を形成し、 前記第２導電型高濃度不純物領域内に高濃度ｐｎ接合面
が形成されるように、前記第２導電型高濃度不純物領域
より浅い深さで第１導電型高濃度不純物領域を形成する
こと、 を特徴とする高濃度ｐｎ接合面を有する半導体装置の製
造方法。 - 【請求項２】半導体基板の第１導電型領域表面の一部
に、第２導電型高濃度不純物領域を形成する第２導電型
高濃度不純物領域形成ステップ、 前記第１導電型領域および前記第２導電型高濃度不純物
領域上に、上部エピタキシャル層を形成するエピタキシ
ャル成長ステップ、 前記第２導電型高濃度不純物領域より浅い深さで、かつ
大きな表面積を持つ第２導電型不純物領域を形成する第
２導電型不純物領域形成ステップ、 前記第２導電型不純物領域内に、第１導電型高濃度不純
物領域を形成するステップであって、前記第２導電型高
濃度不純物領域との間で、高濃度ｐｎ接合面が形成され
るように、前記第２導電型不純物領域より浅い深さで第
１導電型高濃度不純物領域を形成する第１導電型高濃度
不純物領域形成ステップ、 を備えたことを特徴とする高濃度ｐｎ接合面を有する半
導体装置の製造方法。 - 【請求項３】請求項２の高濃度ｐｎ接合面を有する半導
体装置の製造方法において、 前記第１導電型高濃度不純物領域は、カソード領域であ
り、 前記第２導電型高濃度不純物領域は、アノード領域であ
り、 前記半導体基板内に高濃度ｐｎ接合面を有する半導体装
置は、ツェナーダイオードであること、 を特徴とする高濃度ｐｎ接合面を有する半導体装置の製
造方法。 - 【請求項４】請求項３の高濃度ｐｎ接合面を有する半導
体装置の製造方法において、 前記カソード領域の底面が、前記第１導電型領域と前記
上部エピタキシャル層の界面近傍にあること、 を特徴とする高濃度ｐｎ接合面を有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133894A JP3144527B2 (ja) | 1994-05-25 | 1994-05-25 | 高濃度ｐｎ接合面を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133894A JP3144527B2 (ja) | 1994-05-25 | 1994-05-25 | 高濃度ｐｎ接合面を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321347A true JPH07321347A (ja) | 1995-12-08 |
| JP3144527B2 JP3144527B2 (ja) | 2001-03-12 |
Family
ID=14558673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133894A Expired - Fee Related JP3144527B2 (ja) | 1994-05-25 | 1994-05-25 | 高濃度ｐｎ接合面を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144527B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095826A (ja) * | 2005-09-27 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| WO2015063574A1 (en) | 2013-10-31 | 2015-05-07 | Toyota Jidosha Kabushiki Kaisha | Zener diode |
| CN116995102A (zh) * | 2023-09-26 | 2023-11-03 | 成都翌创微电子有限公司 | 一种低温漂齐纳器件及其制造方法 |
-
1994
- 1994-05-25 JP JP11133894A patent/JP3144527B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095826A (ja) * | 2005-09-27 | 2007-04-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| WO2015063574A1 (en) | 2013-10-31 | 2015-05-07 | Toyota Jidosha Kabushiki Kaisha | Zener diode |
| US10002974B2 (en) | 2013-10-31 | 2018-06-19 | Toyota Jidosha Kabushiki Kaisha | Zener diode |
| CN116995102A (zh) * | 2023-09-26 | 2023-11-03 | 成都翌创微电子有限公司 | 一种低温漂齐纳器件及其制造方法 |
| CN116995102B (zh) * | 2023-09-26 | 2023-12-08 | 成都翌创微电子有限公司 | 一种低温漂齐纳器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3144527B2 (ja) | 2001-03-12 |
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