JP2001148484A - アノードコモンツェナーダイオード - Google Patents
アノードコモンツェナーダイオードInfo
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- JP2001148484A JP2001148484A JP33090299A JP33090299A JP2001148484A JP 2001148484 A JP2001148484 A JP 2001148484A JP 33090299 A JP33090299 A JP 33090299A JP 33090299 A JP33090299 A JP 33090299A JP 2001148484 A JP2001148484 A JP 2001148484A
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- semiconductor substrate
- zener diode
- epitaxial growth
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- Pending
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- Bipolar Integrated Circuits (AREA)
Abstract
と共に、n形の製造ラインでも容易に製造することがで
きる構造のアノードコモンツェナーダイオードを提供す
る。 【解決手段】 p形(p+ 形)半導体基板1上にn形
(n- 形)のエピタキシャル成長層2が設けられてい
る。そして、そのエピタキシャル成長層2に表面から前
記半導体基板1に達するようにp形(p+ 形)分離領域
3、4が拡散により形成されている。そして、このp形
分離領域3、4により前記n形のエピタキシャル成長層
2が分離されて2個以上のn形(n- 形)領域21、2
2が形成されている。その2個以上のn形領域21、2
2のそれぞれの表面に絶縁膜5が設けられると共に、そ
の絶縁膜5にコンタクトホールが形成されてn側電極6
が、前記半導体基板1の裏面にp側電極7がそれぞれ設
けられている。
Description
ツェナーダイオードがアノードを共通にして内蔵される
アノードコモンツェナーダイオードに関する。さらに詳
しくは、同じチップ面積に対してpn接合面積を大きく
できると共に、n形製造ラインにおいてもアノードコモ
ンのツェナーダイオードを製造し得る構造のツェナーダ
イオードに関する。
ドは、図2(a)に示されるような構造になっている。
すなわち、p+ 形半導体基板31上にp形半導体層をエ
ピタキシャル成長して、そのエピタキシャル成長層32
にn形不純物を拡散し、n+ 形領域33、34を1μm
程度の深さに形成する。そして、そのn+ 形領域33、
34にそれぞれ図示しないn側電極を設け、p+ 形半導
体基板31の裏面に図示しないp側電極を設け、ウェハ
から各チップに分割することにより、図2(a)に示さ
れるように、半導体基板31を共通のアノードとして、
ツェナーダイオードD1、D2が並列に接続されたアノ
ードコモンツェナーダイオードが製造される。このアノ
ードコモンツェナーダイオードを等価回路で表すと、図
2(b)に示されるようになる。なお、図2(a)にお
いて、36はpn接合に形成される空乏層である。
ツェナーダイオードは、前述のように、p形半導体基板
31にp形半導体層32をエピタキシャル成長し、その
p形半導体層32にn形不純物を拡散してn+ 形領域3
3、34を形成することにより、n+ 形領域33、34
とp形半導体層32との接合であるpn接合を利用して
いる。そして、ツェナーダイオードの特性であるブレー
クダウン電圧は、n+ 形領域33、34の拡散深さおよ
びエピタキシャル成長層32の不純物濃度により所望の
値になるように作り込まれている。
ナーダイオードは、n+ 形領域33、34の拡散深さ
は、前述のブレークダウン電圧に影響することもあり、
その深さが1μm程度の浅い拡散領域となっている。そ
のため、pn接合の面積は、殆ど底面側の面積だけで、
側面のpn接合の面積をそれ程大きくすることができな
い。その結果、同じチップ面積に対してpn接合の面積
を大きくすることができず、逆方向電圧に対する耐量を
大きくすることができないという問題がある。
形半導体基板が用いられ、n形不純物を拡散する製造ラ
イン、すなわちp形ラインによる製造ラインでないと製
造することができない。そのため、通常はn形ライン
(n形基板を用いp形不純物をドーピングするライン)
を使用している製造設備を使用してアノードコモンツェ
ナーダイオードを製造しようとしても、製造ラインを変
更しなければならないという問題がある。
になされたもので、pn接合面積を大きくして耐量を大
きくすると共に、n形の製造ラインでも容易に製造する
ことができる構造のアノードコモンツェナーダイオード
を提供することを目的とする。
モンツェナーダイオードは、p形半導体基板と、該半導
体基板上に設けられるn形エピタキシャル成長層と、該
エピタキシャル成長層に表面から前記半導体基板に達す
るように拡散されるp形分離領域と、前記p形分離領域
により前記n形エピタキシャル成長層が分離されて形成
される2個以上のn形領域と、該2個以上のn形領域の
それぞれの表面に設けられるn側電極と、前記半導体基
板の裏面に設けられるp側電極とからなっている。
n形エピタキシャル成長層とp形半導体基板との接合
面、およびn形エピタキシャル成長層と該成長層に形成
されたp形分離領域との接合面により形成される。この
場合、エピタキシャル成長層を厚く形成することができ
るため、同じチップ面積に対してpn接合面積を大きく
することができ、耐量を大きくすることができる。さら
に、p形不純物を拡散することにより素子を形成するn
形ラインを使用して製造することができるため、他の種
類の半導体装置と共にn形ラインで製造することができ
る。
明のアノードコモンツェナーダイオードについて、説明
をする。
ドは、図1にその一実施形態の断面説明図が示されるよ
うに、p形(p+ 形)半導体基板1上にn形(n- 形)
のエピタキシャル成長層2が設けられている。そして、
そのエピタキシャル成長層2に表面から前記半導体基板
1に達するようにp形(p+ 形)分離領域3、4が拡散
により形成されている。そして、このp形分離領域3、
4により前記n形のエピタキシャル成長層2が分離され
て2個以上のn形(n- 形)領域21、22が形成され
ている。その2個以上のn形領域21、22のそれぞれ
の表面に絶縁膜5が設けられると共に、その絶縁膜5に
コンタクトホールが形成されてn側電極7が、前記半導
体基板1の裏面にp側電極8がそれぞれ設けられてい
る。
い、たとえばp+ 形のシリコン半導体基板が用いられ
る。n形のエピタキシャル成長層2は、たとえばリン
(P)などの不純物をドーピングしながら、半導体基板
1の表面にエピタキシャル成長されたn- 形の層で、た
とえば10μm程度の厚さに形成される。このn- 形の
エピタキシャル成長層2は、その不純物濃度が調整され
ることにより、ブレークダウンする電圧が設定されてい
る。この不純物濃度は、n- 形半導体層をエピタキシャ
ル成長する際に、一定量の不純物を導入することにより
一定濃度にドーピングされるため、厚い層でも、均一な
不純物濃度の層とすることができる。
長層2の表面に図示しないマスクを形成し、ボロン
(B)などの不純物を高不純物濃度になるように拡散す
ることにより形成されている。たとえば、前述のドーパ
ントをイオン注入により、エピタキシャル成長層2内に
導入し、アニール処理をすることにより、半導体基板1
まで達するように拡散し、n形のエピタキシャル成長層
2が分離されてn形領域21、22となる。
などによりSiO2 などの絶縁膜5を形成し、電極のオ
ーミックコンタクト特性を向上させるため、リン(P)
などのn形不純物を拡散して高不純物濃度領域21a、
22bを形成し、その上にn側電極7を真空蒸着などに
より成膜してパターニングすることにより、また、半導
体基板の裏面に全面真空蒸着などによりp側電極8を形
成し、p形分離領域4の部分でチップ化することにより
図1に示される2個のツェナーダイオードを内蔵したア
ノードコモンツェナーダイオードのチップが形成され
る。
ドによれば、半導体基板上に成長するエピタキシャル成
長層がn形層であるため、このエピタキシャル成長層と
p形の半導体基板および分離領域との間でpn接合を形
成することができる。その結果、厚く形成されるエピタ
キシャル成長層の厚さの全体をpn接合部として利用す
ることができ、pn接合部の面積を増大させることがで
きる。この構造では、n形領域21、22の不純物濃度
がp形半導体基板1より薄いため、pn接合部による空
乏層6は図1に示されるように、n形領域21、22側
に形成される。また、前述のpn接合部の面積を大きく
することができることにより、サージなどに対する耐量
を大きくすることができる。しかも、ツェナーダイオー
ドのブレークダウンなどの特性は、エピタキシャル成長
層の不純物濃度により決定されるが、そのエピタキシャ
ル成長層の不純物濃度は、コントロールしやすく、所望
の特性が得られるように、厚さの全体に亘って一定の不
純物濃度に形成することができる。
造しながら、n形エピタキシャル成長層を成長し、p形
不純物を拡散することにより形成する構造になっている
ため、n形半導体基板を用いるn形ラインにより製造す
ることができる。その結果、アノードコモンの半導体装
置を製造するため、わざわざp形ラインの設備を準備し
なくても製造することができる。
ップに2個並列に形成された構造であったが、2個に限
らず、3個以上のツェナーダイオードを、アノードを共
通にして形成することもできる。
ーダイオードをn形エピタキシャル成長層を利用して形
成しているため、pn接合部の面積を大きく形成するこ
とができる。その結果、サージなどに対する破壊耐量を
大幅に向上することができる。しかも、p形不純物の拡
散により形成することができるため、アノードコモンで
ありながら、n形の製造ラインを用いて製造することが
でき、従来n形ラインを用いてツェナーダイオードを製
造している場合でも、そのままの製造設備により製造す
ることができる。
態の断面説明図である。
説明図である。
Claims (1)
- 【請求項1】 p形半導体基板と、該半導体基板上に設
けられるn形エピタキシャル成長層と、該エピタキシャ
ル成長層に表面から前記半導体基板に達するように拡散
されるp形分離領域と、前記p形分離領域により前記n
形エピタキシャル成長層が分離されて形成される2個以
上のn形領域と、該2個以上のn形領域のそれぞれの表
面に設けられるn側電極と、前記半導体基板の裏面に設
けられるp側電極とからなるアノードコモンツェナーダ
イオード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33090299A JP2001148484A (ja) | 1999-11-22 | 1999-11-22 | アノードコモンツェナーダイオード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33090299A JP2001148484A (ja) | 1999-11-22 | 1999-11-22 | アノードコモンツェナーダイオード |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001148484A true JP2001148484A (ja) | 2001-05-29 |
Family
ID=18237780
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33090299A Pending JP2001148484A (ja) | 1999-11-22 | 1999-11-22 | アノードコモンツェナーダイオード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001148484A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100617866B1 (ko) * | 2005-07-29 | 2006-08-28 | 엘지전자 주식회사 | 제너 다이오드 제조 및 패키징 방법 |
Citations (7)
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-
1999
- 1999-11-22 JP JP33090299A patent/JP2001148484A/ja active Pending
Patent Citations (7)
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