JP2001148484A - アノードコモンツェナーダイオード - Google Patents
アノードコモンツェナーダイオードInfo
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- JP2001148484A JP2001148484A JP33090299A JP33090299A JP2001148484A JP 2001148484 A JP2001148484 A JP 2001148484A JP 33090299 A JP33090299 A JP 33090299A JP 33090299 A JP33090299 A JP 33090299A JP 2001148484 A JP2001148484 A JP 2001148484A
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- Japan
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- semiconductor substrate
- zener diode
- epitaxial growth
- growth layer
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Abstract
(57)【要約】
【課題】 ｐｎ接合面積を大きくして耐量を大きくする
と共に、ｎ形の製造ラインでも容易に製造することがで
きる構造のアノードコモンツェナーダイオードを提供す
る。 【解決手段】 ｐ形（ｐ+ 形）半導体基板１上にｎ形
（ｎ- 形）のエピタキシャル成長層２が設けられてい
る。そして、そのエピタキシャル成長層２に表面から前
記半導体基板１に達するようにｐ形（ｐ+ 形）分離領域
３、４が拡散により形成されている。そして、このｐ形
分離領域３、４により前記ｎ形のエピタキシャル成長層
２が分離されて２個以上のｎ形（ｎ- 形）領域２１、２
２が形成されている。その２個以上のｎ形領域２１、２
２のそれぞれの表面に絶縁膜５が設けられると共に、そ
の絶縁膜５にコンタクトホールが形成されてｎ側電極６
が、前記半導体基板１の裏面にｐ側電極７がそれぞれ設
けられている。
と共に、ｎ形の製造ラインでも容易に製造することがで
きる構造のアノードコモンツェナーダイオードを提供す
る。 【解決手段】 ｐ形（ｐ+ 形）半導体基板１上にｎ形
（ｎ- 形）のエピタキシャル成長層２が設けられてい
る。そして、そのエピタキシャル成長層２に表面から前
記半導体基板１に達するようにｐ形（ｐ+ 形）分離領域
３、４が拡散により形成されている。そして、このｐ形
分離領域３、４により前記ｎ形のエピタキシャル成長層
２が分離されて２個以上のｎ形（ｎ- 形）領域２１、２
２が形成されている。その２個以上のｎ形領域２１、２
２のそれぞれの表面に絶縁膜５が設けられると共に、そ
の絶縁膜５にコンタクトホールが形成されてｎ側電極６
が、前記半導体基板１の裏面にｐ側電極７がそれぞれ設
けられている。
Description
【０００１】
【発明の属する技術分野】本発明は１チップに複数個の
ツェナーダイオードがアノードを共通にして内蔵される
アノードコモンツェナーダイオードに関する。さらに詳
しくは、同じチップ面積に対してｐｎ接合面積を大きく
できると共に、ｎ形製造ラインにおいてもアノードコモ
ンのツェナーダイオードを製造し得る構造のツェナーダ
イオードに関する。
ツェナーダイオードがアノードを共通にして内蔵される
アノードコモンツェナーダイオードに関する。さらに詳
しくは、同じチップ面積に対してｐｎ接合面積を大きく
できると共に、ｎ形製造ラインにおいてもアノードコモ
ンのツェナーダイオードを製造し得る構造のツェナーダ
イオードに関する。
【０００２】
【従来の技術】従来のアノードコモンツェナーダイオー
ドは、図２（ａ）に示されるような構造になっている。
すなわち、ｐ+ 形半導体基板３１上にｐ形半導体層をエ
ピタキシャル成長して、そのエピタキシャル成長層３２
にｎ形不純物を拡散し、ｎ+ 形領域３３、３４を１μｍ
程度の深さに形成する。そして、そのｎ+ 形領域３３、
３４にそれぞれ図示しないｎ側電極を設け、ｐ+ 形半導
体基板３１の裏面に図示しないｐ側電極を設け、ウェハ
から各チップに分割することにより、図２（ａ）に示さ
れるように、半導体基板３１を共通のアノードとして、
ツェナーダイオードＤ１、Ｄ２が並列に接続されたアノ
ードコモンツェナーダイオードが製造される。このアノ
ードコモンツェナーダイオードを等価回路で表すと、図
２（ｂ）に示されるようになる。なお、図２（ａ）にお
いて、３６はｐｎ接合に形成される空乏層である。
ドは、図２（ａ）に示されるような構造になっている。
すなわち、ｐ+ 形半導体基板３１上にｐ形半導体層をエ
ピタキシャル成長して、そのエピタキシャル成長層３２
にｎ形不純物を拡散し、ｎ+ 形領域３３、３４を１μｍ
程度の深さに形成する。そして、そのｎ+ 形領域３３、
３４にそれぞれ図示しないｎ側電極を設け、ｐ+ 形半導
体基板３１の裏面に図示しないｐ側電極を設け、ウェハ
から各チップに分割することにより、図２（ａ）に示さ
れるように、半導体基板３１を共通のアノードとして、
ツェナーダイオードＤ１、Ｄ２が並列に接続されたアノ
ードコモンツェナーダイオードが製造される。このアノ
ードコモンツェナーダイオードを等価回路で表すと、図
２（ｂ）に示されるようになる。なお、図２（ａ）にお
いて、３６はｐｎ接合に形成される空乏層である。
【０００３】
【発明が解決しようとする課題】従来のアノードコモン
ツェナーダイオードは、前述のように、ｐ形半導体基板
３１にｐ形半導体層３２をエピタキシャル成長し、その
ｐ形半導体層３２にｎ形不純物を拡散してｎ+ 形領域３
３、３４を形成することにより、ｎ+ 形領域３３、３４
とｐ形半導体層３２との接合であるｐｎ接合を利用して
いる。そして、ツェナーダイオードの特性であるブレー
クダウン電圧は、ｎ+ 形領域３３、３４の拡散深さおよ
びエピタキシャル成長層３２の不純物濃度により所望の
値になるように作り込まれている。
ツェナーダイオードは、前述のように、ｐ形半導体基板
３１にｐ形半導体層３２をエピタキシャル成長し、その
ｐ形半導体層３２にｎ形不純物を拡散してｎ+ 形領域３
３、３４を形成することにより、ｎ+ 形領域３３、３４
とｐ形半導体層３２との接合であるｐｎ接合を利用して
いる。そして、ツェナーダイオードの特性であるブレー
クダウン電圧は、ｎ+ 形領域３３、３４の拡散深さおよ
びエピタキシャル成長層３２の不純物濃度により所望の
値になるように作り込まれている。
【０００４】しかし、従来の構造のアノードコモンツェ
ナーダイオードは、ｎ+ 形領域３３、３４の拡散深さ
は、前述のブレークダウン電圧に影響することもあり、
その深さが１μｍ程度の浅い拡散領域となっている。そ
のため、ｐｎ接合の面積は、殆ど底面側の面積だけで、
側面のｐｎ接合の面積をそれ程大きくすることができな
い。その結果、同じチップ面積に対してｐｎ接合の面積
を大きくすることができず、逆方向電圧に対する耐量を
大きくすることができないという問題がある。
ナーダイオードは、ｎ+ 形領域３３、３４の拡散深さ
は、前述のブレークダウン電圧に影響することもあり、
その深さが１μｍ程度の浅い拡散領域となっている。そ
のため、ｐｎ接合の面積は、殆ど底面側の面積だけで、
側面のｐｎ接合の面積をそれ程大きくすることができな
い。その結果、同じチップ面積に対してｐｎ接合の面積
を大きくすることができず、逆方向電圧に対する耐量を
大きくすることができないという問題がある。
【０００５】さらに、アノードをコモンとするため、ｐ
形半導体基板が用いられ、ｎ形不純物を拡散する製造ラ
イン、すなわちｐ形ラインによる製造ラインでないと製
造することができない。そのため、通常はｎ形ライン
（ｎ形基板を用いｐ形不純物をドーピングするライン）
を使用している製造設備を使用してアノードコモンツェ
ナーダイオードを製造しようとしても、製造ラインを変
更しなければならないという問題がある。
形半導体基板が用いられ、ｎ形不純物を拡散する製造ラ
イン、すなわちｐ形ラインによる製造ラインでないと製
造することができない。そのため、通常はｎ形ライン
（ｎ形基板を用いｐ形不純物をドーピングするライン）
を使用している製造設備を使用してアノードコモンツェ
ナーダイオードを製造しようとしても、製造ラインを変
更しなければならないという問題がある。
【０００６】本発明は、このような問題を解決するため
になされたもので、ｐｎ接合面積を大きくして耐量を大
きくすると共に、ｎ形の製造ラインでも容易に製造する
ことができる構造のアノードコモンツェナーダイオード
を提供することを目的とする。
になされたもので、ｐｎ接合面積を大きくして耐量を大
きくすると共に、ｎ形の製造ラインでも容易に製造する
ことができる構造のアノードコモンツェナーダイオード
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明によるアノードコ
モンツェナーダイオードは、ｐ形半導体基板と、該半導
体基板上に設けられるｎ形エピタキシャル成長層と、該
エピタキシャル成長層に表面から前記半導体基板に達す
るように拡散されるｐ形分離領域と、前記ｐ形分離領域
により前記ｎ形エピタキシャル成長層が分離されて形成
される２個以上のｎ形領域と、該２個以上のｎ形領域の
それぞれの表面に設けられるｎ側電極と、前記半導体基
板の裏面に設けられるｐ側電極とからなっている。
モンツェナーダイオードは、ｐ形半導体基板と、該半導
体基板上に設けられるｎ形エピタキシャル成長層と、該
エピタキシャル成長層に表面から前記半導体基板に達す
るように拡散されるｐ形分離領域と、前記ｐ形分離領域
により前記ｎ形エピタキシャル成長層が分離されて形成
される２個以上のｎ形領域と、該２個以上のｎ形領域の
それぞれの表面に設けられるｎ側電極と、前記半導体基
板の裏面に設けられるｐ側電極とからなっている。
【０００８】この構造にすることにより、ｐｎ接合が、
ｎ形エピタキシャル成長層とｐ形半導体基板との接合
面、およびｎ形エピタキシャル成長層と該成長層に形成
されたｐ形分離領域との接合面により形成される。この
場合、エピタキシャル成長層を厚く形成することができ
るため、同じチップ面積に対してｐｎ接合面積を大きく
することができ、耐量を大きくすることができる。さら
に、ｐ形不純物を拡散することにより素子を形成するｎ
形ラインを使用して製造することができるため、他の種
類の半導体装置と共にｎ形ラインで製造することができ
る。
ｎ形エピタキシャル成長層とｐ形半導体基板との接合
面、およびｎ形エピタキシャル成長層と該成長層に形成
されたｐ形分離領域との接合面により形成される。この
場合、エピタキシャル成長層を厚く形成することができ
るため、同じチップ面積に対してｐｎ接合面積を大きく
することができ、耐量を大きくすることができる。さら
に、ｐ形不純物を拡散することにより素子を形成するｎ
形ラインを使用して製造することができるため、他の種
類の半導体装置と共にｎ形ラインで製造することができ
る。
【０００９】
【発明の実施の形態】つぎに、図面を参照しながら本発
明のアノードコモンツェナーダイオードについて、説明
をする。
明のアノードコモンツェナーダイオードについて、説明
をする。
【００１０】本発明のアノードコモンツェナーダイオー
ドは、図１にその一実施形態の断面説明図が示されるよ
うに、ｐ形（ｐ+ 形）半導体基板１上にｎ形（ｎ- 形）
のエピタキシャル成長層２が設けられている。そして、
そのエピタキシャル成長層２に表面から前記半導体基板
１に達するようにｐ形（ｐ+ 形）分離領域３、４が拡散
により形成されている。そして、このｐ形分離領域３、
４により前記ｎ形のエピタキシャル成長層２が分離され
て２個以上のｎ形（ｎ- 形）領域２１、２２が形成され
ている。その２個以上のｎ形領域２１、２２のそれぞれ
の表面に絶縁膜５が設けられると共に、その絶縁膜５に
コンタクトホールが形成されてｎ側電極７が、前記半導
体基板１の裏面にｐ側電極８がそれぞれ設けられてい
る。
ドは、図１にその一実施形態の断面説明図が示されるよ
うに、ｐ形（ｐ+ 形）半導体基板１上にｎ形（ｎ- 形）
のエピタキシャル成長層２が設けられている。そして、
そのエピタキシャル成長層２に表面から前記半導体基板
１に達するようにｐ形（ｐ+ 形）分離領域３、４が拡散
により形成されている。そして、このｐ形分離領域３、
４により前記ｎ形のエピタキシャル成長層２が分離され
て２個以上のｎ形（ｎ- 形）領域２１、２２が形成され
ている。その２個以上のｎ形領域２１、２２のそれぞれ
の表面に絶縁膜５が設けられると共に、その絶縁膜５に
コンタクトホールが形成されてｎ側電極７が、前記半導
体基板１の裏面にｐ側電極８がそれぞれ設けられてい
る。
【００１１】ｐ形半導体基板１は、不純物濃度が大き
い、たとえばｐ+ 形のシリコン半導体基板が用いられ
る。ｎ形のエピタキシャル成長層２は、たとえばリン
（Ｐ）などの不純物をドーピングしながら、半導体基板
１の表面にエピタキシャル成長されたｎ- 形の層で、た
とえば１０μｍ程度の厚さに形成される。このｎ- 形の
エピタキシャル成長層２は、その不純物濃度が調整され
ることにより、ブレークダウンする電圧が設定されてい
る。この不純物濃度は、ｎ- 形半導体層をエピタキシャ
ル成長する際に、一定量の不純物を導入することにより
一定濃度にドーピングされるため、厚い層でも、均一な
不純物濃度の層とすることができる。
い、たとえばｐ+ 形のシリコン半導体基板が用いられ
る。ｎ形のエピタキシャル成長層２は、たとえばリン
（Ｐ）などの不純物をドーピングしながら、半導体基板
１の表面にエピタキシャル成長されたｎ- 形の層で、た
とえば１０μｍ程度の厚さに形成される。このｎ- 形の
エピタキシャル成長層２は、その不純物濃度が調整され
ることにより、ブレークダウンする電圧が設定されてい
る。この不純物濃度は、ｎ- 形半導体層をエピタキシャ
ル成長する際に、一定量の不純物を導入することにより
一定濃度にドーピングされるため、厚い層でも、均一な
不純物濃度の層とすることができる。
【００１２】ｐ形分離領域３、４は、エピタキシャル成
長層２の表面に図示しないマスクを形成し、ボロン
（Ｂ）などの不純物を高不純物濃度になるように拡散す
ることにより形成されている。たとえば、前述のドーパ
ントをイオン注入により、エピタキシャル成長層２内に
導入し、アニール処理をすることにより、半導体基板１
まで達するように拡散し、ｎ形のエピタキシャル成長層
２が分離されてｎ形領域２１、２２となる。
長層２の表面に図示しないマスクを形成し、ボロン
（Ｂ）などの不純物を高不純物濃度になるように拡散す
ることにより形成されている。たとえば、前述のドーパ
ントをイオン注入により、エピタキシャル成長層２内に
導入し、アニール処理をすることにより、半導体基板１
まで達するように拡散し、ｎ形のエピタキシャル成長層
２が分離されてｎ形領域２１、２２となる。
【００１３】ｎ形領域２１、２２の表面には、ＣＶＤ法
などによりＳｉＯ2 などの絶縁膜５を形成し、電極のオ
ーミックコンタクト特性を向上させるため、リン（Ｐ）
などのｎ形不純物を拡散して高不純物濃度領域２１ａ、
２２ｂを形成し、その上にｎ側電極７を真空蒸着などに
より成膜してパターニングすることにより、また、半導
体基板の裏面に全面真空蒸着などによりｐ側電極８を形
成し、ｐ形分離領域４の部分でチップ化することにより
図１に示される２個のツェナーダイオードを内蔵したア
ノードコモンツェナーダイオードのチップが形成され
る。
などによりＳｉＯ2 などの絶縁膜５を形成し、電極のオ
ーミックコンタクト特性を向上させるため、リン（Ｐ）
などのｎ形不純物を拡散して高不純物濃度領域２１ａ、
２２ｂを形成し、その上にｎ側電極７を真空蒸着などに
より成膜してパターニングすることにより、また、半導
体基板の裏面に全面真空蒸着などによりｐ側電極８を形
成し、ｐ形分離領域４の部分でチップ化することにより
図１に示される２個のツェナーダイオードを内蔵したア
ノードコモンツェナーダイオードのチップが形成され
る。
【００１４】本発明のアノードコモンツェナーダイオー
ドによれば、半導体基板上に成長するエピタキシャル成
長層がｎ形層であるため、このエピタキシャル成長層と
ｐ形の半導体基板および分離領域との間でｐｎ接合を形
成することができる。その結果、厚く形成されるエピタ
キシャル成長層の厚さの全体をｐｎ接合部として利用す
ることができ、ｐｎ接合部の面積を増大させることがで
きる。この構造では、ｎ形領域２１、２２の不純物濃度
がｐ形半導体基板１より薄いため、ｐｎ接合部による空
乏層６は図１に示されるように、ｎ形領域２１、２２側
に形成される。また、前述のｐｎ接合部の面積を大きく
することができることにより、サージなどに対する耐量
を大きくすることができる。しかも、ツェナーダイオー
ドのブレークダウンなどの特性は、エピタキシャル成長
層の不純物濃度により決定されるが、そのエピタキシャ
ル成長層の不純物濃度は、コントロールしやすく、所望
の特性が得られるように、厚さの全体に亘って一定の不
純物濃度に形成することができる。
ドによれば、半導体基板上に成長するエピタキシャル成
長層がｎ形層であるため、このエピタキシャル成長層と
ｐ形の半導体基板および分離領域との間でｐｎ接合を形
成することができる。その結果、厚く形成されるエピタ
キシャル成長層の厚さの全体をｐｎ接合部として利用す
ることができ、ｐｎ接合部の面積を増大させることがで
きる。この構造では、ｎ形領域２１、２２の不純物濃度
がｐ形半導体基板１より薄いため、ｐｎ接合部による空
乏層６は図１に示されるように、ｎ形領域２１、２２側
に形成される。また、前述のｐｎ接合部の面積を大きく
することができることにより、サージなどに対する耐量
を大きくすることができる。しかも、ツェナーダイオー
ドのブレークダウンなどの特性は、エピタキシャル成長
層の不純物濃度により決定されるが、そのエピタキシャ
ル成長層の不純物濃度は、コントロールしやすく、所望
の特性が得られるように、厚さの全体に亘って一定の不
純物濃度に形成することができる。
【００１５】さらに、アノードコモンの半導体装置を製
造しながら、ｎ形エピタキシャル成長層を成長し、ｐ形
不純物を拡散することにより形成する構造になっている
ため、ｎ形半導体基板を用いるｎ形ラインにより製造す
ることができる。その結果、アノードコモンの半導体装
置を製造するため、わざわざｐ形ラインの設備を準備し
なくても製造することができる。
造しながら、ｎ形エピタキシャル成長層を成長し、ｐ形
不純物を拡散することにより形成する構造になっている
ため、ｎ形半導体基板を用いるｎ形ラインにより製造す
ることができる。その結果、アノードコモンの半導体装
置を製造するため、わざわざｐ形ラインの設備を準備し
なくても製造することができる。
【００１６】前述の例では、ツェナーダイオードが１チ
ップに２個並列に形成された構造であったが、２個に限
らず、３個以上のツェナーダイオードを、アノードを共
通にして形成することもできる。
ップに２個並列に形成された構造であったが、２個に限
らず、３個以上のツェナーダイオードを、アノードを共
通にして形成することもできる。
【００１７】
【発明の効果】本発明によれば、アノードコモンツェナ
ーダイオードをｎ形エピタキシャル成長層を利用して形
成しているため、ｐｎ接合部の面積を大きく形成するこ
とができる。その結果、サージなどに対する破壊耐量を
大幅に向上することができる。しかも、ｐ形不純物の拡
散により形成することができるため、アノードコモンで
ありながら、ｎ形の製造ラインを用いて製造することが
でき、従来ｎ形ラインを用いてツェナーダイオードを製
造している場合でも、そのままの製造設備により製造す
ることができる。
ーダイオードをｎ形エピタキシャル成長層を利用して形
成しているため、ｐｎ接合部の面積を大きく形成するこ
とができる。その結果、サージなどに対する破壊耐量を
大幅に向上することができる。しかも、ｐ形不純物の拡
散により形成することができるため、アノードコモンで
ありながら、ｎ形の製造ラインを用いて製造することが
でき、従来ｎ形ラインを用いてツェナーダイオードを製
造している場合でも、そのままの製造設備により製造す
ることができる。
【図１】本発明のアノードコモンダイオードの一実施形
態の断面説明図である。
態の断面説明図である。
【図２】従来のアノードコモンダイオードの一例の断面
説明図である。
説明図である。
１ ｐ形半導体基板 ２ ｎ形エピタキシャル成長層 ３ ｐ形分離領域 ４ ｐ形分離領域
Claims (1)
- 【請求項１】 ｐ形半導体基板と、該半導体基板上に設
けられるｎ形エピタキシャル成長層と、該エピタキシャ
ル成長層に表面から前記半導体基板に達するように拡散
されるｐ形分離領域と、前記ｐ形分離領域により前記ｎ
形エピタキシャル成長層が分離されて形成される２個以
上のｎ形領域と、該２個以上のｎ形領域のそれぞれの表
面に設けられるｎ側電極と、前記半導体基板の裏面に設
けられるｐ側電極とからなるアノードコモンツェナーダ
イオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33090299A JP2001148484A (ja) | 1999-11-22 | 1999-11-22 | アノードコモンツェナーダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33090299A JP2001148484A (ja) | 1999-11-22 | 1999-11-22 | アノードコモンツェナーダイオード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001148484A true JP2001148484A (ja) | 2001-05-29 |
Family
ID=18237780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33090299A Pending JP2001148484A (ja) | 1999-11-22 | 1999-11-22 | アノードコモンツェナーダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001148484A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100617866B1 (ko) * | 2005-07-29 | 2006-08-28 | 엘지전자 주식회사 | 제너 다이오드 제조 및 패키징 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895856A (ja) * | 1981-12-02 | 1983-06-07 | Matsushita Electronics Corp | 半導体装置 |
| JPS59121882A (ja) * | 1982-12-28 | 1984-07-14 | Toshiba Corp | 半導体装置 |
| JPS6477968A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Semiconductor device |
| JPH0180960U (ja) * | 1987-11-19 | 1989-05-30 | ||
| JPH01143273A (ja) * | 1987-11-30 | 1989-06-05 | Nec Corp | アノード共通ダイオード |
| JPH01262654A (ja) * | 1988-04-14 | 1989-10-19 | Toshiba Corp | 半導体装置 |
| JPH0969636A (ja) * | 1995-08-30 | 1997-03-11 | Fuji Electric Co Ltd | 複合ダイオードチップ及びブリッジ整流器 |
-
1999
- 1999-11-22 JP JP33090299A patent/JP2001148484A/ja active Pending
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