KR101731587B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 상압 에픽택셜에서 특성 구현이 가능하고, 커패시턴스 특성을 개선할 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
일 예로서, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 한 쌍으로 형성된 제 2 도전형의 매립층; 상기 서브스트레이트 및 매립층의 상부에 한 쌍으로 형성된 제 2 도전형의 에피택셜층; 상기 에피택셜층의 표면으로부터 내부를 향하여 한 쌍으로 형성된 제 1 도전형의 웰 영역; 상기 웰 영역의 내주연 및 외주연과, 상기 웰 영역의 사이에 형성된 중앙 영역에서, 상기 에피택셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층 및 제 4 격리층; 상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형으로 형성된 제 1 도전형 영역; 및 상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 형성되고, 상기 제 1 도전형 영역에 인접하게 형성되는 제 2 도전형으로 형성된 제 2 도전형 영역을 포함하는 전압 억제 소자가 개시된다.

Description

과도 전압 억제 소자 및 그 제조 방법 {Transient voltage suppressor and manufacturing method thereof}
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 상압 에픽택셜에서 특성 구현이 가능하고, 커패시턴스 특성을 개선할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 한 쌍으로 형성된 제 2 도전형의 매립층; 상기 서브스트레이트 및 매립층의 상부에 한 쌍으로 형성된 제 2 도전형의 에피택셜층; 상기 에피택셜층의 표면으로부터 내부를 향하여 한 쌍으로 형성된 제 1 도전형의 웰 영역; 상기 웰 영역의 내주연 및 외주연과, 상기 웰 영역의 사이에 형성된 중앙 영역에서, 상기 에피택셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층 및 제 4 격리층; 상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형으로 형성된 제 1 도전형 영역; 및 상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 형성되고, 상기 제 1 도전형 영역에 인접하게 형성되는 제 2 도전형으로 형성된 제 2 도전형 영역을 포함할 수 있다.
여기서, 상기 제 1 격리층은 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성되고, 상기 제 2 격리층 및 제 3 격리층은 상기 중앙 영역에서 상부로부터 상기 에피택셜층으로부터 상기 서브스트레이트까지 연장되어 형성되고, 상기 제 4 격리층은 나머지 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성될 수 있다.
그리고 상기 제 1 내지 제 4 격리층은 트렌치의 내부에 절연재가 충진되어 형성될 수 있다.
또한, 상기 제 1 격리층 및 제 4 격리층의 내측에는 상기 매립층 및 웰 영역이 수직 방향으로 형성될 수 있다.
또한, 상기 제 2 및 제 3 격리층의 내측에는 상기 제 1 도전형 영역 및 제 2 도전형 영역이 상기 중앙 영역을 기준으로 대칭되는 순서로 배치될 수 있다.
또한, 상기 제 2 격리층의 내측에는 상기 제 1 도전형 영역과 제 2 도전형 영역이 맞닿도록 형성될 수 있다.
또한, 상기 제 3 격리층의 내측에는 상기 제 1 도전형 영역의 내부에 상기 제 2 도전형 영역이 형성될 수 있다.
또한, 상기 서브스트레이트의 상면에는 상기 매립층을 포함하는 제 2 도전형의 에피택셜층이 더 형성될 수 있다.
또한, 상기 에피택셜층의 상부에 형성되어, 상기 제 2 격리층 내의 제 1 도전형 영역과 상기 제 3 격리층 내의 제 2 도전형 영역을 전기적으로 연결하는 상부 전극이 더 형성될 수 있다.
더불어, 본 발명에 따른 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트를 준비하는 단계; 상기 서브스트레이트의 상부에 한 쌍으로 제 2 도전형의 매립층을 형성하는 단계; 상기 서브스트레이트 및 매립층의 상부에 한 쌍으로 제 2 도전형의 에피택셜층을 형성하는 단계; 상기 에피택셜층의 표면으로부터 내부를 향하여 한 쌍으로 제 1 도전형의 웰 영역을 형성하는 단계; 상기 웰 영역의 내주연 및 외주연과, 상기 웰 영역의 사이에 형성된 중앙 영역에서, 상기 에피택셜층의 표면으로부터 서브스트레이트를 향하여 각각 제 1 격리층, 제 2 격리층 및 제 3 격리층 및 제 4 격리층을 형성하는 단계; 상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 제 1 도전형의 제 1 도전형 영역을 형성하는 단계; 및 상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여, 상기 제 1 도전형 영역에 인접하게 형성되는 제 2 도전형으로 제 2 도전형 영역을 형성하는 단계를 포함할 수 있다.
여기서, 상기 제 1 격리층은 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성되고, 상기 제 2 격리층 및 제 3 격리층은 상기 중앙 영역에서 상부로부터 상기 에피택셜층으로부터 상기 서브스트레이트까지 연장되어 형성되고, 상기 제 4 격리층은 나머지 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성될 수 있다.
또한, 상기 제 1 내지 제 4 격리층은 트렌치의 내부에 절연재가 충진되어 형성될 수 있다.
또한, 상기 제 1 격리층 및 제 4 격리층의 내측에는 상기 매립층 및 웰 영역이 수직 방향으로 형성될 수 있다.
또한, 상기 제 2 및 제 3 격리층의 내측에는 상기 제 1 도전형 영역 및 제 2 도전형 영역이 상기 중앙 영역을 기준으로 대칭되는 순서로 배치될 수 있다.
또한, 상기 제 2 격리층의 내측에는 상기 제 1 도전형 영역과 제 2 도전형 영역이 맞닿도록 형성될 수 있다.
또한, 상기 제 3 격리층의 내측에는 상기 제 1 도전형 영역의 내부에 상기 제 2 도전형 영역이 형성될 수 있다.
또한, 상기 서브스트레이트의 상면에는 상기 매립층을 포함하는 제 2 도전형의 에피택셜층이 더 형성될 수 있다.
또한, 상기 에피택셜층의 상부에 형성되어, 상기 제 2 격리층 내의 제 1 도전형 영역과 상기 제 3 격리층 내의 제 2 도전형 영역을 전기적으로 연결하는 상부 전극이 더 형성될 수 있다.
본 발명에 따른 과도 전압 억제 소자는 상압 에피택셜에서도 특성 구현이 가능하고, 기존에 비해 커패시턴스를 낮춰서 특성을 개선할 수 있다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3 내지 도 12는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 13은 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 14는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3 내지 도 12는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2 내지 도 12를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 매립층 형성 단계(S2), 에피택셜층 형성 단계(S3), 웰 영역 형성 단계(S4), 격리층 형성 단계(S5), 제 1 도전형 영역 형성 단계(S6), 제 2 도전형 영역 형성 단계(S7), 절연막 형성 단계(S8) 및 전극 형성 단계(S9), 저면 전극 형성 단계(S10)를 포함한다.
도 3에 도시된 바와 같이, 서브스트레이트 준비 단계(S1)에서, 제 1 도전형의 서브스트레이트(110)가 준비된다. 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N+형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피택셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 제 1 도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명하도록 한다.
더불어, 이러한 서브스트레이트(110)의 상면에는 제 1 에피택셜층(121)이 더 형성될 수 있다. 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 P형의 제 1 에피택셜층(121)이 증착되도록 할 수 있다.
도 4에 도시된 바와 같이, 매립층 형성 단계(S2)에서, 상기 제 1 에택셜층(121)의 내부에 수평 방향으로 이격된 제 2 도전형의 제 1, 2 매립층(131,132)이 형성된다. 여기서, 제 1, 2 매립층(131, 132)은 제 1 에피택셜층(121)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 또한, 제 1, 2 매립층(131,132)은 상호간 일정 거리 이격된다.
제 1, 2 매립층(131,132)은 제 1 에피택셜층(121)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1, 2 매립층(131,132)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형인 제 1, 2 매립층(131,132)을 형성할 수 있다.
한편, 서브스트레이트(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제1도전형 서브스트레이트(110)의 오토도핑을 방지한다.
도 5에 도시된 것과 같이, 상기 에피택셜층 형성 단계(S3)는 상기 제 1 에피택셜층(121)의 상부에 제 2 에피택셜층(122)이 형성되는 단계이다. 상기 제 2 에피택셜층(122)은 상기 제 1 에피택셜층(121)과 동일하게 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 포함된 가스를 저농도로 함께 흘려줌으로써, P형의 제 2 에피택셜층(122)이 증착되도록 할 수 있다. 여기서, 상기 제 1 및 제 2 매립층(131, 132)의 불순물이 상기 제 2 에피택셜층(122)의 내부로 더 확산될 수 있다.
도 6에 도시된 바와 같이, 상기 웰 영역 형성 단계(S4)에서 상기 제 1 및 제 2 매립층(131, 132)에 대응되도록 상부로부터 불순물이 주입된다. 이에 따라, 상기 제 2 에피택셜층(122)의 내부에 제 1 도전형의 웰 영역(141, 142)이 형성된다. 상기 웰 영역(141, 142)은 제 2 에피택셜층(122)의 상면에 역시 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1, 2 매립층(131,132)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N형으로 형성될 수 있다.
도 7에 도시된 바와 같이, 상기 격리층 형성 단계(S5)에서, 제 1 내지 제 4 격리 영역(151 내지 154)이 형성된다.
여기서, 제 1 격리 영역(151)은 웰 영역(141) 및 그 하부의 제 1 매립층(131)까지 제 1 트렌치가 형성되고, 이후 제 1 트렌치에 제 1 절연재가 충진되어 형성된다.
제 2 격리 영역(152)은 제 1, 2매립층(131, 132) 사이의 영역 중에서 상기 제 1 매립층(131)에 인접한 제 2 에피택셜층(122)에서 제 1 에피택셜층(121)까지 제2트렌치가 형성되고, 이후 제 2 트렌치에 제 2 절연재가 충진되어 형성된다.
제 3 격리 영역(153)은 제 1, 2매립층(131, 132) 사이의 영역 중에서 상기 제 2 매립층(132)에 인접한 제 2 에피택셜층(122)에서 제 1 에피택셜층(121)까지 제2트렌치가 형성되고, 이후 제 2 트렌치에 제 3 절연재가 충진되어 형성된다.
제 4 격리 영역(154)은 웰 영역(142) 및 그 하부의 제 2 매립층(132)까지 제4 트렌치가 형성되고, 이후 제 4 트렌치에 제 4 절연재가 충진되어 형성된다.
여기서, 제 1 내지 제 4 격리 영역(151 내지 154)은, 예를 들어, 1차로 트렌치의 위치를 확정하는 마스크(미도시) 부분만 남기고 노광되어 패턴(pattern)이 제 2 에피택셜층(122) 위에 형성되고, 그런 다음, 마스크 개구부를 이용하여 반응성 이온 에칭(Ion etching) 또는 드라이 에칭(dry etching) 등을 통해 형성될 수 있다. 이후, 제 1 내지 제 4 트렌치의 내부에 규소 산화막, 질소 산화막 등의 절연성 재료가 충진됨으로써, 제 1 내지 제 4 격리 영역(151 내지 154)이 형성된다. 그러나, 본 발명에서 이러한 제 1 내지 4 격리 영역(151 내지 154)의 형성 방법이 한정되지 않으며, 여기 기술되지 않은 다양한 방법이 가능하다.
도 8에 도시된 바와 같이, 상기 제 1 도전형 영역 형성 단계(S6)에서 상기 제 2 격리 영역(152) 및 제 3 격리 영역(153)의 내부에 제 1 도전형 영역(161, 162)이 각각 형성된다. 상기 제 1 도전형 영역(161, 162)은 역시 마스크를 통해 상기 제 1 도전형 영역(161, 162)이 형성될 영역만 노출시킨 상태에서 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N형으로 형성될 수 있다.
도 9에 도시된 바와 같이, 제 2 도전형 영역 형성 단계(S7)에서 상기 제 2 격리 영역(152) 및 제 3 격리 영역(153)의 내부에 제 2 도전형 영역(171, 172)이 각각 형성된다. 상기 제 2 도전형 영역(171, 172)은 상기 제 1 도전형 영역(161, 162)이 형성되지 않은 영역에 형성되며, 상기 제 1 도전형 영역(161, 162)과 인접하도록 형성된다. 상기 제 2 도전형 영역(171, 172)은 마스크를 통해 해당 영역만 노출시킨 상태에서, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)와 같은 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형으로 형성될 수 있다.
도 10을 참조하면, 상기 절연막 형성 단계(S8)에서, 절연막(180) 상기 웰 영역 (141, 142), 제 1 도전형 영역 (161, 162), 제 2 도전형 영역(171, 172)의 경계 영역에 대응되도록 형성된다. 상기 절연막(180)은 제 1 절연막(181), 제 2 절연막(182), 제 3 절연막(183) 및 제 4 절연막(184)을 포함한다.
상기 제 1 절연막(181)은 상기 웰 영역(141, 142)의 가장자리로 형성되며, 상기 제 2 절연막(182)은 상기 웰 영역(141, 142)과 제 1 도전형 영역(161, 162)의 사이의 경계에 대응되도록 상부에 형성된다. 또한, 상기 제 3 절연막(183)은 상기 제 1 도전형 영역(161, 162)과 제 2 도전형 영역(171, 172)의 사이의 경계에 대응되도록 형성된다. 상기 제 4 절연막(184)은 대략 중앙에 위치한 상기 제 1 도전형 영역(162) 및 제 2 도전형 영역(171)의 사이에 대응되도록 형성된다.
상기 절연막(180)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 11에 도시된 바와 같이, 상기 전극 형성 단계(S9)에서 상기 절연막(180)을 통해 노출된 웰 영역(141, 142), 제 1 도전형 영역(161, 162) 및 제 2 도전형 영역(171, 172)의 상면에 상부 전극(190)이 형성된다. 상기 전극(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 상기 상부 전극(190)은 제 1 전극(191) 및 제 2 전극(192)을 포함한다.
상기 제 1 전극(191)은 가장자리에 위치한 상기 웰 영역(141, 142)을 인접하게 위치한 제 1 도전형 영역(162) 또는 제 2 도전형 영역(171)과 전기적으로 연결한다.
또한, 제 2 전극(192)은 가장 내측에 위치한 상기 제 1 도전형 영역(161) 및 제 2 도전형 영역(172)을 전기적으로 연결한다.
도 12에 도시된 바와 같이, 상기 저면 전극 형성 단계(S10)에서 상기 서브스트레이트(110)의 저면에 저면 전극(200)이 형성된다. 상기 저면 전극(200)은 상기 서브스트레이트(110)와 전기적으로 연결될 수 있다. 상기 저면 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 13은 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다. 도 14는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.
한편, 상기 과도 전압 억제 소자의 P형과 N형의 접합부는 다이오드 및 캐패시터의 특성을 갖는다. 즉, 도면에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 도시하여도 무방하다. 또한, 상기 과도 전압 억제 소자에서 상기 전극(190) 및 저면 전극(200)은 입출력 단자로 사용될 수 있다.
도 13에 도시된 바와 같이, 본 발명의 실시예에 따른 과도 전압 억제 소자는 하나의 소자 내에서 서브스트레이트(110)와 매립층(131, 132) 사이의 접합면, 매립층(131, 132)과 웰 영역(141, 142) 사이의 접합면 및 제 1 도전형 영역(161, 162)와 제 2 도전형 영역(171, 172) 사이의 접합면에서 P형과 N형의 접합부가 총 6개로 형성된다.
즉, 제너 다이오드 A, B로 구성된 NPN 스냅백(Snap Back) TVS 구조에 저커패시턴스 특성을 갖는 다이오드 C가 직렬 연결되고, 마찬가지로 제너 다이오드 E, F로 구성된 NPN 스냅백 TVS 구조에 저커패시턴스 특성을 갖는 다이오드 G가 직렬연결되며, 각각의 브랜치가 상기 금속 전극(190) 및 하부 전극(200)의 사이에서 병렬로 연결됨으로써, 낮은 커패시턴스(low capacitance)를 갖는 양방향성의 과도 전압 억제 소자의 구현이 가능하다.
특히, 도 14은 도 13의 등가회로의 일례로써, 상기 제너 다이오드 A, B에는 기생 다이오드 D, 상기 제너 다이오드 E, F에는 기생 다이오드 H, I가 병렬로 연결된 구조로 형성된다. 상기 기생 다이오드 D, H, I도 역시 커패시턴스를 갖게 되며, 이에 따라, 전체 커패시턴스가 약 1[pF]로 구성될 수 있다. 따라서, 본 발명의 실시예에 따른 과도 전압 억제 소자는 낮은 커패시턴스를 가질 수 있고, 이러한 낮은 커패시턴수에 의한 신호 손식 억제가 가능하게 된다.
이와 같이 하여, 본 발명의 실시예에 따른 과도 전압 억제 소자는 P형과 N형의 접합부가 총 4개로 형성됨으로써 커패시턴스를 감소시킬 수 있고, 로우 커패시턴스에 의한 신호 손실의 억제가 가능하다.
100; 과도 전압 억제 소자 110; 서브스트레이트
120; 에피택셜층 121; 제 1 에피택셜층
122; 제 2 에피택셜층 131; 제 1 매립층
132; 제 2 매립층 141, 142; 웰 영역
150; 격리층 151; 제 1 격리층
152; 제 2 격리층 153; 제 3 격리층
154; 제 4 격리층 161, 162; 제 1 도전형 영역
171, 172; 제 2 도전형 영역 180; 절연층
190; 상부 전극 200; 하부 전극

Claims (18)

  1. 제 1 도전형의 서브스트레이트;
    상기 서브스트레이트의 상부에 한 쌍으로 형성된 제 2 도전형의 매립층;
    상기 서브스트레이트 및 매립층의 상부에 한 쌍으로 형성된 제 2 도전형의 에피택셜층;
    상기 에피택셜층의 표면으로부터 내부를 향하여 한 쌍으로 형성된 제 1 도전형의 웰 영역;
    상기 웰 영역의 내주연 및 외주연과, 상기 웰 영역의 사이에 형성된 중앙 영역에서, 상기 에피택셜층의 표면으로부터 서브스트레이트를 향하여 각각 형성된 제 1 격리층, 제 2 격리층 및 제 3 격리층 및 제 4 격리층;
    상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 형성된 제 1 도전형으로 형성된 제 1 도전형 영역; 및
    상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 형성되고, 상기 제 1 도전형 영역에 인접하게 형성되는 제 2 도전형으로 형성된 제 2 도전형 영역을 포함하는 과도 전압 억제 소자.
  2. 제 1 항에 있어서,
    상기 제 1 격리층은 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성되고,
    상기 제 2 격리층 및 제 3 격리층은 상기 중앙 영역에서 상부로부터 상기 에피택셜층으로부터 상기 서브스트레이트까지 연장되어 형성되고,
    상기 제 4 격리층은 나머지 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성된 과도 전압 억제 소자.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 4 격리층은 트렌치의 내부에 절연재가 충진되어 형성된 과도 전압 억제 소자.
  4. 제 1 항에 있어서,
    상기 제 1 격리층 및 제 4 격리층의 내측에는 상기 매립층 및 웰 영역이 수직 방향으로 형성된 과도 전압 억제 소자.
  5. 제 1 항에 있어서,
    상기 제 2 및 제 3 격리층의 내측에는 상기 제 1 도전형 영역 및 제 2 도전형 영역이 상기 중앙 영역을 기준으로 대칭되는 순서로 배치된 과도 전압 억제 소자.
  6. 제 1 항에 있어서,
    상기 제 2 격리층의 내측에는 상기 제 1 도전형 영역과 제 2 도전형 영역이 맞닿도록 형성된 과도 전압 억제 소자.
  7. 제 1 항에 있어서,
    상기 제 3 격리층의 내측에는 상기 제 1 도전형 영역의 내부에 상기 제 2 도전형 영역이 형성된 과도 전압 억제 소자.
  8. 제 1 항에 있어서,
    상기 서브스트레이트의 상면에는 상기 매립층을 포함하는 제 2 도전형의 에피택셜층이 더 형성된 과도 전압 억제 소자.
  9. 제 1 항에 있어서,
    상기 에피택셜층의 상부에 형성되어, 상기 제 2 격리층 내의 제 1 도전형 영역과 상기 제 3 격리층 내의 제 2 도전형 영역을 전기적으로 연결하는 상부 전극이 더 형성된 과도 전압 억제 소자.
  10. 제 1 도전형의 서브스트레이트를 준비하는 단계;
    상기 서브스트레이트의 상부에 한 쌍으로 제 2 도전형의 매립층을 형성하는 단계;
    상기 서브스트레이트 및 매립층의 상부에 한 쌍으로 제 2 도전형의 에피택셜층을 형성하는 단계;
    상기 에피택셜층의 표면으로부터 내부를 향하여 한 쌍으로 제 1 도전형의 웰 영역을 형성하는 단계;
    상기 웰 영역의 내주연 및 외주연과, 상기 웰 영역의 사이에 형성된 중앙 영역에서, 상기 에피택셜층의 표면으로부터 서브스트레이트를 향하여 각각 제 1 격리층, 제 2 격리층 및 제 3 격리층 및 제 4 격리층을 형성하는 단계;
    상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여 제 1 도전형의 제 1 도전형 영역을 형성하는 단계; 및
    상기 제 2 격리층 및 제 3 격리층의 내측에서 상기 에피택셜층의 표면으로부터 내부를 향하여, 상기 제 1 도전형 영역에 인접하게 형성되는 제 2 도전형으로 제 2 도전형 영역을 형성하는 단계를 포함하는 과도 전압 억제 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 격리층은 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성되고,
    상기 제 2 격리층 및 제 3 격리층은 상기 중앙 영역에서 상부로부터 상기 에피택셜층으로부터 상기 서브스트레이트까지 연장되어 형성되고,
    상기 제 4 격리층은 나머지 하나의 매립층 및 웰 영역을 격리하도록 상기 웰 영역으로부터 상기 서브스트레이트까지 연장되어 형성되는 과도 전압 억제 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 내지 제 4 격리층은 트렌치의 내부에 절연재가 충진되어 형성되는 과도 전압 억제 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 격리층 및 제 4 격리층의 내측에는 상기 매립층 및 웰 영역이 수직 방향으로 형성되는 과도 전압 억제 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 2 및 제 3 격리층의 내측에는 상기 제 1 도전형 영역 및 제 2 도전형 영역이 상기 중앙 영역을 기준으로 대칭되는 순서로 배치되는 과도 전압 억제 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 2 격리층의 내측에는 상기 제 1 도전형 영역과 제 2 도전형 영역이 맞닿도록 형성되는 과도 전압 억제 소자의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 3 격리층의 내측에는 상기 제 1 도전형 영역의 내부에 상기 제 2 도전형 영역이 형성되는 과도 전압 억제 소자의 제조 방법.
  17. 제 10 항에 있어서,
    상기 서브스트레이트의 상면에는 상기 매립층을 포함하는 제 2 도전형의 에피택셜층이 더 형성되는 과도 전압 억제 소자의 제조 방법.
  18. 제 10 항에 있어서,
    상기 에피택셜층의 상부에 형성되어, 상기 제 2 격리층 내의 제 1 도전형 영역과 상기 제 3 격리층 내의 제 2 도전형 영역을 전기적으로 연결하는 상부 전극이 더 형성되는 과도 전압 억제 소자의 제조 방법.
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