KR101686568B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에서는 절연막과 전극 사이의 접촉 면적을 최소화함으로써 기생 캐패시턴스 값을 최소화하여 캐패시턴스 값을 감소시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법이 개시된다.
일 예로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형 매립층; 상기 서브스트레이트 및 제 2 도전형 매립층의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 상부에 형성된 제 1 도전형 매립층; 상기 제 1 에피텍셜층 및 제 1 도전형 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 격리층 및 제 2 에피텍셜층의 표면에 형성된 절연막; 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자가 개시된다.
일 예로, 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형 매립층; 상기 서브스트레이트 및 제 2 도전형 매립층의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 상부에 형성된 제 1 도전형 매립층; 상기 제 1 에피텍셜층 및 제 1 도전형 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 격리층 및 제 2 에피텍셜층의 표면에 형성된 절연막; 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자가 개시된다.
Description
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 절연막과 전극 사이의 접촉 면적을 최소화함으로써 기생 캐패시턴스 값을 최소화하여 캐패시턴스 값을 감소시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 과도 전압 억제 소자는 제 1 도전형의 서브스트레이트; 상기 서브스트레이트의 상부에 형성된 제 2 도전형 매립층; 상기 서브스트레이트 및 제 2 도전형 매립층의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층; 상기 제 1 에피텍셜층의 상부에 형성된 제 1 도전형 매립층; 상기 제 1 에피텍셜층 및 제 1 도전형 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층; 상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 형성된 다수의 격리층; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 격리층 및 제 2 에피텍셜층의 표면에 형성된 절연막; 및 상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함할 수 있다.
여기서, 상기 제 1 도전형 매립층은 상기 제 2 도전형 매립층과 접촉될 수 있다.
그리고 상기 제 1 도전형 매립층은 중앙에 홀을 구비하는 원형의 링 형태로 형성될 수 있다.
또한, 상기 제 1 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 중앙 홀과 대응되는 위치에 형성될 수 있다.
또한, 상기 제 2 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 외측 둘레보다 중앙 홀과 더 가까운 위치에 형성될 수 있다.
또한, 상기 제 2 도전형 영역은 중앙에 홀을 구비하는 원형의 링 형태로 형성될 수 있다.
또한, 상기 제 1 도전형 영역은 상기 제 2 도전형 영역의 중앙 홀에 위치할 수 있다.
또한, 상기 격리층은, 상기 제 1 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 2 도전형 매립층의 내부까지 형성되는 제 1 격리층; 상기 제 2 도전형 영역의 내측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 2 격리층; 및 상기 제 2 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 3 격리층을 포함할 수 있다.
또한, 상기 서브스트레이트의 저면에는 저면 전극이 더 형성될 수 있다.
본 발명에 따른 과도 전압 억제 소자의 제조 방법은 제 1 도전형의 서브스트레이트를 준비하는 서브스트레이트 준비 단계; 상기 서브스트레이트의 상부에 제 2 도전형 매립층을 형성하는 제 2 도전형 매립층 형성 단계; 상기 서브스트레이트 및 제 2 도전형 매립층의 상부에 제 1 도전형의 제 1 에피텍셜층을 형성하는 제 1 에피텍셜층 형성 단계; 상기 제 1 에피텍셜층의 상부에 제 1 도전형 매립층을 형성하는 제 1 도전형 매립층 형성 단계; 상기 제 1 에피텍셜층 및 제 1 도전형 매립층의 상부에 제 1 도전형의 제 2 에피텍셜층을 형성하는 제 2 에피텍셜층 형성 단계; 상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 다수의 이격된 격리층을 형성하는 격리층 형성 단계; 상기 각각의 격리층의 내측에, 상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 제 1 도전형 영역 및 제 2 도전형 영역을 형성하는 제 1, 2 도전형 영역 형성 단계; 상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서 상기 제 1 도전형 영역 및 제 2 도전형 영역의 일부를 노출시키도록 절연막을 형성하는 절연막 형성 단계; 및 상기 절연막을 통해 노출된 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함할 수 있다.
여기서, 상기 제 1 도전형 매립층은 상기 제 2 도전형 매립층과 접촉하도록 형성될 수 있다.
그리고 상기 제 1 도전형 매립층은 중앙에 홀을 구비하는 원형의 링 형태로 형성될 수 있다.
또한, 상기 제 1 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 중앙 홀과 대응되는 위치에 형성될 수 있다.
또한, 상기 제 2 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 외측 둘레보다 중앙 홀과 더 가까운 위치에 형성될 수 있다.
또한, 상기 제 2 도전형 영역은 중앙에 홀을 구비하는 원형의 링 형태로 형성될 수 있다.
또한, 상기 제 1 도전형 영역은 상기 제 2 도전형 영역의 중앙 홀에 위치할 수 있다.
또한, 상기 격리층은, 상기 제 1 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 2 도전형 매립층의 내부까지 형성되는 제 1 격리층; 상기 제 2 도전형 영역의 내측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 2 격리층; 및 상기 제 2 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 3 격리층을 포함할 수 있다.
또한, 상기 전극 형성 단계 이후, 상기 서브스트레이트의 저면에 저면 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법은 절연막과 전극 사이의 접촉 면적을 최소화함으로써 기생 캐패시턴스 값을 최소화하여 캐패시턴스 값을 감소시킬 수 있다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3k는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다. 도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 2를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계(S10), 제 2 도전형 매립층 형성 단계(S20), 제 1 에피텍셜층 형성 단계(S30), 제 1 도전형 매립층 형성 단계(S40), 제 2 에피텍셜층 형성 단계(S50), 격리층 형성 단계(S60), 제 1, 2 도전형 영역 형성 단계(S70), 절연막 형성 단계(S80) 및 전극 형성 단계(S90)를 포함한다.
도 2 및 도 3a를 참조하면, 제 1 도전형의 반도체 서브스트레이트(110)를 준비하는 서브스트레이트 준비 단계(S10)가 이루어진다. 상기 서브스트레이트(110)는 상면(111) 및 저면(112)을 갖는 대략 판상의 형태로 이루어진다. 또한, 도시되지는 않았으나, 상기 서브스트레이트(110)는 상부에서 바라보았을 때 대략 원형의 형태를 가질 수 있다. 즉, 상기 서브스트레이트(110)는 원판형의 형태를 갖도록 구비된다.
상기 서브스트레이트(110)는, 일례로, 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 주입되어 형성된 P++형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 한편, 상기 제 1 도전형의 서브스트레이트(110)는 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 P형으로 이루어지는 것으로 설명하도록 한다.
도 2 및 도 3b를 참조하면, 상기 서브스트레이트(110)의 상면(111)에 제 2 도전형 매립층(120)을 형성하는 제 2 도전형 매립층 형성 단계(S20)가 이루어진다. 여기서, 상기 제 2 도전형 매립층(120)은 상기 서브스트레이트(110)의 상면(111)으로부터 내부를 향하여 일정 깊이를 갖도록 형성된다. 상기 제 2 도전형 매립층(120)은 상기 서브스트레이트(110)의 상부에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 주입된 N++형일 수 있다. 상기 제 2 도전형 매립층(120)은 먼저 상기 서브스트레이트(110)의 상면(111)에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 매립층(120)이 형성될 이외의 영역에 형성한 후, 이온 주입 또는 열확산 공정을 이용하여 불순물을 주입함으로써 형성될 수 있다.
한편, 도시되지는 않았으나, 상기 서브스트레이트(110)의 저면에는 저면 절연막이 형성될 수 있다. 상기 저면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 상기 저면 절연막은 고농도의 제 1 도전형 서브스트레이트(110)의 오토도핑을 방지한다.
도 2 및 도 3c를 참조하면, 상기 서브스트레이트(110)의 상부에 제 1 에피텍셜층(130)을 형성하는 제 1 에피텍셜층 형성 단계(S30)가 이루어진다. 일례로, 600~2000℃의 고온에서 상기 서브스트레이트(110)의 상면(111)에 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 P-형의 제 1 에피텍셜층(130)이 증착되도록 할 수 있다. 이때, 상기 제 1 에피텍셜층(130)이 상기 매립층(120)의 표면에 증착되면서, 상기 매립층(120)이 상기 도핑가스들에 의하여 상기 제 1 에피텍셜층(130)으로 확산된 제 2 도전형 매립층(121)을 형성하게 된다.
도 2 및 도 3d를 참조하면, 상기 제 1 에피텍셜층(130)의 상부에 제 1 도전형 매립층(140)을 형성하는 제 1 도전형 매립층 형성 단계(S40)가 이루어진다. 여기서, 상기 제 1 도전형 매립층(140)은 상기 제 1 에피텍셜층(130)의 상면으로부터 내부를 향하여 일정 깊이를 갖도록 형성된다. 구체적으로, 상기 제 1 도전형 매립층(140)의 하부는 상기 제 2 도전형 매립층(121)과 접촉하도록 형성될 수 있다. 또한, 상기 제 1 도전형 매립층(140)의 지름은 상기 제 2 도전형 매립층(121)의 지름과 같거나 그 이하로 형성되는 것이 바람직하다. 더불어, 상기 제 1 도전형 매립층(140)은 중앙이 빈 원형의 링 형태로 형성될 수 있다. 즉, 상기 제 1 도전형 매립층(140)은 실질적으로는 원형의 링 형태로 형성되나, 도 3d에서는 단면도로 도시되었기 때문에 서로 이격되어 2개로 구비된 것처럼 도시된 것이다.
상기 제 1 도전형 매립층(140)은 상기 제 1 에피텍셜층(130)의 상부에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 주입된 P++형일 수 있다. 상기 제 1 도전형 매립층(140)은 상기 제 1 에피텍셜층(130)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제 1 도전형 매립층(140)이 형성될 이외의 영역에 형성한 후, 이온 주입 또는 열확산 공정을 이용하여 불순물을 주입함으로써 형성될 수 있다.
도 2 및 도 3e를 참조하면, 상기 제 1 에피텍셜층(130)의 상부에 제 2 에피텍셜층(150)을 형성하는 제 2 에피텍셜층 형성 단계(S50)가 이루어진다. 일례로, 600~2000℃의 고온에서 상기 제 1 에피텍셜층(130)의 상면에 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 제 1 에피텍셜층(130)의 표면에 P-형의 제 2 에피텍셜층(150)이 증착되도록 할 수 있다. 이때, 상기 제 2 에피텍셜층(150)이 상기 제 1 에피텍셜층(130)의 표면에 증착되면서, 상기 제 1 도전형 매립층(140)이 상기 도핑가스들에 의하여 상기 제 2 에피텍셜층(150)으로 확산된 제 1 도전형 매립층(141)을 형성하게 된다.
도 2 및 도 3f를 참조하면, 상기 제 2 에피텍셜층(150)의 표면으로부터 상기 서브스트레이트(110)를 향하여 격리층(160)을 형성하는 격리층 형성 단계(S60)가 이루어진다. 상기 격리층(160)은 가장 중앙에서부터 외측을 향하여 각각 제 1 격리층(161), 제 2 격리층(162), 제 3 격리층(163) 및 제 4 격리층(164)을 포함한다. 한편, 도 3f의 단면도에서는 상기 격리층(160)이 서로 이격되어 양측에 각각 한 쌍씩 구비된 것으로 도시되었으나, 실질적으로 상기 격리층(160)은 상기 제 1 도전형 매립층(141)과 마찬가지로 원형의 링 형태로 형성된다.
상기 격리층(160)은, 예를 들어, 1차로 격리층(160)의 위치를 확정하는 마스크(미도시) 부분을 남기고 노광하여 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 트렌치를 형성할 수 있다. 이후, 트렌치 내부에는 규소 산화막, 질소 산화막 등의 절연성 재질을 주입함으로써, 격리층(160)이 형성될 수 있다. 그러나, 이러한 방법으로 상기 격리층(160)을 형성하는 방법에 대하여 한정하는 것은 아니다.
상기 제 1 격리층(161)은 가장 중앙에 위치하며, 중앙이 빈 원형의 링 형태를 갖는다. 상기 제 1 격리층(161)은 상기 제 2 에피텍셜층(150)의 표면으로부터 상기 제 2 도전형 매립층(121)의 내부까지 형성된다. 특히, 상기 제 1 격리층(161)은 상기 제 1 도전형 매립층(141)과 이격되어, 상기 제 1 도전형 매립층(141)의 내측을 통과하도록 형성된다. 이후, 상기 제 1 격리층(161)의 내측에는 제 1 도전형 영역(171)이 형성된다. 상기 제 1 격리층(161)은 제 1 도전형 영역(171), 제 1 도전형 영역(171) 하부의 제 2 에피텍셜층(150) 및 그 하부의 제 1 에피텍셜층(130)과, 제 1 도전형 영역(171) 외측의 에피텍셜층(130, 150)을 물리적, 전기적으로 분리시킨다.
상기 제 2 격리층(162)은 중앙이 빈 원형의 링 형태를 가지며, 상기 제 1 격리층(161)의 외측에 형성된다. 상기 제 2 격리층(162)은 상기 제 2 에피텍셜층(150)의 표면으로부터 상기 제 1 도전형 매립층(141)의 내부까지 형성된다. 특히, 상기 제 2 격리층(162)은 상기 제 1 도전형 매립층(141)의 내측과 인접한 위치에 형성될 수 있다.
상기 제 3 격리층(163)은 중앙이 빈 원형의 링 형태를 가지며, 상기 제 2 격리층(162)의 외측에 형성된다. 상기 제 3 격리층(163)은 상기 제 2 에피텍셜층(150)의 표면으로부터 상기 제 1 도전형 매립층(141)의 내부까지 형성된다.
상기 제 2 격리층(162) 및 제 3 격리층(163) 각각은 이후 형성될 제 2 도전형 영역(172)의 내측 및 외측 둘레와 대응된다. 즉, 상기 제 2 도전형 영역(172)은 상기 제 2, 3 격리층(162, 163) 사이의 영역에 형성된다. 상기 제 2, 3 격리층(162, 163)은 상기 제 2 도전형 영역(172) 및 그 하부의 제 2 에피텍셜층(150)과, 상기 제 2 도전형 영역(172)의 내측 및 외측에 위치하는 제 2 에피텍셜층(150) 사이를 물리적, 전기적으로 분리시킨다.
상기 제 4 격리층(164)은 중앙이 빈 원형의 링 형태를 가지며, 상기 제 3 격리층(163)의 외측에 형성된다. 상기 제 4 격리층(164)은 상기 제 2 에피텍셜층(150)의 표면으로부터 상기 제 2 도전형 매립층(121)의 내부까지 형성된다.
도 2 및 도 3g, 3h를 참조하면, 상기 격리층(160)의 내측에서 상기 제 2 에피텍셜층(150)의 표면으로부터 내부를 향하여 제 1, 2 도전형 영역(171, 172)을 형성하는 제 1, 2 도전형 영역 형성 단계(S70)가 이루어진다.
먼저, 상기 제 1 도전형 영역(171)은 상기 제 1 격리층(161)의 내측에서 상기 제 2 에피텍셜층(150)의 표면으로부터 내부를 향하여 일정 깊이를 갖도록 형성된다. 상기 제 1 도전형 영역(171)은 상기 제 2 에피텍셜층(150)의 상부에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 주입된 P+형일 수 있다. 상기 제 1 도전형 영역(171)은 예를 들어, 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 도전형 영역이 형성될 이외의 영역에 형성한 후, 이온주입 또는 열확산 공정을 이용하여 불순물을 주입함으로써 형성될 수 있다.
상기 제 1 도전형 영역(171)의 외주연은 상기 제 1 격리층(161)에 의하여 둘러싸인다. 따라서, 상기 제 1 도전형 영역(171)은 상기 제 1 격리층(161)에 의하여 상기 제 1 도전형 영역(171) 외측의 제 2 에피텍셜층(150) 및 제 2 도전형 영역(172)과 이격된다.
이후, 상기 제 2, 3 격리층(162, 163)의 사이에서 상기 제 2 에피텍셜층(150)의 표면으로부터 내부를 향하여 일정 깊이를 갖도록 고농도의 제 2 도전형 영역(172)을 형성한다. 물론, 고농도라 함은 상기 에피텍셜층(130, 150)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 즉, 상기 제 2 도전형 영역(172)은 상기 제 2 에피텍셜층(150)의 상부에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 주입된 N++형일 수 있다. 상기 제 2 도전형 영역(172)은 예를 들어, 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 도전형 영역이 형성될 이외의 영역에 형성한 후, 이온주입 또는 열확산 공정을 이용하여 불순물을 주입함으로써 형성될 수 있다.
상기 제 2 도전형 영역(172)의 내측 및 외측 둘레는 각각 상기 제 2 격리층(162) 및 제 3 격리층(163)에 의하여 둘러싸인다. 따라서, 상기 제 2 도전형 영역(172)은 상기 제 2, 3 격리층(162, 163)에 의하여 상기 제 2 도전형 영역(172)의 내측 및 외측의 제 2 에피텍셜층(150) 및 제 1 도전형 영역(172)과 이격된다. 즉, 상기 제 2 도전형 영역(172)은 중앙에 홀이 형성된 원형의 링 형태로 형성될 수 있으며, 중앙 홀에는 제 1 도전형 영역(171)이 위치할 수 있다.
한편, 상기 제 1 도전형 영역(171)은 링 형태의 상기 제 1 매립층(141)의 중앙과 대응되는 영역에 형성된다. 즉, 상기 제 1 매립층(141)의 중앙 홀과 대응되는 영역에 제 1 도전형 영역(171)이 형성될 수 있다. 또한, 상기 제 2 도전형 영역(172)은 상기 제 1 매립층(141)의 내측 둘레와 인접한 영역에 위치하도록 형성된다. 따라서, 상기 제 1, 2 도전형 영역(171, 172)은 상기 제 1 매립층(141)을 기준으로 제 1 매립층(141)의 중앙부에서 서로 가깝게 위치하게 된다.
도 2 및 도 3i를 참조하면, 상기 1 도전형 영역(171) 및 제 2 도전형 영역(172)의 둘레와 대응되는 영역에서 상기 제 1, 2 도전형 영역(171, 172)의 일부를 노출시키도록 절연막(180)을 형성하는 절연막 형성 단계(S80)가 이루어진다. 보다 구체적으로, 상기 절연막(180)은 상기 제 1, 2 도전형 영역(171, 172)의 둘레인 동시에, 상기 격리층(160)과 제 2 에피텍셜층(150)의 표면에 형성된다. 상기 절연막(180)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다.
도 2 및 도 3j, 3k를 참조하면, 상기 제 1 도전형 영역(171) 및 제 2 도전형 영역(172)의 표면에 전극(191)을 형성하고, 상기 서브스트레이트(110)의 저면에 저면 전극(192)을 형성하는 전극 형성 단계(S90)가 이루어진다.
먼저, 상기 절연막(180)을 통해 노출된 제 1 도전형 영역(171) 및 제 2 도전형 영역(172)의 표면에 전극(191)을 형성한다. 상기 전극(191)은 상기 제 1, 2 도전형 영역(171, 172)을 전기적으로 연결한다. 이 때, 상기 전극(191)은 상기 제 1, 2 도전형 영역(171, 172)이 서로 인접하게 위치하므로, 그 길이가 최소화되어 형성될 수 있다. 즉, 상기 제 1, 2 도전형 영역(171, 172)이 상기 제 1 도전형 매립층(141)을 기준으로 그 중앙 영역에 위치하므로, 상기 전극(191) 또한 상기 제 1 도전형 매립층(141)의 중앙부에 위치하게 된다. 따라서, 상기 전극(191)은 상기 제 2 에피텍셜층(150) 외측에 위치한 절연막(180)과의 접촉이 최소화될 수 있다.
상기 전극(191)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
이후, 상기 서브스트레이트(110)의 저면에 저면 전극(192)을 형성한다. 상기 저면 전극(192)은 상기 서브스트레이트(110)와 전기적으로 연결될 수 있다. 상기 저면 전극(192)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
상술한 바와 같이 본 발명의 실시예에 따른 과도 전압 억제 소자를 완성하며, 완성된 본 발명의 실시예에 따른 과도 전압 억제 소자는 도 4에 도시된 바와 같이, 등가회로를 형성한다.
이때, 상기 등가 회로에서 과도 전압 억제 소자 내부의 P형과 N형의 접합부는 다이오드 특성과 캐패시터의 특성을 갖는다. 즉, 도 4에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 그려도 무방하다. 여기서, 상기 전극(180) 및 저면 전극(190)은 과도 전압 억제 소자의 입출력 단자로 될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 과도 전압 억제 소자는 하나의 소자 내에서, 서브스트레이트(110)와 제 2 도전형 매립층(121) 사이의 접합면, 제 2 도전형 매립층(121)과 제 1 에피텍셜층(130) 사이의 접합면, 제 2 도전형 매립층(121)과 제 1 도전형 매립층(141) 사이의 접합면 및 제 2 에피텍셜층(150)과 제 2 도전형 영역(172) 사이의 접합면에서 P형과 N형의 접합부가 형성된다. 특히, 과도 전압 억제 소자의 중심영역 및 이와 이격된 영역에서 P형과 N형의 접합부가 각각 직렬로 연결되어 있으므로 양방향으로 동작하는 과도 전압 억제 소자가 구현될 수 있다.
또한, 본원발명에 따른 과도 전압 억제 소자는 제 1, 2 도전형 영역(171, 172)이 상기 제 2 에피텍셜층(150)의 중앙부에서 서로 인접하게 위치함으로써, 상기 제 1, 2 도전형 영역(171, 172) 사이의 절연막(180)이 비교적 작은 면적을 갖도록 형성될 수 있다. 또한, 상기 제 1, 2 도전형 영역(171, 172)을 전기적으로 연결하는 상기 전극(191) 역시 상기 제 2 에피텍셜층(150) 상부에서 최소의 길이를 갖도록 형성될 수 있다. 즉, 상기 전극(191)과 절연막(180) 사이의 접촉으로 인하여 형성될 수 있는 기생 캐패시턴스를 최소화함으로써 로우 캐패시턴스(low capacitance)를 갖는 과도 전압 억제 소자가 구현 가능하다.
더불어, 본원발명에 따른 과도 전압 억제 소자는 2개의 에피텍셜층(130, 150)만을 구비함으로써 공정이 보다 간소화될 수 있으며, 따라서 생산성 향상 및 원가 절감의 효과를 나타낼 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110; 서브스트레이트 120, 121; 제 2 도전형 매립층
130; 제 1 에피텍셜층 140, 141; 제 1 도전형 매립층
150; 제 2 에피텍셜층 160; 격리층
171; 제 1 도전형 영역 172; 제 2 도전형 영역
180; 절연막 191; 전극
192; 저면 전극
130; 제 1 에피텍셜층 140, 141; 제 1 도전형 매립층
150; 제 2 에피텍셜층 160; 격리층
171; 제 1 도전형 영역 172; 제 2 도전형 영역
180; 절연막 191; 전극
192; 저면 전극
Claims (18)
- 제 1 도전형의 서브스트레이트;
상기 서브스트레이트의 상부에 형성된 제 2 도전형 매립층;
상기 서브스트레이트 및 제 2 도전형 매립층의 상부에 형성된 제 1 도전형의 제 1 에피텍셜층;
상기 제 1 에피텍셜층의 상부에 형성된 제 1 도전형 매립층;
상기 제 1 에피텍셜층 및 제 1 도전형 매립층의 상부에 형성된 제 1 도전형의 제 2 에피텍셜층;
상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 서로 이격되도록 형성된 제 1 도전형 영역 및 제 2 도전형 영역;
상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 형성된 다수의 격리층;
상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서, 상기 격리층 및 제 2 에피텍셜층의 표면에 형성된 절연막; 및
상기 절연막을 통해 노출된 상기 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형 매립층은 상기 제 2 도전형 매립층과 접촉되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 1 도전형 매립층은 중앙에 홀을 구비하는 원형의 링 형태로 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 3 항에 있어서,
상기 제 1 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 중앙 홀과 대응되는 위치에 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 3 항에 있어서,
상기 제 2 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 외측 둘레보다 중앙 홀과 더 가까운 위치에 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 제 2 도전형 영역은 중앙에 홀을 구비하는 원형의 링 형태로 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 6 항에 있어서,
상기 제 1 도전형 영역은 상기 제 2 도전형 영역의 중앙 홀에 위치하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 격리층은,
상기 제 1 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 2 도전형 매립층의 내부까지 형성되는 제 1 격리층;
상기 제 2 도전형 영역의 내측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 2 격리층; 및
상기 제 2 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 3 격리층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 항에 있어서,
상기 서브스트레이트의 저면에는 저면 전극이 더 형성되는 것을 특징으로 하는 과도 전압 억제 소자. - 제 1 도전형의 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
상기 서브스트레이트의 상부에 제 2 도전형 매립층을 형성하는 제 2 도전형 매립층 형성 단계;
상기 서브스트레이트 및 제 2 도전형 매립층의 상부에 제 1 도전형의 제 1 에피텍셜층을 형성하는 제 1 에피텍셜층 형성 단계;
상기 제 1 에피텍셜층의 상부에 제 1 도전형 매립층을 형성하는 제 1 도전형 매립층 형성 단계;
상기 제 1 에피텍셜층 및 제 1 도전형 매립층의 상부에 제 1 도전형의 제 2 에피텍셜층을 형성하는 제 2 에피텍셜층 형성 단계;
상기 제 2 에피텍셜층의 표면으로부터 서브스트레이트를 향하여 다수의 이격된 격리층을 형성하는 격리층 형성 단계;
상기 각각의 격리층의 내측에, 상기 제 2 에피텍셜층의 표면으로부터 내부를 향하여 제 1 도전형 영역 및 제 2 도전형 영역을 형성하는 제 1, 2 도전형 영역 형성 단계;
상기 제 1 도전형 영역 및 제 2 도전형 영역의 둘레와 대응되는 영역에서 상기 제 1 도전형 영역 및 제 2 도전형 영역의 일부를 노출시키도록 절연막을 형성하는 절연막 형성 단계; 및
상기 절연막을 통해 노출된 제 1 도전형 영역 및 제 2 도전형 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1 도전형 매립층은 상기 제 2 도전형 매립층과 접촉하도록 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 1 도전형 매립층은 중앙에 홀을 구비하는 원형의 링 형태로 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 12 항에 있어서,
상기 제 1 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 중앙 홀과 대응되는 위치에 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 12 항에 있어서,
상기 제 2 도전형 영역은 상기 제 2 에피텍셜층의 상부에서 상기 제 1 도전형 매립층의 외측 둘레보다 중앙 홀과 더 가까운 위치에 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 제 2 도전형 영역은 중앙에 홀을 구비하는 원형의 링 형태로 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 15 항에 있어서,
상기 제 1 도전형 영역은 상기 제 2 도전형 영역의 중앙 홀에 위치하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 격리층은,
상기 제 1 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 2 도전형 매립층의 내부까지 형성되는 제 1 격리층;
상기 제 2 도전형 영역의 내측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 2 격리층; 및
상기 제 2 도전형 영역의 외측 둘레를 감싸며, 상기 제 2 에피텍셜층의 표면으로부터 상기 제 1 도전형 매립층의 내부까지 형성되는 제 3 격리층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법. - 제 10 항에 있어서,
상기 전극 형성 단계 이후, 상기 서브스트레이트의 저면에 저면 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111146270A (zh) * | 2018-11-06 | 2020-05-12 | 无锡华润上华科技有限公司 | 一种tvs器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981425B2 (en) * | 2013-04-24 | 2015-03-17 | Alpha And Omega Semiconductor Incorporated | Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS) |
| KR101570217B1 (ko) * | 2014-07-09 | 2015-11-18 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR20150146220A (ko) * | 2014-06-23 | 2015-12-31 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
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2015
- 2015-06-18 KR KR1020150086592A patent/KR101686568B1/ko active IP Right Grant
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| CN111146270B (zh) * | 2018-11-06 | 2021-04-13 | 无锡华润上华科技有限公司 | 一种tvs器件及其制造方法 |
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