CN111146270B - 一种tvs器件及其制造方法 - Google Patents

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Abstract

本发明提供一种TVS器件及其制造方法，所述TVS器件包括：第一掺杂类型半导体衬底；设置于半导体衬底上的第一第二掺杂类型深阱、第二第二掺杂类型深阱和第一掺杂类型深阱；设置于第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区；设置于第二第二掺杂类型深阱中的第一掺杂类型阱区和第一第一掺杂类型重掺杂区；设置于第一掺杂类型阱区中的第二第一掺杂类型重掺杂区和第二第二掺杂类型重掺杂区；位于第一掺杂类型阱区中和第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区；以及设置于第一掺杂类型阱区中的第一掺杂类型掺杂区。本发明提供的TVS器件结构简单，成本低廉，隔离效果好、电流泄放能力更强，电容更小。

Description

一种TVS器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种TVS器件及其制造方法。
背景技术
在整机和系统中，常常会遇到意外的电压瞬变和浪涌，造成整机和系统中的半导体器件被烧毁或击穿，从而导致整机和系统的损坏。因此，TVS(Transient VoltageSuppressor，瞬态电压抑制器)作为一种硅PN结高效保护器件，由于其响应时间快、抗ESD能力强，被广泛的应用于各类I/O接口。
目前，以HDMI(High-Definition Multimedia Interface，高清晰度多媒体接口)为代表的高速接口传输速率越来越快，甚至高达5Gbps，为了保证数据完整性，对于接口处ESD防护的电容有着及其严格的要求；另外，在实际的驱动芯片中，管脚数目有的多达几百个，其中每个管脚都存在ESD风险，为了尽量保护更多的I/O口同时不占用太大的面积，这对于TVS的集成度有了更高的要求；为了增大ESD的电流能力，通常会增大TVS器件的结面积，此时会带来漏电的显著增加，从而使得器件的静态功耗也明显增加。
因此，为了解决上述问题，有必要提出一种新的TVS器件及其制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种TVS器件，所述TVS器件包括：
第一掺杂类型半导体衬底；
设置于所述第一掺杂类型半导体衬底上的第一第二掺杂类型深阱、第二第二掺杂类型深阱，以及位于所述第一第二掺杂类型深阱和第二第二掺杂类型深阱之间的第一掺杂类型深阱；
设置于所述第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区；
设置于所述第二第二掺杂类型深阱中的第一掺杂类型阱区和第一第一掺杂类型重掺杂区；
设置于所述第一掺杂类型阱区中的第二第一掺杂类型重掺杂区和第二第二掺杂类型重掺杂区；
部分位于所述第一掺杂类型阱区中、部分位于所述第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区；以及
设置于所述第一掺杂类型阱区中、并且与所述第三第二掺杂类型重掺杂区相接触的第一掺杂类型掺杂区。
示例性地，所述第一第二掺杂类型重掺杂区和所述第一第一掺杂类型重掺杂区连接至输入/输出端，所述第二第一掺杂类型重掺杂区和所述第二第二掺杂类型重掺杂区连接至接地端。
示例性地，所述第一第一掺杂类型重掺杂区、第二第二掺杂类型深阱、所述第三第二掺杂类型重掺杂区、所述第一掺杂类型阱区和所述第二第一掺杂类型重掺杂区构成第一三极管；所述第三第二掺杂类型重掺杂区和所述第一掺杂类型掺杂区构成稳压二极管；所述第三第二掺杂类型重掺杂区、所述第一掺杂类型阱区、所述第二第二掺杂类型重掺杂区构成第二三极管；所述第一第二掺杂类型重掺杂区、所述第一第二掺杂类型深阱、所述第一掺杂类型深阱、所述第二第二掺杂类型深阱构成第三三极管；所述第二第一掺杂类型重掺杂区、所述第一掺杂类型阱区、所述第二第二掺杂类型深阱和所述第一掺杂类型深阱构成第四三极管；所述第一掺杂类型阱区和所述第二第一掺杂类型重掺杂区构成电阻。
示例性地，当正的瞬时脉冲信号从输入/输出端进入时，所述第四三极管和所述第三三极管构成第一晶闸管，所述第一晶闸管的触发电压高于所述稳压二极管的击穿电压。
示例性地，当负的瞬时脉冲信号从输入/输出端进入时，所述第三三极管和所述第四三极管构成第二晶闸管，所述第二晶闸管的触发电压小于所述第一三极管的反偏击穿电压。
示例性地，所述第一掺杂类型掺杂区位于所述第三第二掺杂类型重掺杂区下方。
本发明还提供一种TVS器件的制造方法，所述制造方法包括：
提供第一掺杂类型半导体衬底；
进行离子注入，以在所述第一掺杂类型半导体衬底表面形成第一第二掺杂类型离子注入区、第二第二掺杂类型离子注入区、以及位于所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区之间的第一第一掺杂类型离子注入区；
执行高温推阱工艺，以形成第一第二掺杂类型深阱、第二第二掺杂类型深阱、以及位于所述第一第二掺杂类型深阱和所述第二第二掺杂类型深阱之间的第一掺杂类型深阱；
在所述第二第二掺杂类型深阱中形成第一掺杂类型阱区；
进行离子注入，以形成于所述第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区、位于所述第一掺杂类型阱区中的第二第二掺杂类型重掺杂区和部分位于所述第一掺杂类型阱区中、部分位于所述第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区，以及位于所述第二第二掺杂类型深阱中的第一第一掺杂类型重掺杂区和位于所述第一掺杂类型阱区中的第二第一掺杂类型重掺杂区；
进行第一掺杂类型离子注入，以在所述第一掺杂类型阱区中形成与所述第三第二掺杂类型重掺杂区相接触的第一掺杂类型掺杂区。
示例性地，形成所述第一掺杂类型阱区的方法包括：
进行离子注入，以在所述第二第二掺杂类型深阱中形成第二第一掺杂类型离子注入区；
执行高温推阱工艺，以形成所述第一掺杂类型阱区。
示例性地，在形成所述第一掺杂类型掺杂区的步骤之后，还包括：执行退火工艺，以激活掺杂离子。
示例性地，形成所述第一第二掺杂类型离子注入区、所述第二第二掺杂类型离子注入区和所述第一掺杂类型离子注入区的步骤包括：
形成覆盖所述半导体衬底的第一掩膜层；
刻蚀所述第一掩膜层，以形成第二掺杂类型注入窗口；
执行第二掺杂类型离子注入，以形成所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区；
形成覆盖所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区的第二掩膜层，并去除所述第一掩膜层；
以所述第二掩膜层为掩膜执行第一掺杂类型离子注入，以形成所述第一第一掺杂类型离子注入区。
本发明提供的TVS器件结构简单，成本低廉，并且隔离效果好，ESD鲁棒性高、便于集成，采用寄生SCR来替代常规的PN结正向二极管，其电流泄放能力更强，电容更小。本发明提供的制造方法采用高温推阱同时形成第二掺杂类型深阱和第一掺杂类型深阱，不仅可以进一步降低器件的寄生电容，并且可以减少深阱的横扩尺寸，显著降低TVS芯片集成面积，有效降低了制造成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明一实施例提供的TVS器件的剖面图；
图2示出了本发明一实施例提供的TVS器件的等效电路示意图；
图3示出了本发明一实施例提供的TVS器件的等效电路的原理示意图；
图4示出了本发明一实施例提供的TVS器件的制造方法的工艺流程图；
图5A-5E为根据本发明一实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
单一的雪崩二极管构成的TVS电容相当大，一般至少几十皮法，随着ESD能力的增大，电容也同比例增大，用于高速接口时会严重影响数据的完整性。现有的TVS器件，其中一种是采用注入埋层和生长高电阻率外延的方式，将低电容的二极管与TVS雪崩二极管集成在同一块芯片上，但是成本较高，并且高电阻率的外延工艺生产控制比较困难；另一种方式则采用常规的CMOS工艺，将二极管分布在芯片表面，此种方式制造的TVS有以下缺点：1由于常规的CMOS工艺中，阱的浓度一般比较大、结深比较浅，因此其寄生电容很大，不能满足目前高速接口对电容的要求；2不同二极管之间通过常规的P型半导体衬底进行隔离，隔离效果差，寄生BJT易开启，导致ESD鲁棒性能差；3、目前市场上通常是将一个正向低电容的二极管与TVS雪崩二极管串联，然后一起并联另外一个低电容反向二极管，来实现单向低电容TVS，但是面对超高速的I/O口应用，需要更小的电容，采用常规的二极管已经不能满足需求。
针对上述问题，本发明提供一种TVS器件，包括：第一掺杂类型半导体衬底；设置于所述第一掺杂类型半导体衬底上的第一第二掺杂类型深阱、第二第二掺杂类型深阱，以及位于所述第一第二掺杂类型深阱和第二第二掺杂类型深阱之间的第一掺杂类型深阱；设置于所述第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区；设置于所述第二第二掺杂类型深阱中的第一掺杂类型阱区和第一第一掺杂类型重掺杂区；设置于所述第一掺杂类型阱区中的第二第一掺杂类型重掺杂区和第二第二掺杂类型重掺杂区；部分位于所述第一掺杂类型阱区中、部分位于所述第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区；以及设置于所述第一掺杂类型阱区中、并且与所述第三第二掺杂类型重掺杂区相接触的第一掺杂类型掺杂区。
本发明还提供一种TVS器件的制造方法，包括：提供第一掺杂类型半导体衬底；进行离子注入，以在所述第一掺杂类型半导体衬底表面形成第一第二掺杂类型离子注入区、第二第二掺杂类型离子注入区、以及位于所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区之间的第一第一掺杂类型离子注入区；执行高温推阱工艺，以形成第一第二掺杂类型深阱、第二第二掺杂类型深阱、以及位于所述第一第二掺杂类型深阱和所述第二第二掺杂类型深阱之间的第一掺杂类型深阱；在所述第二第二掺杂类型深阱中形成第一掺杂类型阱区；进行离子注入，以形成于所述第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区、位于所述第一掺杂类型阱区中的第二第二掺杂类型重掺杂区和部分位于所述第一掺杂类型阱区中、部分位于所述第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区，以及位于所述第二第二掺杂类型深阱中的第一第一掺杂类型重掺杂区和位于所述第一掺杂类型阱区中的第二第一掺杂类型重掺杂区；进行第一掺杂类型离子注入，以在所述第一掺杂类型阱区中形成与所述第三第二掺杂类型重掺杂区相接触的第一掺杂类型掺杂区。
本发明提供的TVS器件结构简单，成本低廉，并且隔离效果好，ESD鲁棒性高、便于集成，采用寄生SCR来替代常规的PN结正向二极管，其电流泄放能力更强，电容更小。本发明提供的制造方法采用高温推阱同时形成深N阱和深P阱，不仅可以进一步降低器件的寄生电容，并且可以减少深阱的横扩尺寸，显著降低TVS芯片集成面积，有效降低了制造成本。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面将参照图1-图3，对本发明一实施方式的TVS器件做详细描述。
如图1所示，根据本发明一实施例的TVS器件包括：第一掺杂类型的半导体衬底100；设置于所述半导体衬底100上的第一第二掺杂类型深阱101、第二第二掺杂类型深阱102，以及设置于所述第一第二掺杂类型深阱101和第二第二掺杂类型深阱102之间的第一掺杂类型深阱103；设置于所述第一第二掺杂类型深阱101中的第一第二掺杂类型重掺杂区104；设置于所述第二第二掺杂类型深阱102中的第一掺杂类型阱区105和第一第一掺杂类型重掺杂区106；设置于所述第一掺杂类型阱区105中的第二第一掺杂类型重掺杂区107和第二第二掺杂类型重掺杂区108；部分位于所述第一掺杂类型阱区105中、部分位于所述第二第二掺杂类型深阱102中的第三第二掺杂类型重掺杂区109；以及设置于所述第一掺杂类型阱区105中、并且与所述第三第二掺杂类型重掺杂区109相接触的第一掺杂类型掺杂区110。所述第一第二掺杂类型重掺杂区104和所述第一第一掺杂类型重掺杂区106连接至输入/输出端，所述第二第一掺杂类型重掺杂区107和所述第二第二掺杂类型重掺杂区108连接至接地端。
需要说明的是，本说明书中第一掺杂类型和第二掺杂类型泛指P型或N型，比如第一掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一掺杂类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二掺杂类型是P型，低掺杂P-型，高掺杂P+型其中之一。
在本实施例中，以第一掺杂类型为P型、第二掺杂类型为N型进行描述，即：半导体衬底100为P型掺杂半导体衬底，第一第二掺杂类型深阱101和第二第二掺杂类型深阱102为深N阱，第一掺杂类型深阱103为深P阱；第一第二掺杂类型重掺杂区104、第二第二掺杂类型重掺杂区108和第三第二掺杂类型重掺杂区109为N+源区；第一第一掺杂类型重掺杂区106、第二第一掺杂类型重掺杂区107为P+源区；第一掺杂类型阱区105为P型阱区；第一掺杂类型掺杂区110为P型掺杂区，其用于形成齐纳二极管的P型注入区。
具体地，半导体衬底100的构成材料可以包括半导体元素，例如单晶、多晶或是非晶体结构的硅或是硅锗，也可以包括混合的半导体结构，例如碳化硅、锑化铟、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合，也可以是绝缘体上硅(SOI)等。示例性的，所述半导体衬底为P型低掺杂的衬底，即P-衬底。
在半导体衬底表面上依次设置有第一第二掺杂类型深阱101、第二第二掺杂类型深阱102和第一掺杂类型深阱103，第一掺杂类型深阱设置于所述第一第二掺杂类型深阱101和第二第二掺杂类型深阱102之间，并分别与所述第一第二掺杂类型深阱101和第二第二掺杂类型深阱102相接触。示例性地，第一第二掺杂类型深阱101、第二第二掺杂类型深阱102和第一掺杂类型深阱103可通过高温推阱工艺形成，其结深在5um～15um之间。与通过常规的P型半导体衬底进行隔离的TVS器件相比，采用第二掺杂类型深阱和第一掺杂类型深阱进行隔离可以提高隔离效果，因而可以进一步降低寄生电容，减少寄生BJT的开启，提高ESD鲁棒性能，并且第二掺杂类型深阱和第一掺杂类型深阱结深较深，横扩尺寸较小，因而可以进一步减小器件的尺寸。
第一第二掺杂类型深阱101中形成有第一第二掺杂类型重掺杂区104。示例性地，所述第一第二掺杂类型重掺杂区104的掺杂离子包括砷离子和磷离子。可以通过调节砷离子和磷离子的掺杂浓度来调节器件的工作电压，其掺杂浓度越高，工作电压越低。示例性地，砷离子的掺杂浓度可以为5E15cm-3-1E16cm-3，磷离子的掺杂浓度可以为1E14cm-3-1E15cm-3。
第二第二掺杂类型深阱102中形成有相互独立的第一掺杂类型阱区105和第一第一掺杂类型重掺杂区106。示例性地，所述第一掺杂类型阱区105也可通过高温推阱工艺形成，其掺杂浓度例如为1E13cm-3～1E14cm-3。第一第一掺杂类型重掺杂区106的掺杂离子包括二氟化硼离子，可通过调节二氟化硼离子的掺杂浓度来调节第一第一掺杂类型重掺杂区106与互连线之间的接触电阻，掺杂浓度越高，接触电阻越低。示例性地，第一第一掺杂类型重掺杂区106的掺杂离子的掺杂浓度为1E15cm-3-1E16cm-3。
第一掺杂类型阱区105中依次形成有第二第一掺杂类型重掺杂区107、第二第二掺杂类型重掺杂区108、第三第二掺杂类型重掺杂区109和第一掺杂类型掺杂区110。其中，第二第一掺杂类型重掺杂区107形成于靠近第一掺杂类型深阱103一侧，第三第二掺杂类型重掺杂区109形成于靠近第一第一掺杂类型重掺杂区106一侧，并且其部分位于第一掺杂类型阱区105中，部分位于第二第二掺杂类型深阱102中。第一掺杂类型掺杂区110与所述第三第二掺杂类型重掺杂区109接触，示例性地，第一掺杂类型掺杂区110设置于所述第三第二掺杂类型重掺杂区109下方。示例性地，所述第一掺杂类型掺杂区110的掺杂离子包括磷离子和硼离子，所述磷离子的掺杂浓度例如为1E13cm-3～1E14cm-3，硼离子的掺杂浓度例如为1E14cm-3～1E15cm-3。
本实施例所提供的TVS器件的等效电路如图2、图3所示。
如图2所示，在第二第二掺杂类型深阱102中，电流从第一第一掺杂类型重掺杂区106进入，依次经过第二第二掺杂类型深阱102、第三第二掺杂类型重掺杂区109、第一掺杂类型阱区105、最终流出第二第一掺杂类型重掺杂区107，所述第二第一掺杂类型重掺杂区、第二第二掺杂类型深阱、所述第三第二掺杂类型重掺杂区、所述第一掺杂类型阱区和所述第一第一掺杂类型重掺杂区构成第一三极管Q1，本实施例中，所述第一三极管为PNP三极管。
在第二第二掺杂类型深阱102中，第三第二掺杂类型重掺杂区109及其下方的第一掺杂类型掺杂区110构成反偏的稳压二极管Z1。通过调节稳压二极管Z1的击穿电压，可以精确的实现不同电压档位的TVS产品。示例性地，可以通过调节第一掺杂类型掺杂区110的掺杂浓度来调节稳压二极管Z1的击穿电压，掺杂浓度越大，稳压二极管Z1的击穿电压越大。
在第二第二掺杂类型深阱102中，第三第二掺杂类型重掺杂区109、第一掺杂类型阱区105、第二第二掺杂类型重掺杂区108构成了第二三极管Q2。本实施例中，所述第二三极管Q2为NPN三极管。
在第二第二掺杂类型深阱102中，电流从第一掺杂类型阱区105中流过，并由第二第一掺杂类型重掺杂区107流出，此时电流流过的区域有电阻，即认为所述第一掺杂类型阱区105和所述第二第一掺杂类型重掺杂区107构成电阻R。
在第一第二掺杂类型深阱101、第一掺杂类型深阱103和第二第二掺杂类型深阱102之间，所述第一第二掺杂类型重掺杂区104、所述第一第二掺杂类型深阱101、所述第一掺杂类型深阱103和所述第二第二掺杂类型深阱102构成第三三极管Q3。本实施例中，所述第三三极管为NPN三极管。
在第一掺杂类型深阱103和第二第二掺杂类型深阱102之间，所述第二第一掺杂类型重掺杂区107、所述第一掺杂类型阱区105、所述第二第二掺杂类型深阱102和所述第一掺杂类型深阱103构成第四三极管Q4。本实施例中，所述第四三极管为PNP三极管。
当正的瞬时脉冲信号从输入/输出端进入时，所述第四三极管Q4和第三三极管Q3构成第一晶闸管，所述第一晶闸管的触发电压由第三三极管Q3和第四三极管Q4之间的第一掺杂类型深阱的宽度和掺杂浓度决定，对于5V的应用电压来说，可选地，所述的第一掺杂类型深阱103的宽度为5um-10um，掺杂浓度为1E14cm-3-1E15cm-3。当负的瞬时脉冲信号从输入/输出端进入时，第三三极管Q3和第四三极管Q4构成第二晶闸管，其触发电压需小于所述第一三极管Q1的反偏击穿电压。第一三极管Q1和第二三极管Q2构成第三晶闸管。本实施例中，所述第三晶闸管为PNPM晶闸管。所述第三晶闸管的触发电压由稳压二极管Z1的击穿电压决定，对于5V的应用电压来说，可选地，稳压二极管Z1的击穿电压为6V-8V。
如图3所示，当正的瞬时脉冲信号从I/O接口进入时，第四三极管Q4和第三三极管Q3构成第一晶闸管，由于第一晶闸管设置的触发电压高于稳压二极管Z1的击穿电压，因此稳压二极管Z1先击穿，第一三极管Q1开启，稳压二极管Z1产生的雪崩电流或齐纳电流流向第二第一掺杂类型重掺杂区107。在正的瞬时脉冲信号的作用下，电流密度持续增大，由于电阻R会产生电压降，当压降达到一定时，第二三极管Q2将开启，此时第一三极管Q1和第二三极管Q2构成的第一PNPN晶闸管完全开启，脉冲电流的流通路径1如图3所示。由于此时空穴和电子一起导电，其产生的电导调制效应导致电阻值非常小，因此可以承受更大的脉冲电流。
当负的瞬时脉冲信号从I/O接口进入时，第三三极管Q3和第四三极管Q4构成第二晶闸管，由于其设置的触发电压小于第一三极管Q1的反偏击穿电压，因此脉冲信号经过第三三极管Q3和第四三极管Q4流入GND，此时由于晶闸管比常规的PN结的电流能力更强，并且电容更小，因而提高了TVS器件的电流泄放能力，并降低了器件的电容。
本发明提供的TVS器件结构简单，成本低廉，并且隔离效果好，ESD鲁棒性高、便于集成，采用寄生SCR来替代常规的PN结正向二极管，其电流泄放能力更强，电容更小。
下面将参照图4以及图5A-图5E，对本发明一实施方式的TVS器件的制造方法做详细描述。下文所述的TVS器件的制造方法可用于制造上述的TVS器件。在本实施例中，以第一掺杂类型为P型、第二掺杂类型为N型进行描述。
首先，执行步骤401，如图5A所示，提供第一掺杂类型半导体衬底500。
半导体衬底500的构成材料可以包括半导体元素，例如单晶、多晶或是非晶体结构的硅或是硅锗，也可以包括混合的半导体结构，例如碳化硅、锑化铟、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合，也可以是绝缘体上硅(SOI)等。示例性的，所述P型半导体衬底500为P型低掺杂的衬底，即P-衬底。
执行步骤402，进行离子注入，以在所述第一掺杂类型半导体衬底表面形成第一第二掺杂类型离子注入区、第二第二掺杂类型离子注入区、以及位于所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区之间的第一第一掺杂类型离子注入区。
在一个实施例中，首先形成覆盖P型掺杂区的掩膜并进行N型离子注入，以形成第一N型掺杂区、第二N型掺杂区，再形成覆盖N型掺杂区的掩膜并进行P型离子注入，以形成P型掺杂区。在另一实施例中，也可以先进行P型离子注入，再进行N型离子注入。
示例性地，首先如图5A所示，形成覆盖所述半导体衬底500的第一掩膜层。示例性地，所述第一掩膜层包括氮化硅层502，其形成方法包括而不限于PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等。示例性地，在形成所述氮化硅层502之前，还包括在所述半导体衬底500表面生长一层牺牲氧化层501。
接着，刻蚀所述第一掩膜层，以形成N型注入窗口。可通过旋涂工艺在所述第一掩膜层上形成光刻胶层，接着通过曝光、显影等工艺图案化所述光刻胶层，使其定义所述N型注入窗口。接着采用湿法刻蚀工艺去除曝光区的第一掩膜层，以暴露其下方的半导体衬底500。
接着，执行N型离子注入，以形成所述第一第二掺杂类型离子注入区503和所述第二第二掺杂类型离子注入区504。
接着，如图5B所示，形成覆盖所述第一第二掺杂类型离子注入区503和所述第二第二掺杂类型离子注入区504的第二掩膜层，并去除所述第一掩膜层。示例性地，可在所述第一第二掺杂类型离子注入区503和所述第二第二掺杂类型离子注入区504上方生长一层氧化层505作为所述第二掩膜层，而其他区域由于氮化硅层502的覆盖不生长所述氧化层505。接着，以氧化层505为阻挡层进行P型离子注入，以形成第一第一掺杂类型离子注入区506。
接着，执行步骤403，如图5C所示，执行高温推阱工艺，以形成第一第二掺杂类型深阱507、第二第二掺杂类型深阱508、以及位于所述第一第二掺杂类型深阱507和所述第二第二掺杂类型深阱508之间的第一掺杂类型深阱509。
由于第一第二掺杂类型深阱507、第二第二掺杂类型深阱508和第一掺杂类型深阱509采用高温推阱同时形成，可以进一步降低器件的寄生电容，减少第二掺杂类型深阱和第一掺杂类型深阱的横扩尺寸，显著降低TVS芯片集成面积，并且减少了工艺流程，减少了工艺成本。可以通过调节高温推阱工艺的工艺时间和温度来调节第一第二掺杂类型深阱507、第二第二掺杂类型深阱508和第一掺杂类型深阱509的结深，工艺时间越长、温度越高，则结深越大。示例性地，所述高温推阱工艺的温度为1100℃-1200℃，时间为200min-400min，所形成的第一第二掺杂类型深阱507、第二第二掺杂类型深阱508和第一掺杂类型深阱509的结深为5um-15um。
接着，执行步骤404，如图5D所示，在所述第二第二掺杂类型深阱508中形成第一掺杂类型阱区510。
在一个实施例中，形成所述第一掺杂类型阱区510的方法包括：依次执行光刻工艺和离子注入，以在所述第二第二掺杂类型深阱508中形成第二第一掺杂类型离子注入区；执行高温推阱工艺，以形成所述第一掺杂类型阱区510。可以通过调节高温推阱工艺的工艺时间和温度来调节第一掺杂类型阱区510的结深，工艺时间越长、温度越高，则结深越大，第一掺杂类型阱区510的结深需小于第一第二掺杂类型深阱507、第二第二掺杂类型深阱508和第一掺杂类型深阱509的结深。示例性地，所述离子注入的注入剂量在1E13cm-3-1E14cm-3之间，高温推阱的工艺温度为1100℃-1200℃，时间为90min-180min。
接着，执行步骤405，如图5E所示，进行离子注入，以形成位于所述第一第二掺杂类型深阱507中的第一第二掺杂类型重掺杂区511、位于所述第一掺杂类型阱区510中的第二第二掺杂类型重掺杂区512和部分位于所述第一掺杂类型阱区510中、部分位于所述第二第二掺杂类型深阱508中的第三第二掺杂类型重掺杂区513，以及位于所述第二第二掺杂类型深阱508中的第一第一掺杂类型重掺杂区514和位于所述第一掺杂类型阱区510中的第二第一掺杂类型重掺杂区515。
在一个实施例中，首先进行N型离子注入，以形成位于所述第一第二掺杂类型深阱507中的第一第二掺杂类型重掺杂区511、位于所述第一掺杂类型阱区510中的第二第二掺杂类型重掺杂区512和部分位于所述第一掺杂类型阱区510中、部分位于所述第二第二掺杂类型深阱508中的第三第二掺杂类型重掺杂区513。接着，进行P型离子注入，以形成位于所述第二第二掺杂类型深阱508中的第一第一掺杂类型重掺杂区514和位于所述第一掺杂类型阱区510中的第二第一掺杂类型重掺杂区515。在另一实施例中，也可以先进行P型离子注入，再进行N型离子注入，其顺序在此不做限制。
接着，执行步骤406，进行第一掺杂类型离子注入，以在所述第一掺杂类型阱区510中形成与所述第三第二掺杂类型重掺杂区513相接触的第一掺杂类型掺杂区516。
在一个实施例中，所述第一掺杂类型掺杂区516形成于所述第三第二掺杂类型重掺杂区513下方。具体地，首先进行第一掺杂类型掺杂区的光刻曝光，以形成离子注入窗口。接着，进行P型掺杂离子注入。示例性地，首先注入剂量为1E13cm-3-1E14cm-3的磷离子，接着注入剂量为1E14cm-3-1E15cm-3的硼离子，注入能量为100Kev-300Kev。然后，执行退火工艺，以激活所注入的掺杂离子，所述退火工艺的温度例如为800℃-950℃，时间例如为15min-60min，退火工艺的温度越高、时间越长，则器件的击穿电压越高。
最后，沉积介质层，进行接触孔区的光刻曝光，并干法刻蚀曝光区的介质层，以形成接触孔区，然后淀积金属层，并进行金属层的光刻曝光，并干法刻蚀曝光区的金属，形成金属互连线。可以通过调节金属层的厚度调节金属互连线的电阻，作为示例，当所述金属层为铝时，其厚度为2um-4um。最后淀积钝化层，进行钝化层的光刻曝光，刻蚀曝光区的钝化层，形成金属电极引出。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。可以理解的是，本实施例的半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
本发明提供的制造方法采用高温推阱同时形成深N阱和深P阱，不仅可以进一步降低器件的寄生电容，并且可以减少深阱的横扩尺寸，显著降低TVS芯片集成面积，有效降低了制造成本。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种TVS器件，其特征在于，所述TVS器件包括：
第一掺杂类型半导体衬底；
设置于所述第一掺杂类型半导体衬底上的第一第二掺杂类型深阱、第二第二掺杂类型深阱，以及位于所述第一第二掺杂类型深阱和第二第二掺杂类型深阱之间的第一掺杂类型深阱；
设置于所述第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区；
设置于所述第二第二掺杂类型深阱中的第一掺杂类型阱区和第一第一掺杂类型重掺杂区；
设置于所述第一掺杂类型阱区中的第二第一掺杂类型重掺杂区和第二第二掺杂类型重掺杂区；
部分位于所述第一掺杂类型阱区中、部分位于所述第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区；以及
设置于所述第一掺杂类型阱区中、并且与所述第三第二掺杂类型重掺杂区相接触的第一掺杂类型掺杂区；
所述第一掺杂类型与第二掺杂类型相反；
其中，所述第一第二掺杂类型重掺杂区和所述第一第一掺杂类型重掺杂区连接至输入/输出端，所述第二第一掺杂类型重掺杂区和所述第二第二掺杂类型重掺杂区连接至接地端。
2.根据权利要求1所述的TVS器件，其特征在于，所述第一第一掺杂类型重掺杂区、第二第二掺杂类型深阱、所述第三第二掺杂类型重掺杂区、所述第一掺杂类型阱区和所述第二第一掺杂类型重掺杂区构成第一三极管；
所述第三第二掺杂类型重掺杂区和所述第一掺杂类型掺杂区构成稳压二极管；
所述第三第二掺杂类型重掺杂区、所述第一掺杂类型阱区、所述第二第二掺杂类型重掺杂区构成第二三极管；
所述第一第二掺杂类型重掺杂区、所述第一第二掺杂类型深阱、所述第一掺杂类型深阱、所述第二第二掺杂类型深阱构成第三三极管；
所述第二第一掺杂类型重掺杂区、所述第一掺杂类型阱区、所述第二第二掺杂类型深阱和所述第一掺杂类型深阱构成第四三极管；
所述第一掺杂类型阱区和所述第二第一掺杂类型重掺杂区构成电阻。
3.根据权利要求2所述的TVS器件，其特征在于，当正的瞬时脉冲信号从输入/输出端进入时，所述第四三极管和所述第三三极管构成第一晶闸管，所述第一晶闸管的触发电压高于所述稳压二极管的击穿电压。
4.根据权利要求2所述的TVS器件，其特征在于，当负的瞬时脉冲信号从输入/输出端进入时，所述第三三极管和所述第四三极管构成第二晶闸管，所述第二晶闸管的触发电压小于所述第一三极管的反偏击穿电压。
5.根据权利要求1所述的TVS器件，其特征在于，所述第一掺杂类型掺杂区位于所述第三第二掺杂类型重掺杂区下方。
6.一种TVS器件的制造方法，其特征在于，所述制造方法包括：
提供第一掺杂类型半导体衬底；
进行离子注入，以在所述第一掺杂类型半导体衬底表面形成第一第二掺杂类型离子注入区、第二第二掺杂类型离子注入区、以及位于所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区之间的第一第一掺杂类型离子注入区；
执行高温推阱工艺，以形成第一第二掺杂类型深阱、第二第二掺杂类型深阱、以及位于所述第一第二掺杂类型深阱和所述第二第二掺杂类型深阱之间的第一掺杂类型深阱；
在所述第二第二掺杂类型深阱中形成第一掺杂类型阱区；
进行离子注入，以形成于所述第一第二掺杂类型深阱中的第一第二掺杂类型重掺杂区、位于所述第一掺杂类型阱区中的第二第二掺杂类型重掺杂区和部分位于所述第一掺杂类型阱区中、部分位于所述第二第二掺杂类型深阱中的第三第二掺杂类型重掺杂区，以及位于所述第二第二掺杂类型深阱中的第一第一掺杂类型重掺杂区和位于所述第一掺杂类型阱区中的第二第一掺杂类型重掺杂区；
进行第一掺杂类型离子注入，以在所述第一掺杂类型阱区中形成与所述第三第二掺杂类型重掺杂区相接触的第一掺杂类型掺杂区；
其中，所述第一第二掺杂类型重掺杂区和所述第一第一掺杂类型重掺杂区连接至输入/输出端，所述第二第一掺杂类型重掺杂区和所述第二第二掺杂类型重掺杂区连接至接地端。
7.根据权利要求6所述的制造方法，其特征在于，形成所述第一掺杂类型阱区的方法包括：
进行离子注入，以在所述第二第二掺杂类型深阱中形成第二第一掺杂类型离子注入区；
执行高温推阱工艺，以形成所述第一掺杂类型阱区。
8.根据权利要求6所述的制造方法，其特征在于，在形成所述第一掺杂类型掺杂区的步骤之后，还包括：执行退火工艺，以激活掺杂离子。
9.根据权利要求6所述的制造方法，其特征在于，形成所述第一第二掺杂类型离子注入区、所述第二第二掺杂类型离子注入区和所述第一第一掺杂类型离子注入区的步骤包括：
形成覆盖所述半导体衬底的第一掩膜层；
刻蚀所述第一掩膜层，以形成第二掺杂类型注入窗口；
执行第二掺杂类型离子注入，以形成所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区；
形成覆盖所述第一第二掺杂类型离子注入区和所述第二第二掺杂类型离子注入区的第二掩膜层，并去除所述第一掩膜层；
以所述第二掩膜层为掩膜执行第一掺杂类型离子注入，以形成所述第一第一掺杂类型离子注入区。
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