KR101049797B1 - 고성능 과도전압 방호소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 고성능 TVS(Transient Voltage Suppressor) 소자 및 그 제조방법에 관한 것으로서, 반도체 기판의 상부에 제1접합부, 제2접합부 및 제3접합부를 저온에서 형성하여 이용한다. 특히 상기 제1접합부, 제2접합부, 제3접합부의 형성에 있어서 확산억제를 이용하여 고농도층과 저농도층이 만나는 접합면에서 불순물 농도의 구배를 높게 한다. 이어서 BJT(Bipolar Junction Transistor) 동작을 하는 구역과 스티어링의 Zener 동작을 하는 구역이 조합되어 하나의 TVS로 동작하게 된다. 이러한 구조에서 제2접합부는 제3접합부로부터 주입된 운반자를 가속시켜 빠르게 제1접합부로 이동하도록 한다. 그리고 반도체 접합층과 금속배선을 연결하여 ESD 보호성능이 우수한 TVS를 작은 면적에 제작하는 구조 및 제작방법을 제공한다. 이렇게 개량된 TVS 소자의 구조와 제작방법은 동작전압이 높아도 수 ns의 고속으로 동작하는 성능의 TVS를 구현할 수 있게 하여 ESD 보호성능을 높인다.

Description

고성능 과도전압 방호소자 및 그 제조방법{Device and Fabrication Method of High-Performance TVS}
본 발명은 고성능 TVS(Transient Voltage Suppressor) 소자 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 정전기(ESD)나 써지(surge)와 같은 순간적인 과도 전압을 빠르게 방호할 수 있는 고성능 TVS 소자 및 그 제조방법에 관한 것이다.
TVS 소자는 과도한 순간전력을 항복(breakdown) 부근의 영역에서 해소시키는 동작을 하도록 제작된 소자이다. 외부로부터 입력되는 써지(surge)나 정전기(ESD : Electrostatic Discharge)의 과도한 순간전력이 인가된 경우에 과도전력을 외부로 우회(bypass)시켜 회로의 내부로 일정한 한계치 이상의 전압이 전파되지 않도록 하여 내부의 회로나 부품을 보호하는 역할을 한다.
이러한 목적으로 단순한 구조의 TVS를 비롯하여 스티어링 다이오드를 부착한 TVS, 여러 개의 TVS를 배열한 TVS 어레이와 같이 다양한 형태로 개발되어 사용된다. 또한, TVS를 제작하는 물질도 세라믹, 반도체, 고분자와 같이 다양하며, 그 응용 또한 이동통신기기, 컴퓨터, 디스플레이, TV, 디지털카메라, 자동차 전장, 모터와 같이 매우 폭이 넓다. 그 중에서 반도체 TVS는 동작속도, 크기, 이동성, 잡음에 대한 성능상의 장점으로 고성능 IT 제품에 주로 이용된다. 그런데 최근의 반도체 기술이 발전하여 나노 스케일로 소자의 크기가 감소하여 정전기에 대해 더욱 취약해져 이에 대한 대처가 매우 중요하다 하겠다. 그리고 근래에 ESD 보호용 소자에 대한 제품개발이 쉬워졌음에도 불구하고 동작속도 측면에서 TVS 소자의 성능은 아직도 많은 발전이 요구된다.
도 1a 내지 도 1f는 종래의 ESD 보호용 소자들의 단면구조를 보인 단면도이다.
도 1a는 비특허문헌 1에 제안된 구조로서, 수직형에서 펀치쓰루(punch through)로 동작하는 저전압용 TVS 소자의 단면구조이다. 그림과 같이 N++, P+, P, N+층이 차례로 접합되는 구조로서 이온주입으로 접합을 형성하며, 저전압에서 구동하는데 유리하게 설계되어 있다. 즉 N++-P+ 계면에서 항복이 일어나고, P층을 통과하여 전류가 흐르게 된다. 이중으로 이루어진 P+-P층은 펀치쓰루 모드로 항복전압을 조절하면서 3~4V 이하의 낮은 전압에서 구동하도록 하는 역할을 한다. 단, 고속으로 트리거링 작용을 하는 제너(Zener)접합이 없는 N-P-N의 BJT(Bipolar Junction Transistor)구조이므로 동작속도를 높이는데 한계가 있다.
도 1b는 비특허문헌 2에 제안된 구조도로, 수평형에서 펀치쓰루 모드로 동작하는 저전압용 TVS 소자구조이다. 전술한 도 1a와 유사하며 N++, P+, P, N+층이 차례로 접합하는 특징을 나타낸다. 도 1a와 마찬가지로 저전압으로 동작하는 고집적회로를 보호하기 위해 삽입하여 사용하는데 유용하다. 또한, 고속으로 트리거링의 작용을 하는 Zener 접합이 없는 N-P-N 구조의 TVS로서 저전압 구동에 유리하지만, 동작속도를 높이는데 한계가 있다.
도 1c는 비특허문헌 3에 제안된 구조로서, 알파앤오메가사의 슈퍼클램프 구조의 TVS로 Bipolar와 Zener의 복합적 동작이 작용하도록 설계되어 클램핑 전압과 순간 전류구동에 대한 성능이 우수하다. 또한, 정전용량이 크게 사용하는 용도에 적합하며, 저정전용량으로 제작하기에 부적합한 구조를 지닌다. 이러한 구조는 다이오드가 커플링된 BJT로 고전력용의 단채널에 적합하며, 고속통신회로용 다채널 어레이에는 부적합하다.
도 1d는 특허문헌 1에 제안된 구조로서, BJT와 트리거링 다이오드를 조합한 TVS 소자의 단면도이다. n+층 아래에 p+층의 그리드를 넣어서 정전용량의 감소를 추구하였다. 이온주입 및 확산에 의해 접합을 형성한다. 그리드의 접합이 많아서 접합의 총면적이 넓어서 기생정전용량과 누설전류가 증가하고, 항복전압이 균일하게 제어하기 어렵다.
도 1e는 특허문헌 2에 제안된 구조로서, 저전압에서 구동하는 TVS 소자구조이다. 전술한 도 1a와 유사하며 n+, p+, p-, n+층을 차례로 하는 접합하는 에피를 성장하였으며, 메사식각을 통하여 소자를 제작하는 특징을 나타낸다. 이 소자에서 접합의 구조는 도 1a 내지 도 1b와 유사하며, 역시 저전압에서 동작하는데 유리하게 설계되었다.
도 1f는 특허문헌 3에 제안된 구조로서, BJT와 다이오드를 조합한 TVS 소자의 단면구조이다. 다이오드를 JBT접합의 상부에 배치하여 면적을 감소시키는 특징을 지닌다. 이 소자에서 접합의 구조는 복잡하게 구성되었으며, 식각에 의해 제한된 공정의 복잡성으로 인하여 제작하기 어렵다.
도 1g는 특허문헌 4에 제안된 구조로서, BJT와 트리거링 다이오드를 조합한 TVS 소자를 이용하는 필터소자의 단면구조이다. 다수의 트렌치를 이용하여 커패시터를 제작하며, 전극을 연결하여 필터를 제작하는 구조를 제시한다. 소자의 내부에 BJT, Zener 접합이 배치되는 구조가 복잡하며, 소자의 등가회로 구성도 도 1c의 경우와는 상이하다.
도 1h는 특허문헌 5에 제안된 구조로서, BJT와 트리거링 다이오드를 조합한 TVS 소자의 단면구조이다. 매립층(buried layer)을 하단에 배치하였으며, 비교적 간단하게 수평형으로 전극이 형성된다. 이 소자 구조는 도면상으로 간단하여 고집적회로에 삽입하는 수평형 TVS로 이용하는데 유용하다.
상술한 바와 같이, 종래의 기술은 대부분 저전압을 위한 TVS 구조에 대한 논문과 특허들이다. 대부분의 접합계면이 불순물 도판트(dopant)의 주입과 확산 공정을 이용하여 제조되며, 이온 주입 및 확산 공정을 통해 형성된 접합의 위치와 농도에 대한 재현성과 균일성이 불량하다. 따라서 생산 수율을 높이기 어렵고, 확산한 도판트의 분포가 날카롭지 못하여 제너항복이 넓은 범위에서 완만하게 일어나고, 이에 따른 저항성분이 증가하여 다이나믹 저항이 높아져, 동작시 열 발생과 전력소모의 원인이 되고, 고속 동작을 기대하기 어렵다. 따라서 종래의 방법으로는 소자의 동작속도를 높이려는 시도가 거의 없으며, 고전압에서도 ESD 성능을 우수하게 구현하는데 한계가 있다.
또한, 반도체 소자는 항복전압 X 동작속도가 대체로 일정한 값을 유지하는 FOM(Figure-Of-Merit)의 한계성을 가지고 동작한다. 따라서, 구동전압을 높이기 위하여 항복전압을 높이면 동작속도가 감소하여 구동전압과 동작속도를 트레이드 오프(trade-off)하면서 사용하게 된다. 이러한 물리적 한계를 극복하기 위해서는 소자의 구조를 변경하거나 특성이 상이한 물질을 소재로 도입하여 사용하는 방법을 강구해야 한다.
1. 한국특허등록 제0936644호 (2010.01.06.) 2. 미국공개특허 US 2003/0205775 A1, (2003.11.06.) 3. 미국특허공보 US 6,515,345 B2, (2003.02.04.) 4. 미국공개특허 US 2009/0261897 A1, (2009.10.22.) 5. 미국특허공보 US 6,867,436 B1, (2005.03.15.)
1. J. Urresti, S. Hidalgo, D. Flores, J. Roig, J. Rebollo, and J. Millan, "Low voltage TVS devices: Design and fabrication," IEEE, pp. 257-260, 2002. 2. J. Urresti, S. Hidalgo, D. Flores, J. Roig, and J. Rebollo, "Lateral punch-through TVS devices: Design and fabrication," Proceedings of the 2009 Spanish conference on electronic devices, Feb. pp. 11-13, 2009 3. A. Bobde, S. Malikarjunaswamy, M. Ho, and F. Hebert, "A Novel ESD Super-Clamp Structure for TVS Applications," Alpha&Omega Semiconductor(www.aosmd.com)
본 발명의 목적은 구동전압을 높이기 위하여 항복전압을 높이면 동작속도가 감소하는 FOM(Figure-of-Merit)의 한계성을 극복하기 위한 고성능 TVS 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 동작속도와 전류구동력을 동시에 높이기 위하여 높은 농도구배를 갖는 접합층을 저온에서 형성하고, 고유한 소자구조와 불순물 도핑층을 이용하는 고성능 TVS 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 ESD를 초기에 제어하여 내부의 전자회로나 저전압 부품을 안정하게 보호하는 고성능 TVS 구조 및 그 제조방법을 제공함에 있다.
전술한 과제를 해결하기 위한 본 발명에 따른 고성능 TVS 소자는, 반도체 기판, 반도체 기판 상부에 적어도 2개의 도핑층으로 형성되는 제1접합부, 제1접합부 상부에 적어도 3개의 도핑층으로 형성되는 제2접합부, 제2접합부 상부에 적어도 2개의 도핑층으로 형성되는 제3접합부, 제3접합부의 양측면에 형성되는 제너(Zener)접합부, 제1접합부, 제2접합부 및 제3접합부로 형성되는 BJT접합부 및 제너 접합부와 상기 기판에 형성된 접지(ground)와 연결되는 금속배선을 포함한다.
본 발명의 바람직한 실시예에 따르면, 제1접합부는 저농도층과 고농도층의 적어도 2층으로 형성되어 저농도층은 1014~1017 cm-3 농도로 항복전압을 조절하며, 고농도층은 1019~1021 cm-3의 불순물 농도로 형성되어 TVS의 직렬저항을 줄인다.
본 발명의 바람직한 실시예에 따르면, 제2접합부는 시드(seed)층, 고농도층 및 캡(cap)층을 포함하여 적어도 3개의 도핑층으로 형성되며, 고농도층은 확산저지를 위하여 Si1 - xGex층으로 형성한다.
본 발명의 바람직한 실시예에 따르면, Si1-xGex층은 Ge의 몰분율(x)을 0 ~ 0.3의 범위에서 조절하여 일정한 몰분율을 갖는 사각형 구조나 몰분율을 변화시켜 기울기를 갖는 삼각형 구조를 갖는다.
본 발명의 바람직한 실시예에 따르면, 제3접합부는 고농도로 이온주입하거나 IDP(In-situ Doped Poly-silicon)박막을 이용하여 고농도층을 형성한다.
한편, 본 발명에 따른 고성능 TVS 소자 제조방법의 일실시예는, 반도체 기판 준비단계, 반도체 기판 상부에 n-p-n 또는 p-n-p 접합구조를 취하도록 제1접합부, 제2접합부, 제3접합부를 차례로 형성하는 접합부 형성단계, TVS의 소자로 동작하는 부분을 남기고 나머지 부분은 식각하여 반도체 기판이 노출되도록 하는 식각단계, TVS가 제작되는 영역의 표면에 산화막을 증착시키는 산화막 증착단계, 포토리소그래피로 PR패턴을 형성하여 제3접합부와 기판에 이온주입하고, RTA를 이용하여 열처리하여 상기 제3접합부와 상기 반도체 기판에 동시에 고농도층을 형성하는 고농도층 형성단계, 포토리소그래피 및 산화막 식각의 반도체 공정을 통하여 오믹접합을 위한 고농도층 접촉창과 저농도층 접촉창을 형성하는 접촉창 형성단계, 반도체-금속의 오믹 접촉을 위한 금속박막 증착단계 및 포토리소그래피와 금속막 식각을 통하여 제너 접합부와 접지를 연결하는 금속배선 형성단계를 포함하되, 제1접합부는 항복전압을 조절하고, 직렬저항을 줄이기 위해 저농도층과 고농도층의 적어도 2층으로 형성되고, 상기 제2접합부는 고속동작을 위하여 불순물의 확산을 최소로 저지하도록 저온에서 형성되며, 제3접합부는 직류이득을 높일 수 있도록 고농도로 형성된다.
한편, 본 발명에 따른 고성능 TVS 소자 제조방법의 다른 실시예는, 반도체 기판 준비단계, 반도체 기판 상부에 n-p-n 또는 p-n-p 접합구조를 취하도록 제1접합부, 제2접합부, 제3접합부를 차례로 형성하는 접합부 형성단계, TVS의 주요 소자로 동작하는 부분을 남기고 나머지 부분은 식각하여 반도체 기판이 노출되도록 하는 식각단계, 산화막을 LTO로 증착하고, 포토리소그래피 및 산화막 식각을 통하여 접합창을 형성하는 접합창 형성단계, 저온에서 IDP 고농도층을 증착하고, RTA로 열처리한 후 제3접합부와 반도체 기판에 고농도층을 형성하는 고농도층 형성단계, 실리콘 산화막을 LTO로 증착하고, 포토리소그래피 및 산화막 식각을 통하여 오믹접합을 위한 접촉창을 형성하는 접촉창 형성단계, 반도체-금속접합을 위한 금속박막 증착단계 및 포토리소그래피와 금속막 식각을 통하여 제너 접합부와 접지를 연결하는 금속배선 형성단계를 포함하되, 제1접합부는 저농도층과 고농도층으로 형성되어 고전압에서 동작할 수 있도록 항복전압을 조절하고, 상기 제2접합부는 고속동작을 위하여 불순물의 확산을 최소로 저지하도록 저온에서 형성되며, 제3접합부는 직류이득을 높일 수 있도록 고농도로 형성된다.
본 발명에 따른 고성능 TVS 소자 및 그 제조방법은 다수의 반도체 도핑층의 형성에 농도구배를 높게 하기 위해 저온에서 확산저지층으로 접합을 형성하여 접합계면이 날카롭게 제어함으로써 소자의 항복전압을 정확하게 조절할 수 있는 효과가 있다.
또한, Zener 접합을 형성하여 Zener항복 및 펀치쓰루항복의 물리적 현상이 동작하여 TVS의 다이나믹 저항이 낮고, 전류구동력이 높고, ESD 호보 성능이 HBM(Human Body Model) 30 kV 이상으로 높아지는 효과가 있다.
또한, 공정단계가 간단하여 항복전압의 조절이 용이하고, 작은 면적에 제작할 수 있어 제품의 양산성과 신뢰성이 우수한 효과가 있다.
또한, 고속통신회로나 무선통신기기를 정전기(ESD)나 써지(surge)로부터 보호하기 위하여 초소형, 고속화, 저정전용량의 반도체 TVS가 제공되는 효과가 있다.
아울러, 고속으로 동작하는 스위칭 레귤레이터와 같은 응용에도 유용한 효과가 있다.
도 1a 내지 도 1f는 종래의 TVS 소자의 기술을 보인 단면도,
도 2a 내지 도 2c는 본 발명에 의한 TVS 소자의 단면도,
도 3a 및 도 3b는 본 발명에 의한 도핑층의 단면도,
도 4는 도핑에 의한 불순물 농도의 깊이분포도,
도 5는 종래기술과 본 발명에 의한 TVS의 TLP 특성비교표,
도 6a 내지 도 6f는 본 발명의 제1 실시예에 따른 TVS 소자의 제조방법을 나타내는 공정 단면도,
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 TVS 소자의 제조방법을 나타내는 공정 단면도이다.
이하, 본 발명을 바람직한 실시예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 예시된 도면은 발명의 명확성을 위하여 핵심적인 내용만 도시하고 부수적인 것은 생략하였으므로 도면에 한정하여 해석해서는 아니된다.
본 발명에서 사용되는 고농도와 저농도; 고온과 저온은 일반적으로 반도체 제조공정에서 사용되는 상대적인 개념의 용어로서 절대적인 것은 아니다.
일례로 n형 도핑층의 경우, 저농도는(n-)는 1014~1017cm-3, 고농도(n+)는 1018~1019cm-3, 초고농도(n++)는 1020cm-3로 구분하나 절대적인 값은 아니다.
실리콘 반도체 공정에서 저온은 Al과 같은 저융점 금속이 변형되지 않는 700℃이하의 온도를 가리키나 이도 절대적인 값은 아니다.
도 2a는 본 발명에 따른 제1실시예의 고성능 TVS 소자의 단면도로서, BJT(620)와 트리거링 다이오드(630)가 조합된 TVS 소자구조이다. 본 발명의 고성능 TVS 소자에는 BJT 동작을 하는 부위에 n-p-n 내지는 p-n-p 구조를 기본적인 접합구조로 이용할 수 있는데, 여기에서는 주로 n-p-n 구조로 예를 들어서 설명한다.
우선적으로 반도체 기판(601)에 제1접합부(602), 제2접합부(603), 제3접합부(604)를 차례로 형성한다. 각각의 접합부는 두 개 이상의 에피층 내지는 이온주입에 의한 도핑층으로 구성하여 형성된다. 제1접합부(602)는 BJT로 보면 콜렉터층에 대응되며, 저농도층(n-)과 고농도층(n+)으로 구분되어 2층 이상인 다수의 층으로 형성하여 고전압에서 동작할 수 있도록 항복전압을 조절하는 역할을 한다. 제1접합부(602)의 상부 저농도층(n-)은 1014~1017 cm-3의 불순물 농도로 형성하여 TVS의 항복전압을 조절하게 된다. 제1접합부(602)의 하부 고농도층(n+)은 1019~1021 cm-3의 불순물 농도로 형성하여 TVS의 직렬저항을 줄이도록 한다. 제3접합부(604)의 하부 n+층은 제2접합부(603)의 p+층과 만나서 계면을 이루며, 여기에서 제2접합부(603)는 BJT의 베이스와 같은 역할을 하게 된다.
제2접합부(603)는 BJT의 베이스층에 대응되며, 고속동작에 유리하게 불순물의 확산을 최소로 저지하도록 700℃ 이하의 저온에서 형성한다. 제3접합부(604)의 농도(N)를 최대한 높임으로써 제2접합부(603)와의 농도(N)차이를 크게 유지하고, 제2접합부(603)의 두께(t)를 얇게 하여 직류(DC)이득을 높인다. 즉, 제너항복에 의해 전류가 조금만 주입되면, 바로 이어서 제2접합부(603)를 통하여 DC 이득만큼 전류가 증폭되어 제1접합부(602)로 전자가 이송되기 시작한다. 제2접합부(603)의 구조에 대해서는 후술할 도 3a와 도 3b에 상세히 설명되어 있으며, 3개 이상인 다수의 도핑층으로 형성된다. 따라서 제2접합부(603)에 대한 내용은 도 3a와 도 3b에서 세부적으로 다루기로 한다.
제3접합부(604)는 우선 p-층을 포함하여 하나 이상의 도핑층으로 형성된다. 또한, 고농도의 이온주입층 내지는 IDP(In-situ Doped Poly-silicon)층을 통하여 부분적으로 n+의 고농도층(607)을 형성한다. 이러한 동작을 BJT에 대비하여 설명하자면, 제3접합부(604)는 n+ 고농도층의 에미터에 해당되어 DC 이득을 최대로 높일 수 있도록 형성된다. 이렇게 함으로써 n+ 고농도층의 하부에서 제2접합부(603)와 만나서 BJT의 에미터와 같은 동작이 되도록 하며, 동시에 고농도층의 양쪽 측면으로 형성되는 n+-p- 접합은 양 측면방향으로 Zener 동작을 할 수 있도록 한다. 따라서 제3접합부(604)는 하부로는 BJT 동작을 하게 되고, 양쪽 측면으로는 트리거링의 역할인 Zener 동작을 하게 된다. 그리고 트리거링 역할도 중요하지만, Zener 접합은 상당한 정도의 전류로 구동하여 정전기에 의한 전류를 초기에 해소해주는 동작을 하게 된다. 따라서 ESD에 노출된 순간의 초기에 구동하기 시작하여 TVS 동작의 1/4 이상은 Zener 동작에 의해 구동된다.
도 2b는 본 발명에 따른 제2실시예의 고성능 TVS 소자의 단면도로서, 반도체 기판(701)의 상부에 제1접합부(702), 제2접합부(703), 제3접합부(704)로 형성된다. 제3접합부(704)는 BJT로 대비하여 보면 에미터에 해당되며, DC 이득을 최대로 높일 수 있도록 고농도층으로 형성한다. 특히 제3접합부(704) 상부에 IDP층(709)을 이용함으로써 날카로운 고농도의 접합이 되도록 하는데 매우 유리하다. 특히 IDP층(709)은 하부의 제2접합부(703)나 양측면의 Zener 접합동작으로 인하여 주입된 소수운반자의 수명을 줄여서 고속으로 스위칭하는 성능을 높이게 된다. 제2접합부(703)는 BJT의 베이스층에 대응되며, 고속동작에 유리하게 불순물의 확산을 최소로 저지하도록 700℃ 이하의 저온에서 형성한다. 제1접합부(702)는 BJT의 콜렉터층에 대응되며, 저농도층과 고농도층으로 형성하여 고전압에서 동작할 수 있도록 항복전압을 조절하는 역할을 한다. 제1접합부(702)는 BJT로 보자면 콜렉터층에 대응되며, 저농도층(n-)과 고농도층(n+)으로 구분되어 2층 이상인 다수의 층으로 형성하여 고전압에서 동작할 수 있도록 항복전압을 조절하는 역할을 한다. 제1접합부(702)의 저농도층은 1014~1017 cm-3의 불순물 농도로 형성하여 TVS의 항복전압을 조절하게 된다. 제1접합부(702)의 고농도층은 1019~1021 cm-3의 불순물 농도로 형성하여 TVS의 직렬저항을 줄이도록 한다.
도 2c는 본 발명 고성능 TVS 소자의 제3실시예에 대한 대표 단면도로서, 반도체 기판(801)의 상부에 제1접합부(802), 제2접합부(803), 제3접합부(804)로 형성된다. 제3접합부(804)는 BJT의 에미터에 해당되며, DC 이득을 최대로 높일 수 있도록 고농도로 형성한다. 특히 제3접합부(804)상부에 IDP층(809)을 이용함으로써 날카로운 고농도의 접합이 되도록 하는데 매우 유리하다. 제2접합부(803)는 BJT의 베이스층에 대응되며, 고속동작에 유리하게 불순물의 확산을 최소로 저지하도록 700℃ 이하의 저온에서 형성한다. 제1접합부(802)는 BJT로 보면 콜렉터층에 대응되며, 저농도층(n-)과 고농도층(n+)으로 구분되어 2층 이상의 복층으로 형성하여 고전압에서 동작할 수 있도록 항복전압을 조절하는 역할을 한다. 제1접합부(802)의 저농도층은 1014~1017 cm-3의 불순물 농도로 형성하여 TVS의 항복전압을 조절하게 된다. 제1접합부(802)의 고농도층은 1019~1021 cm-3의 불순물 농도로 형성하여 TVS의 직렬저항을 줄이도록 한다. 단, 이러한 구조에는 트리거링을 위한 Zener 다이오드 접합은 사용하지 않고, 두께가 매우 얇고 도핑이 고농도인 제2접합부(803)를 위주로 제작한다. 제2접합부의 두께는 소수캐리어의 확산길이보다 작아야 한다. 본 발명의 경우 고속동작을 가능하게 하는 제2접합부(803)의 특징만 적용한 소자의 구조만 이용해도 통상적인 TVS 소자에 비하여 동작속도와 구동전류의 측면에서 매우 유리한 고성능 TVS 소자를 제작할 수 있다.
상기의 도 2a, 도 2b, 도 2c의 제1접합부, 제2접합부, 제3접합부는 에피성장으로 형성될 수 있다. 본 발명은 고농도 접합층의 구성과 저온 형성에 의한 고성능 TVS 소자 및 그 제조방법에 대해 제시한다. 이러한 구조에 추가적으로 이온주입이나 확산을 통한 접합의 형성이나 부분적으로 형태를 변경하는 것은 모두 본 발명의 기본적인 사상에 포함된다. 또한, 상기에서 메사형태의 식각으로 TVS 동작부를 형성하는 구조를 주요 예시로 제시하였다. 그러나 이온주입에 의한 접합의 형성 내지는 LOCOS를 이용한 소자의 격리, 트렌치를 이용한 소자의 격리와 같은 방식들도 본 발명의 기본적인 사상에 포함된다.
도 3a는 n-p-n 구조를 기본으로 하는 TVS 소자에서 제2접합부의 세부구조를 보여준다. 여기에서 대표적으로 시드(seed)층, 고농도층, 캡(cap)층으로 구성됨을 보이는데, 필요에 따라 하나 또는 두 개의 층이 추가될 수 있으므로, 전체적으로 3층 이상으로 되어 4층 내지는 5개의 층으로 형성될 수 있다. 700℃ 이하의 저온에서 형성되는 Si1 - xGex층은 고농도의 p+로 도핑되어 이루어지고, 저온에서 공정을 하므로 도핑된 불순물의 확산을 최소화하여 날카로운 농도구배를 유지하도록 한다. 여기에서 고농도층을 구성하는 Si1 - xGex층은 Ge의 몰분율(x)를 x=0~0.3의 범위에서 조절하여 사용한다. 도 3a의 예는 고농도 도핑층이 Ge의 몰분율이 일정한 사각형 구조를 갖는 경우에 해당한다. 이러한 사각형 구조의 Si1 - xGex층은 후술할 도 3b의 삼각형 구조에 비하여 얇은 고농도층으로 하는데 유용하다. 여기의 제2접합부에서 Ge의 함량(x)과 도핑농도(N)와 두께(t)는 BJT 동작의 DC 증폭율을 조절하게 되므로, 결국 TVS의 전류구동력을 좌우하게 된다.
도 3b는 제2접합부의 또 다른 세부구조를 나타내는 것으로서, seed층, 고농도층, cap층으로 구성된다. 여기에서 Si1 - xGex층은 고농도의 p+층을 형성하고, 저온에서 불순물의 확산을 최소화한다. 도 3a에서는 Ge의 몰분율이 사각형이었지만, 도 3b에서는 Ge의 몰분율이 기울기를 가지고 변화하는 삼각형 구조를 갖는다. 대체로 Si1-xGex층에서 Ge의 몰분율은 x=0~0.3까지 범위에서 사용된다. 따라서 밴드갭 구조가 변화하여 이 층을 통과하는 전자의 움직임에 가속도를 부가하게 되므로 소자의 동작속도가 빨라진다. 이러한 삼각형 구조는 전술한 도 3a의 사각형 구조에 비하여 두꺼운 고농도의 층으로 하는데 유용하여, 항복전압이 높으면서 고속으로 동작하는 특성을 개량하는데 특별히 더욱 유용하다. 여기에서 Ge의 함량(x), Ge함량의 기울기, 도핑농도(N), 두께(t)는 BJT 동작의 DC 증폭율에 직접적으로 영향을 주어, 전류구동력을 결정하게 된다.
이상, 도 3a와 도 3b에서 제2접합부의 구조와 동작원리에 대해 상세히 설명하였다. 본 발명은 제2접합부의 물질과 도핑을 조작하여 제3접합부에서 주입된 운반자를 빠르게 제1접합부로 이송시키는 원리가 이용된다. 고농도의 사각형 형태로 Ge의 함량을 일정하게 조절한 Si1 - xGex층을 이용하는 도 3a의 구조와 삼각형 형태로 Ge의 함량을 기울기를 갖도록 조절한 Si1 - xGex층을 이용하는 도 3b의 구조를 예시로 제시하였다. 그러나 이들 기본 형태를 응용한 구조인 사다리형 내지는 마름모형과 같은 변형된 Si1 - xGex층을 저온에서 형성하여 이용하는 것도 본 발명의 사상에 포함된다.
도 4는 상부의 제3접합부, 중앙의 제2접합부, 하부의 제1접합부에 대해 깊이 방향으로 형성되는 불순물의 농도분포이다. 고농도의 제3접합부의 경우, 제2접합부보다 농도가 높으며, BJT로 보면 운반자를 주입하는 에미터층과 같이 동작한다. 제1접합부는 저농도층과 고농도층으로 구성되며, 저농도층의 두께와 도핑농도가 항복전압을 조절하게 된다. 제1접합부의 고농도층은 고성능 TVS의 직렬저항을 감소시켜 ESD에 대한 고속동작의 경우에 다이나믹 저항을 감소시키게 된다.
도 5는 소자동작 특성에 대한 종래의 기술과 TLP(Transmission Line Pulse) 비교그래프로서, 종래기술 A의 경우 Zener와 같은 다이오드에 해당하는데, ESD 인가전압이 높아질수록 Vc, I가 증가하는 형태를 보인다. 종래기술 A의 경우 ESD 전압이 높아질수록 클램핑전압(Vc)이 점차 높아져 최대로 VBR의 두 배 부근에서 파괴가 된다. 종래기술 A는 완전한 비가역 파괴가 발생하는 최대전류의 한계도 다른 기술에 비하여 낮음을 알 수 있다. 종래기술 A의 경우 최대의 Vc가 대략 2VBR에 해당된다. 따라서 소자가 수용할 수 있는 전력이 동일하다고 보는 경우 종래기술 A에 의한 전류구동은 본원발명의 경우와 비교하면 절반 정도까지 가능하다. 즉 종래기술 A로 제작된 TVS는 제조하는데 가장 간단하지만 클램핑전압이 높아서 회로나 부품을 ESD로부터 보호하는데 가장 불리하다.
종래기술 B의 경우 SCR(Silicon Controlled Rectifier)에 해당하며 전류구동 능력이 매우 높지만 다른 기술에 비하여 누설전류가 큰 단점이 있다. 또한, 종래기술 B는 스냅백(snap-back)이 심각한 형태를 보인다. Vc가 VBR에 비해 낮아서 ESD로부터 회로나 부품을 보호하는데 유용하다. 그러나 snap-back 현상이 심하여 유지(holding)전압이 과도하게 낮아져 회로구동이 멈추거나 래치업(latch-up)되는 현상이 야기된다.
본원발명의 경우 트리거링하는 Zener 동작에 의해 ESD가 입력된 초기에 전류구동이 빠르게 시작되고, 이어서 BJT 동작으로 연결되어 과전류를 bypass시키는 특성을 보인다. 따라서 본원발명의 경우 ESD 전력이 모두 해소될 때까지 Vc가 VBR 부근에서 매우 일정하게 유지된다. 회로나 부품을 안정하게 ESD로부터 보호하는데 고성능 TVS 소자로서 가장 이상적인 TLP 특성을 제공한다.
도 6a 내지 도 6f는 본 발명의 제1 실시예에 따른 TVS 소자의 제조방법을 보인 공정 단면도로서, 반도체 기판(601)의 상부에 제1접합부(602), 제2접합부(603), 제3접합부(604)를 차례로 형성한다. 이렇게 형성된 제1접합부(602), 제2접합부(603), 제3접합부(604)는 BJT 소자구조와 비교하여 설명하면 콜렉터, 베이스, 에미터에 대응하며, 기본적으로 n-p-n 내지는 p-n-p의 접합구조를 취하게 한다. 여기에서 제1접합부(602), 제2접합부(603), 제3접합부(604)의 구조는 도 2a 내지 도 2c와 도 3a 및 도 3b에서 설명된 바와 같다. 접합구조가 n-p-n 또는 p-n-p을 취함에 따라 반도체-금속의 오믹접합을 위한 이온주입층이나 IDP층은 n+ 또는 p+층이 되도록 불순물의 종류가 결정된다. 또한, 반도체 기판(601)의 경우도 마찬가지로 상기의 접합구조가 n-p-n 내지는 p-n-p의 구조를 취함에 따라 n+ 또는 p+로 도핑된 기판을 선택하여 이용하게 된다.
도 6b는 상기에서 제1접합부(602)와 제2접합부(603)와 제3접합부(604)가 차례로 형성되면, 표면에 산화막을 증착하고, 이어서 포토리소그래피와 식각의 반도체공정을 통하여 TVS의 주요 소자로 동작하는 부분을 남기고 다른 부분은 식각하여 반도체 기판(601)이 노출되도록 한다. 그리고 감광막(PR)과 산화막을 제거하여 식각면(605)의 형태가 보이게 된다. 여기에서 사용된 산화막은 반도체 표면의 오염을 최소화 하고, 식각의 단면이 부드럽게 되는 역할을 한다.
도 6c는 다시금 TVS 소자가 제작되는 영역의 표면을 보호하기 위하여 600~800oC의 저온에서 100-1000nm의 두께로 산화막(606)을 증착한다. 반도체-산화막의 계면은 반도체 표면으로 통하는 표면전류를 격감시킨다.
도 6d는 포토리소그래피로 PR 패턴을 형성하고, 이온주입하고 RTA를 이용하여 열처리함으로써 제3접합부(604)와 반도체 기판(601)에 동시에 고농도층(608a, 608b)을 형성한다. 제3접합부에 형성된 고농도층(607)은 제2접합부(603)로 이동하는 운반자의 주입효율을 높이고, 반도체 기판(601)에 형성된 고농도층(607, 608a, 608b)은 오믹접합의 접촉저항을 줄이게 된다.
도 6e는 포토리소그래피 및 산화막 식각의 반도체 공정을 통하여 오믹접합을 위한 고농도층 접촉창(609, 611a, 611b)과 저농도층의 접촉창(610a, 610b)를 형성한다. 반도체-금속의 계면에서 우수한 온전성(integrity)을 유지하기 위하여 건식식각과 습식식각을 조합하여 산화막을 식각한다.
도 6f는 반도체-금속의 오믹 접촉을 위하여 금속박막을 증착한다. 이어서 포토리소그래피 및 금속막 식각의 반도체 공정을 통하여 금속박막 패드(612)와 제너접합부와 접지를 금속배선(613)으로 연결형성한다. 그리고 이후의 공정은 통상적인 반도체의 제조공정에 따라 진행하여 본 발명의 고성능 TVS 소자제조를 완료하게 된다.
상술된 바와 같이 제1접합부, 제2접합부, 제3접합부를 형성하고, 금속배선을 연결하여 본 발명의 고성능 TVS 소자가 완성된다. 도 6a에서 도 6f의 공정과정을 통하여 본 발명에 대한 TVS 소자를 제조하는 공정단계는 매우 간단하다. 공정단계가 명료하고 마스크의 숫자도 적으므로 공정제어가 간편하고 정확하여 제품의 양산성과 신뢰성이 우수하다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 TVS 소자의 제조방법을 보인 공정 단면도로서, 반도체 기판(701)에 제1접합부(702), 제2접합부(703), 제3접합부(704)를 차례로 형성한다. 상기의 제1접합부(702), 제2접합부(703), 제3접합부(704)는 BJT 소자구조로 보면 콜렉터, 베이스, 에미터에 대응하여 기본적으로 n-p-n 내지는 p-n-p의 접합구조를 취하게 한다. 접합구조가 n-p-n 또는 p-n-p을 취함에 따라 오믹접합을 위한 이온주입이나 IDP층은 n+ 또는 p+층이 되도록 불순물의 종류를 결정하게 된다. 또한, 반도체 기판(701)의 경우도 마찬가지로 상기의 접합구조가 n-p-n 또는 p-n-n을 취함에 따라 n+ 또는 p+층이 되도록 선택하여 이용하게 된다.
도 7b는 상기 포토리소그래피와 식각의 반도체공정을 통하여 TVS의 주요 소자로 동작하는 부분을 남기고 다른 부분은 식각하여 반도체 기판(701)이 노출되도록 한다.
도 7c는 표면보호를 위하여 산화막(706)을 LTO로 증착하고, 포토리소그래피 및 산화막 식각의 반도체공정을 통하여 접촉창(707, 708a, 708b)를 형성한다.
도 7d는 700℃ 이하의 저온에서 IDP 고농도층을 전면에 증착하고, RTA로 열처리하여 불순물을 확산시킨다. 이어서 포로리소그래피로 패턴을 형성하고, IDP 고농도층(709, 710a, 710b)을 식각함으로써 제3접합부(704)와 반도체 기판(701)에 동시에 n+층의 접합을 형성한다. IDP층의 열처리는 증착후 또는 패턴 식각후 어느때나 수행할 수 있고, 이와 같은 열처리는 불순물의 확산뿐만 아니라 계면의 자연 산화막에 의한 접촉불량을 개선하기 위한 것이다.
도 7e는 실리콘 산화막(711)을 LTO로 증착한 다음, 이어서 포토리소그래피 및 산화막 식각의 반도체 공정을 통하여 오믹접합을 위한 접촉창(712, 713a, 713b, 714a, 714b)을 형성한다.
도 7f는 반도체-금속접합을 위하여 금속박막을 증착하고, 이어서 포토리소그래피 및 금속막 식각의 반도체 공정을 통하여 금속박막 패드(715) 및 제너접합부와 접지를 연결하는 금속배선(716a, 716b)을 형성한다. 이로써 제1접합부(702), 제2접합부(703), 제3접합부(704)를 형성하고, 금속배선(716a, 716b)을 연결하여 고성능 TVS가 완성된다.
본 발명은 상술한 다수의 반도체 접합층을 이용한 구조를 기본으로 하여 단순화 및 응용을 통해 여러 가지 변형된 형태로 소자를 제작하여 제품화할 수 있다. 주지하는 바와 같이 통상적으로 제품의 양산에는 수율, 신뢰성, 생산성, 생산단가와 같은 점들을 제품의 성능과 비교하여 최적화하는 것이 일반적이다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
601 : 반도체 기판 602 : 제1접합부
603 : 제2접합부 604 : 제3접합부
605 : 식각면 606 : 산화막
607 : 제3접합부의 고농도층 608a, 608b : 기판의 고농도층
609: 고농도층 접촉창 610a, 610b : 저농도층 접촉창
611a, 611b : 기판의 고농도 접촉창 612 : 금속박막 패드
613a, 613b : Zener-to-Groung 금속배선 620 : BJT
630 : 트리거링 다이오드 701 : 반도체 기판
702 : 제1접합부 703 : 제2접합부
704 : 제3접합부 705 : 식각면
706 : 산화막 707 : 제3접합부의 접합창
708a, 708b : 기판의 접합창 709 : IDP 고농도층
710a, 710b : IDP 고농도층 711 : 산화막
712 : 고농도 접촉창 713a, 713b : 저농도 접촉창
714a, 714b : Ground 고농도 접촉창 715 : 금속박막 패드
716a, 716b : Zener-to-Ground 금속배선 801 : 반도체 기판
802 : 제1접합부 803 : 제2접합부
804 : 제3접합부 809 : IDP 고농도층
815 : 금속박막 패드

Claims (8)

  1. 반도체 TVS(Transient Voltage Suppressor)소자에 있어서,
    반도체 기판;
    상기 반도체 기판 상부에 적어도 2개의 도핑층으로 형성되는 제1접합부;
    상기 제1접합부 상부에 적어도 3개의 도핑층으로 형성되는 제2접합부;
    상기 제2접합부 상부에 적어도 2개의 도핑층으로 형성되는 제3접합부;
    상기 제3접합부의 중앙부에 제3접합부보다 고농도로 형성된 고농도층 에미터와 접합하여 좌우 측면에 형성되는 제너(Zener) 접합부;
    상기 제1접합부, 제2접합부 및 제3접합부로 형성되는 BJT(bipolar junction transistor)접합부; 및
    상기 제너 접합부와 상기 기판에 형성된 접지(ground)와 연결되는 금속배선을 포함하는 고성능 TVS 소자.
  2. 제1항에 있어서,
    상기 제1접합부는 저농도층과 고농도층의 적어도 2층으로 형성되어 저농도층은 1014~1017cm-3의 농도로 항복전압을 조절하고, 고농도층은 1019~1021 cm-3의 불순물 농도로 형성되어 TVS의 직렬저항을 줄이는 것을 특징으로 하는 고성능 TVS 소자.
  3. 제1항에 있어서,
    상기 제2접합부는 시드(seed)층, 고농도층 및 캡(cap)층을 포함하여 적어도 3개의 도핑층으로 형성되고, 고농도층은 확산저지를 위하여 Si1-xGex(0＜x≤0.3)층으로 형성되는 것을 특징으로 하는 고성능 TVS 소자.
  4. 제3항에 있어서,
    상기 Si1-xGex층은 Ge의 몰분율(x)이 0 보다 크고 0.3 이내의 범위에서 조절되어 일정한 Ge의 몰분율을 갖는 사각형 구조나, Ge의 몰분율을 변화시켜 기울기를 갖는 삼각형 구조를 갖는 것을 특징으로 하는 고성능 TVS 소자.
  5. 제1항에 있어서,
    상기 제3접합부의 중앙부는 고농도로 이온주입하거나 IDP(In-situ Doped Poly-silicon)박막을 이용하여 고농도층을 형성하는 것을 특징으로 하는 고성능 TVS 소자.
  6. 제1항에 있어서,
    상기 제너 접합부는 제3접합부의 중앙부에 고농도로 이온주입하거나 고농도층 IDP 박막에 의하여 형성된 고농도층과 접합하여 좌우 측면으로 형성되는 것을 특징으로 하는 고성능 TVS 소자.
  7. 반도체 TVS(Transient Voltage Suppressor) 소자의 제조방법에 있어서,
    반도체 기판 준비단계;
    상기 반도체 기판 상부에 n-p-n 또는 p-n-p 접합구조를 취하도록 제1접합부, 제2접합부 및 제3접합부를 차례로 형성하는 접합부 형성단계;
    TVS 소자로 동작하는 BJT와 제너 접합부 영역을 남기고 나머지 부분은 제1접합부, 제2접합부 및 제3접합부를 식각하여 반도체 기판이 노출되도록 하는 식각단계;
    산화막을 전영역 표면에 증착시키는 산화막 증착단계;
    포토리소그래피 패턴을 형성하여 제3접합부 중앙부와 기판에 이온주입하고, RTA를 이용하여 열처리하여 제3접합부 중앙부와 반도체 기판에 동시에 고농도층을 형성하는 고농도층 형성단계;
    포토리소그래피 및 산화막 식각 공정을 통하여 오믹접합을 위한 고농도층 접촉창과 저농도층 접촉창을 형성하는 접촉창 형성단계;
    반도체-금속의 오믹 접촉을 위한 금속박막 증착단계;
    포토리소그래피와 금속막 식각을 통하여 제너 접합부와 접지를 연결하는 금속배선 형성단계를 포함하되,
    상기 제1접합부는 항복전압을 조절하고 직렬저항을 줄이기 위해 저농도층과 고농도층의 적어도 2층으로 형성되고, 상기 제2접합부는 고속동작을 위하여 불순물의 확산을 저지하도록 저온에서 형성되며, 제3접합부는 직류이득을 위하여 고농도로 형성되는 것을 특징으로 하는 고성능 TVS 소자 제조방법.
  8. 반도체 TVS(Transient Voltage Suppressor) 소자의 제조방법에 있어서,
    반도체 기판 준비단계;
    상기 반도체 기판 상부에 n-p-n 또는 p-n-p 접합구조를 취하도록 제1접합부, 제2접합부, 제3접합부를 차례로 형성하는 접합부 형성단계;
    TVS 소자로 동작하는 BJT와 제너 접합부 영역을 남기고 나머지 부분은 제1접합부, 제2접합부 및 제3접합부를 식각하여 반도체 기판이 노출되도록 하는 식각단계;
    전영역 표면에 산화막을 LTO로 증착하고, 포토리소그래피 및 산화막 식각을 통하여 IDP 도핑을 위한 접촉창 형성단계;
    저온에서 IDP 고농도층을 전영역에 증착하고, RTA로 열처리하여 제3접합부 중앙부와 반도체 기판에 고농도층을 형성하는 고농도층 형성단계;
    전영역 표면에 실리콘 산화막을 LTO로 증착하고, 포토리소그래피 및 산화막 식각을 통하여 오믹접합을 위한 접촉창을 형성하는 접촉창 형성단계;
    전영역 표면에 반도체-금속접합을 위한 금속박막 증착단계; 및
    포토리소그래피와 금속막 식각을 통하여 제너 접합부와 접지를 연결하는 금속배선 형성단계를 포함하되,
    상기 제1접합부는 항복전압을 조절하고 직렬저항을 줄이기 위해 저농도층과 고농도층의 적어도 2층으로 형성되고, 상기 제2접합부는 고속동작을 위하여 불순물의 확산을 저지하도록 저온에서 형성되며, 제3접합부는 직류이득을 위하여 고농도로 형성되는 것을 특징으로 하는 고성능 TVS 소자 제조방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046045A (ko) 2014-10-17 2016-04-28 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
KR101628754B1 (ko) * 2015-02-17 2016-06-10 주식회사 시지트로닉스 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법
KR101951195B1 (ko) 2017-08-22 2019-02-25 주식회사 시지트로닉스 양방향 ulc-tvs 반도체 소자 및 그 제조방법
WO2019112329A1 (ko) * 2017-12-07 2019-06-13 주식회사 아모텍 다이오드 복합소자 및 그의 제조 방법
KR102440203B1 (ko) * 2021-05-28 2022-09-05 (주)아트로닉스 Esd 보호용 반도체 소자 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313936A (ja) * 2001-04-16 2002-10-25 Auto Network Gijutsu Kenkyusho:Kk 半導体素子
JP2006032582A (ja) * 2004-07-15 2006-02-02 Sony Corp 保護ダイオード及びその製造方法、並びに化合物半導体装置
JP2008211171A (ja) * 2007-01-31 2008-09-11 Kansai Electric Power Co Inc:The バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
KR101016183B1 (ko) * 2009-03-13 2011-02-24 주식회사 시지트로닉스 Ｔｖｓ급 제너 다이오드 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313936A (ja) * 2001-04-16 2002-10-25 Auto Network Gijutsu Kenkyusho:Kk 半導体素子
JP2006032582A (ja) * 2004-07-15 2006-02-02 Sony Corp 保護ダイオード及びその製造方法、並びに化合物半導体装置
JP2008211171A (ja) * 2007-01-31 2008-09-11 Kansai Electric Power Co Inc:The バイポーラ型半導体装置、その製造方法およびツェナー電圧の制御方法
KR101016183B1 (ko) * 2009-03-13 2011-02-24 주식회사 시지트로닉스 Ｔｖｓ급 제너 다이오드 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160046045A (ko) 2014-10-17 2016-04-28 주식회사 시지트로닉스 비대칭 활성영역 조절에 의한 양방향 정전기, 전자기 간섭 및 서지 방호용 반도체 소자 및 그 제조 방법
KR101628754B1 (ko) * 2015-02-17 2016-06-10 주식회사 시지트로닉스 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법
KR101951195B1 (ko) 2017-08-22 2019-02-25 주식회사 시지트로닉스 양방향 ulc-tvs 반도체 소자 및 그 제조방법
WO2019112329A1 (ko) * 2017-12-07 2019-06-13 주식회사 아모텍 다이오드 복합소자 및 그의 제조 방법
KR102440203B1 (ko) * 2021-05-28 2022-09-05 (주)아트로닉스 Esd 보호용 반도체 소자 및 그의 제조 방법

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