KR101628754B1 - 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법 - Google Patents

양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법 Download PDF

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Abstract

본 발명은 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조방법에 관한 것으로, 제1 도전형 반도체 기판 및 에피층에 한 쌍의 다이오드로 제조된 방호소자이며, 제1 도전형 에피층 내에 형성된 한 쌍의 제2 도전형 불순물 도핑층 및 상기 한 쌍의 제2 도전형 불순물 도핑층 하부에 형성된 제1 도전형의 고농도 이온주입매몰층을 포함하여, ABD 모드 및 PT 모드 항복을 동시에 갖는 것을 특징으로 한다.

Description

양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법{Manufacturing method of dual mode protection device with symmetric bi-directional breakdown voltage}
본 발명은 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법에 관한 것으로서, 상세하게는 한 쌍의 다이오드에서 ABD(avalanche breakdown)모드와 PT(punch through)모드가 동시에 동작하여 순간적인 과도전력을 빠르게 해소시켜 전자소자 또는 전자회로를 방호하는 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법에 관한 것이다.
정전기 및 서지는 과도한 순간전력(peak shape pulse power)을 순간적으로 개별 전자소자 또는 집적화된 전자회로에 인가해 손실을 입히거나 파괴하여 작동을 멈추게 한다. 접지는 정전기 및 서지로부터 전자소자 또는 회로를 보호하는 가장 기본적인 방법으로 널리 이용되는 기술이며, 통상 회로 전체에 흐르는 정전기 또는 서지에 의한 순간전력을 대지에 흘려보낸다. 그러나 전자소자의 크기가 작아지고 집적회로의 집적도가 증가하면서 정전기 및 서지와 같은 순간전력이 집적회로에 인가될 때 국부적으로 빠른 해소가 되지 않는 문제점이 나타난다. 개별소자에 국부적으로 인가된 정전기 및 서지에 의한 높은 순간전력은 바이패스를 통한 빠른 해소가 되어야만 집적회로 또는 전자제품을 보호할 수 있다.
방호용 반도체 소자는 항복전압(breakdown) 근처의 영역에서 정전기 및 서지에 의한 과도한 순간전력을 빠르게 해소시키는 동작을 하도록 제작된 소자이고, 전자소자 회로와 함께 접합되거나 집적되어 사용된다. 정전기는 수 나노 초의 펄스로 수십 kV의 고전압이며, 서지는 수 마이크로초의 펄스로 수십 kW의 고전력인 것이 특징이고, 이들을 방호하기 위해서는 고속 동작속도 및 고전력에 대한 방호성능과 내성을 가진 방호용 소자가 요구된다.
TVS(transient voltage suppressor) 소자는 방호기능 및 내성을 가진 소자로 채택되어 널리 사용되고 있다. TVS 소자 종류는 여러 가지 목적에 맡게 개발되어 사용되고 있는데, 단순 구조의 ABD(avalanche breakdown) TVS 다이오드, 스티어링 다이오드를 부착한 TVS, 복수의 TVS를 배열한 어레이 등이 있다. TVS 제조에 이용되는 물질은 반도체가 주로 사용되며, ABD, TVS, SCR, 제너, diode triggered SCR, gate-grounded MOS 등이 이에 해당한다. 또한 세라믹 및 고분자 등과 같은 물질도 사용되고 있다.
TVS 소자의 응용범위는 이동통신기기, 컴퓨터, 디스플레이, TV, 디지털카메라, 자동차 전장 및 모터 등으로 다양하다. 고성능 IT 제품에는 동작속도, 크기, 이동성 및 잡음에 대한 성능상의 장점으로 반도체 TVS 소자가 이용된다.
최신 기술로 제조되는 나노소자는 소자의 크기가 감소하여 정전기에 대해 더욱 취약하다. 나노소자에 대응되는 방호 반도체 소자 기술은 나노영역에서 빠른 응답속도로 회로에 인입되는 이방 전압의 해소가 요구된다. 최근에 전반적인 TVS 소자의 성능이 빠른 속도로 개선되었으나 동작속도 측면에서 아직도 문제점이 존재한다.
제너 다이오드가 제너 항복모드에 의한 메커니즘으로 동작하는데 비하여, TVS 다이오드는 주로 ABD 항복모드의 메커니즘으로 동작을 한다. TVS 다이오드는 항복전압에서 ABD에 의한 전자사태(avalanche)에 의한 전류증폭이 훨씬 크기 때문에 항복이 발생하는 영역에서 다이나믹 저항이 1 오옴 이하이며, 수 십 암페어 내지 수 백 암페어의 거대 전류를 순간적으로 바이패스 시킬 수 있다. 따라서 제너 다이오드와는 다르게 TVS 다이오드는 더욱 강력한 정전기는 물론 수 백 W 내지 수 kW의 높은 에너지를 가진 서지도 효율적으로 방호하는 성능을 제공하게 된다.
GaN LED의 정전기 방호용 소자는 제너 다이오드가 널리 이용해 왔는데 그 주된 이유는 가장 간단하고 가격이 저렴하기 때문이다. 그러나 성능면에서 제너 다이오드는 다이나믹 저항이 수 오옴 내지 수 십 오옴으로 높기 때문에 방호용으로 사용하기에 부적합한 면이 있다. 특히 실외 조명용 LED의 경우 외부에 존재하는 많은 전자기적 충격에 노출되고, 한 번 충격에 의해 발광효율이 감소하거나 파괴가 되면 조명등 전체를 교체해야 하는데 그 비용이 많이 소요된다. 일반적으로 조명용 LED는 디스플레이용 LED에 비해 더 강력한 정전기 및 서지 방호성능을 갖도록 제작되어야 하고, 제너 다이오드보다는 정전기 방호성능이 뛰어난 TVS 다이오드가 방호에 유리하다. TVS 다이오드는 ABD 항복 메커니즘으로 동작하기 때문에 항복전압에서 ABD에 의한 전류증폭이 매우 크기 때문에 수 십 암페어 내지 수 백 암페어의 거대 전류를 순간적으로 바이패스 시키는데 용이하다.
특허문헌 1 내지 5 및 비특허문헌 1 내지 3은 종래기술의 정전기 및 서지 방호용 반도체 소자들에 대한 설명이다.
도 1(a)는 비특허문헌 1에 기술된 것으로, 수직구조에서 PT 항복모드로 동작하는 저전압용 TVS 소자의 단면구조이다. 수직으로 N+, P+, P-, N+층이 차례로 접합되어 있으며, 이온주입으로 접합을 형성하고 저전압에서 소자를 작동하는데 유리하다. 즉 N+-P+계면에서 항복이 일어나고, 이어서 P 층을 통과하여 전류가 흐르게 된다. 이중의 조합으로 이루어진 P+-P-층은 PT 항복모드로 항복전압을 조절하면서 3 내지 4V 이하의 낮은 전압에서 구동한다. 그러나 고속으로 트리거링 작용을 하는 제너 접합이 없는 N-P-N 접합의 BJT(bipolar junction transistor)구조이므로 동작속도를 높이는데 한계가 있다.
도 1(b)는 비특허문헌 2의 종래기술로 수평구조에서 PT 항복모드로 동작하는 저전압용 TVS 소자의 구조이다. 도 1(a)와 유사하며 N+, P+, P-, N+층을 차례로 접합하는 특징을 나타낸다. 고속으로 트리거링의 작용을 하는 제너 접합이 없는 N-P-N 구조의 TVS로서 저전압 구동에 대해서는 유리하지만 동작속도를 높이는데 한계가 있다.
도 1(c)는 비특허문헌 3의 종래기술로 슈퍼클램프 구조의 TVS 소자로서 양극성 모드와 제너 항복모드의 복합적 동작이 작용하도록 설계되어 크램핑 전압과 순간 전류구동에 대한 성능이 우수하다. 또한 고정전용량에 용이한 구조이며, 저정전용량으로 제작하기에 부적합한 구조를 지닌다. 이러한 구조는 다이오드가 커플링된 BJT로 고전력용의 단일채널을 방호하는데 적합하며, 고속통신회로용 다채널 어레이에는 부적합하다.
도 1(d)는 특허문헌 1에 기술된 종래기술로 BJT와 트리거링 다이오드를 조합한 TVS 소자의 단면도이다. 이 소자에는 N+층 아래에 P+층의 그리드를 넣어서 정전용량을 감소시키고자 하였다. 이온주입 및 확산에 의해 반도체 접합을 형성한다. 그리드의 접합이 많아서 접합의 총면적이 넓으므로 기생정전용량과 누설전류가 증가하고, 항복전압을 균일하게 제어하가 어려운 문제가 있다.
도 1(e)는 특허문헌 2의 종래기술로 저전압에서 구동하는 TVS 소자구조이다. N+, P+, P-, N+층을 차례로 하는 접합하는 에피층을 성장하고, 반도체의 메사식각을 통하여 소자를 제작하는 특징을 나타낸다. 이 소자에서 접합 구조는 비교적 간단하여 저전압에서 동작하는데 유리하게 설계되었다.
도 1(f)는 특허문헌 3의 종래기술로 BJT와 다이오드를 조합하여 설계된 TVS 소자의 단면구조이다. 다이오드를 BJT 접합의 상부에 배치하여 소자의 면적을 축소시키는 장점을 특징으로 제공한다. 이 소자의 접합 구조는 제조공정이 복잡한 문제점이 있다.
도 1(g)는 특허문헌 4의 종래기술로 BJT와 트리거링 다이오드를 조합하여 구성되는 TVS 소자를 이용하는 필터소자의 단면구조이다. 다수의 트렌치를 이용하여 정전용량을 제어하는 커패시터를 제작하며, 금속배선으로 전극을 연결하여 필터를 제작하는 구조를 제시한다. 소자의 내부에 BJT, 제너 접합이 배치되는 구조가 복잡하다.
도 1(h)는 특허문헌 5의 종래기술로 BJT와 트리거링 다이오드를 조합하여 구성하는 TVS 소자의 단면구조이다. 소자의 하단부에 도전 매몰층을 배치하였고 비교적 간단하게 수평으로 전극이 형성된다. 이 소자 구조는 도면상으로 간단하므로 고집적회로에 삽입하는 수평형 TVS로 이용하는데 장점이 있다.
상술된 종래기술의 방호 반도체 소자는 대부분 저전압을 위한 정전기 방호용 소자들에 관한 것이고 불순물 도판트(dopant)의 주입과 확산 공정을 이용하여 접합하여 소자를 제조한다. 종래기술로 제조된 소자는 접합의 위치와 농도에 대한 재현성 및 균일성에 문제점이 존재하고, 접합면 도판트 분포의 구배가 날카롭지 못하여 제너항복이 넓은 범위에서 완만하게 일어나게 된다. 이 문제점은 소자의 다이내믹 저항 증가, 이로 인한 동작 시 열 발생과 전력소모의 원인이 되며, 결국 소자의 동작속도를 저하시킨다. 따라서 종래기술에 의한 소자에 의한 방호방법은 소자의 동작속도를 높이는데 한계가 있으며, 고용량 전력에서도 정전기 및 서지 방호성능을 우수하게 구현하는데 문제점이 있다.
1. 한국 특허등록 제10-0936644호 (2010. 01. 06.). 2. 미국 공개특허 US 2003/0205775 A1, (2003. 11. 06.). 3. 미국 특허공보 US 6,515,345 B2, (2003. 02. 04.). 4. 미국 공개특허 US 2009/0261897 A1, (2009. 10. 22.). 5. 미국 공개특허 US 6,867,436 B1, (2005. 03. 15.).
1. J. Urresti, S. Hidalgo, D. Flores, J. Roig, J. Rebollo, and J. Millan, "Low voltage TVS devices: Design and fabrication", IEEE, pp. 257-260, 2002. 2. J. Urresti, S. Hidalgo, D. Flores, J. Roig, and J. Rebollo, "Lateral punch-through TVS devices: Design and fabrication", Proceedings of the 2009 Spanish conference on electronic devices, Feb. 11-13, 2009. 3. A. Bobde, S. Malikarjunaswamy, M. Ho, and F. Hebert, "A Novel ESD Super-Clamp Structure for TVS Applications", Alpha & Omega Semiconductor.
상기와 같은 문제점을 해결하고자 본 발명은 에피층이 형성된 반도체 기판에 한 쌍의 다이오드로 구성되는 방호소자를 제조하는데 있어서, 에피층과 PN 접합을 이루는 한 쌍의 불순물 도핑층을 수직 방향으로 PN 유효접합 면적을 확장시켜 극대화하고, 이들 하부에 국부적인 고농도 이온주입매몰층을 형성하여, ABD(avalanche breakdown) 모드와 PT(punch through) 모드가 동시에 동작하여 정전기 및 서지와 같은 순간적인 과도전력을 빠르게 해소시켜 전자소자 및 회로를 보호하는 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명에 의한 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조방법은, 제1 도전형의 반도체 기판을 준비하는 단계, 상기 제1 도전형의 반도체 기판에 제1 산화막을 증착하고 포토리소그래피로 이온주입매몰층 패턴을 형성하는 단계, 제1 도전형과 동일한 도전형의 불순물을 이온주입하고, 열처리하여 불순물을 확산시켜 국부적으로 이온주입매몰층을 형성하는 단계, 상기 반도체 기판의 상부에 제1 도전형 에피층을 성장하는 단계, 상기 제1 도전형 에피층에 제2 산화막을 증착하고 포토리소그래피로 한 쌍의 다이오드 패턴을 형성하는 단계, 제1 도전형과 반대인 제2 도전형 불순물을 상기 한 쌍의 다이오드 패턴의 개구 영역에 1단계 이온주입하고, 열처리하여 불순물을 확산시켜 한 쌍의 제2 도전형 불순물 도핑층을 국부적으로 형성하는 단계, 상기 1단계 이온주입보다 고농도의 제2 도전형 불순물을 상기 한 쌍의 다이오드 패턴의 개구 영역에 2단계 이온주입하고, 열처리하여 오믹접촉층을 형성하는 단계 및 상기 오믹접촉층 상부에 금속패드 및 금속범프를 순차적으로 형성하는 단계를 포함한다.
상기 듀얼 모드는 ABD(avalanche breakdown) 모드 및 PT(punch through) 모드인 것을 특징으로 한다.
상기 제1단계 이온주입 제2 도전형 불순물 도핑층은 수직방향으로 PN 접합면의 유효접합 면적을 확장하고, 하부의 이온주입매몰층과 PT 모드 항복이 일어나도록 확산된 것을 특징으로 한다.
상기 이온주입매몰층은 한 쌍의 제2 도전형 불순물 도핑층 하부에 형성하고 도핑농도를 반도체 기판보다 고농도로 형성하는 것을 특징으로 한다.
상기 금속범프는 금속패드의 상부에 단일 또는 복수의 금속층으로 형성하여 플립칩 패키지 사용하는 것을 특징으로 한다.
본 발명의 다른 실시예로서, 제1 도전형 에피층 내에 형성된 한 쌍의 제2 도전형 불순물 도핑층 및 상기 한 쌍의 제2 도전형 불순물 도핑층 하부에 형성된 제1 도전형의 고농도 이온주입매몰층으로 구성된 양방향 대칭 항복전압의 방호소자로서 ABD 모드 및 PT 모드 항복을 동시에 갖는 것을 특징으로 한다.
본 발명은 한 쌍의 다이오드로 구성된 듀얼 모드 방호소자에서 이온주입층을 확산하여 상호간의 PN 접합면의 유효접합 면적을 넓히고 하부에 이온주입매몰층을 형성하여 ABD 모드와 PT 모드로 동시에 제어되게 하여 작은 다이나믹 저항으로 항복이 발생하기 때문에 정전기 및 서지에 의한 높은 순간전력을 해소시켜 반도체 소자 및 회로를 보호하는 효과가 뛰어나다.
본 발명은 공정단계가 단순하여 항복전압의 조절이 용이하고, 작은 면적으로 제작할 수 있으며, 최근 더욱 빨라지고 있는 고속통신회로나 무선통신기기를 정전기 및 서지로부터 보호하기 위하여 초소형, 고속화, 저 정전용량의 반도체 소자에 적합한 강력한 방호용 소자이다.
본 발명은 플립칩 패키지를 위한 금속범프를 형성하여 패키지가 용이하며, 초소형으로 실장이 가능하고 기생성분을 최소화하여 성능을 극대화할 수 있다.
본 발명은 초박형 반도체 방호 소자로 구현되어 정전기(IEC61000-4-2)와 서지(IEC61000-4-5)에 대한 사용범위를 1-10kW급까지의 높은 방호소자 제작에 적합하다.
도 1은 종래기술의 대한 단면도.
도 2는 종래기술 및 본 발명에 따른 듀얼 모드 방호소자의 단면도.
도 3은 본 발명에 따른 복수의 이온주입매몰층을 가진 듀얼 모드 방호소자의 단면도.
도 4는 종래기술 및 본 발명에 따른 반도체 방호소자의 불순물 도핑농도 분포도.
도 5는 종래기술 및 본원발명의 I-V 특성 개략도.
도 6은 본 발명의 제조공정 단계를 나타내는 단면도.
도 7은 종래기술 및 본원발명의 I-V 특성 비교도.
이하 본 발명의 실시를 위한 구체적인 실시예를 도면을 참고하여 설명한다. 예시된 도면은 발명의 명확성을 위하여 핵심적인 내용만 확대 도시하고 부수적인 것은 생략하였으므로 도면에 한정하여 해석하여서는 아니 된다. 본 발명에서 나타내어진 도면들의 치수들은 보다 명확한 설명을 위해 실제보다 과장되게 확대 또는 축소하여 도시하였다.
본 발명에서 사용되는 고농도와 저농도 및 고온과 저온은 일반적으로 반도체 제조공정에서 사용되는 상대적인 개념의 용어로서 절대적인 것은 아니다.
실리콘 반도체 공정에서 저온은 알루미늄과 같은 저 융점 금속이 변형되지 않는 700℃ 이하의 온도를 가리키나 절대적인 값은 아니다.
본 발명은 한 쌍의 다이오드에서 PN 접합면의 유효접합면적을 수직으로 극대화하여 좁은 지점에 집속되는 전류를 제거하고, 상기 한 쌍의 다이오드 하부에 이온주입매몰층을 이온 주입하고 확산하여 국부적으로 형성하여 제조된다. 본 발명에 의한 반도체 방호소자는 PT 모드 및 ABD 모드가 동시에 동작하여 정전기 또는 서지 의한 대용량의 순간전력을 빠르게 해소하여 전자소자 및 회로를 보호한다.
도 2(a)는 종래의 기술을 도시한 양방향 방호 소자의 단면도를 나타낸 것으로서, 전극의 양단에 고전압이 인가되면, 접합과 접합 사이의 가까운 부분의 코너측으로 전계가 심각하게 집중되어 전류가 역시 국부적으로 집중된다. 따라서 낮은 전압과 작은 전류에서도 전류가 집속되는 부분으로부터 2차 항복(thermal breakdown)이 발생하므로 정전기 및 서지에 대한 내성에 문제점이 있다.
도 2(b)는 기판의 결함 등에 의한 불균일한 특성을 개선하기 위하여 기판(201b)상부에 에피층(203b)를 형성하고 양방향 다이오드를 형성한 종래의 기술이나, 마찬가지로 국부적인 전류의 집중으로 2차 항복이 발생하고, 기판 전류의 경로가 길어져 다이나믹 저항이 증가하는 문제점이 있다.
도 2(c) 및 도 3은 상기 문제점을 개선한 본 발명에 의한 듀얼 모드 방호소자의 단면도를 나타낸다. 듀얼 모드 방호소자는 제1 도전형의 반도체 기판(201c), 고농도의 이온주입매몰층(210c), 에피층(203c), 한 쌍의 제2 도전형 불순물 도핑층(211c), 한 쌍의 2단계 이온주입층(212c), 금속패드(208c), 금속범프(209c) 등을 포함한다.
도 3에 나타낸 바와 같이, 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자는, 한 쌍의 제2 도전형 불순물 도핑층 형성하고 하부에 고농도의 이온주입매몰층을 형성하여 제조한다. 제2 도전형 불순물은 이온주입 후 수직 방향으로 가능한 면적을 넓게 하여 PN 접합에 대한 유효접합 면적을 극대화하여 전류집중을 완화하고, 기판에 형성되어 에피층에 매몰된 이온주입매몰층은 기판 전류에 의한 다이나믹 저항을 줄이고 PT(punch through) 현상을 야기하기 위하여 한 쌍의 제2 도전형 불순물 도핑층 하부에 형성한다.
반도체 기판(201c)은 Si 또는 Ge과 같은 IV족 반도체나 GaAs, GaN, InP와 같은 III-V족의 화합물 반도체를 사용할 수도 있다. 본 발명의 실시예에서는 실리콘 반도체 기판(201c)에 대해 설명한다. 실리콘 반도체 기판은 (100), (110) 또는 (111)과 같은 방향의 기판을 사용할 수 있으며, 1018 cm-3이상의 고농도 불순물로 도핑된 저 저항 기판을 이용한다.
본 발명은 평면형(planar) 양방향 방호소자로서, 반도체 기판(201c)이 제1 도전형이면 에피층(203c)도 제1 도전형이 되고, 여기에 반대 도전형인 제2 도전형 불순물을 적어도 2개의 영역에 국부적으로 이온 주입하여 평면적으로 NP-PN 또는 PN-NP 양방향 방호 소자를 형성한다. 예를 들어, 기판이 P형이라면 국부적으로 이온주입하는 불순물은 N형이 된다.
에피층(203c)은 에피성장 기술을 이용하여 증착한다. 에피성장 기술은 APCVD(atmospheric pressure chemical vapor deposition), RTCVD(rapid thermal chemical vapor deposition), RPCVD(reduced pressure CVD), LPCVD(low pressure CVD), UHVCVD(ultrahigh vacuum CVD) 또는 MBE(molecular beam epitaxy)와 같은 기술이 주로 사용된다. 에피층 성장의 설계는 항복이 일어나는 구간에서 다이내믹 저항을 줄이고, 동작속도를 높이기 위하여 에피층의 불순물 농도는 작게 해야 되고, 기판과 에피층 사이의 불순물 농도의 구배는 가능한 날카롭게 형성해야 한다.
제2 도전형 불순물 도핑층(211c)은 제1 도전형과 도전형이 반대인 불순물을 한 쌍으로 형성하고 불순물 이온주입 후 드리이브인 확산하여 수직으로 극대화하여 형성한다. 제2 도전형 불순물 도핑층은 에피층과 PN 또는 NP접합을 형성하여 양방향 대칭 항복전압을 갖는다.
2단계 이온주입층(212c)은 상기 제2 도전형 불순물 도핑층(211c) 상부에 자기 정렬된 동일한 마스크를 이용하여 제2 도전형 불순물을 이온주입 후 드라이브인 열 확산하여 고농도로 형성한다. 2단계 이온주입층(212c)은 도핑농도가 1018 cm-3이상의 고농도로 형성되기 때문에 반도체 기판의 도전형에 무관하게 금속패드와 오믹 접촉층을 형성하기가 용이하다. 자기 정렬된 마스크의 사용은 공정 수를 감소시켜 저비용의 소자제작에 용이하다.
상기 이온주입매몰층(210c)은 반도체 기판과 동일한 도전형이며, 반도체 기판에 리소그래피를 이용해 이온주입한 후 드라이브인 확산하여 형성한다. 이온주입매몰층(210c)은 상기 한 쌍의 제2 도전형 불순물 도핑층 하부에 국부적 및 수평으로 충분한 면적이 되게 성장하여 양방향 대칭 방호소자의 유효 접합면적을 증가시킨다. 즉, 이온주입매몰층은 고립된 한 쌍의 다이오드 하부의 에피층에 넓게 형성된 고립된 도핑층으로 기판의 다이내믹 저항을 작게 하는 작용을 한다.
금속패드(208c)는 오믹접합을 위하여 하나 이상의 금속물질로 구성되는 금속층을 증착하여 형성한다. 반도체와 금속 접합부는 상호간에 접착력이 좋은 Ti, Ni, Co와 같은 얇은 금속박막을 접착층으로 사용하고, 상부에 안정적이고 저항이 작은 Al, Au, Cu의 금속박막이나 유사한 종류의 합금을 두껍게 성장하여 전극용으로 사용한다. 반도체-금속 사이의 접촉저항은 250~450 oC의 높은 온도에서 열처리하여 감소시켜 오믹접합이 되도록 한다.
금속범프(209c)는 구리(Cu), 니켈(Ni), 금(Au), 팔라듐(Pd), 티타늄(Ti) 등 또는 이것들의 합금으로 형성된다. 금속범프는 플립칩 구조로 형성하고 본딩의 재현성과 신뢰성을 위하여 복수의 금속을 사용할 수 있다. 본 발명에서 플립칩 본딩을 위한 금속범프의 두께는 칩의 면적과 패키징하는 기판금속의 종류와 형태에 맞추어 1 내지 20 μm 정도로 두껍게 형성한다. 반도체 소자의 크기가 작은 경우 다이싱 및 칩본딩 공정의 편이성을 위해서 가급적 얇게 형성한다. 금속범프는 중앙이 볼록한 형태 또는 오목한 형태로 설계되어 제조된다.
도 4(a)는 종래의 기술로서 소자의 구조는 상기 도 2(a)에 대응되며, 고농도의 P 층과 고농도의 N 층으로 접합이 형성되어, 공핍층(WD)이 매우 얇게 되어, 제너 항복모드의 동작으로 소자를 제작하는 경우의 도핑분포를 대표적으로 보여준다. 도핑농도가 높아 역방향 누설전류가 커서 누설전류에 의한 전력소모나 장기적 신뢰성 측면에서 열등한 특성을 지닌다.
도 4(b)는 소자의 구조로는 도 2(b)에 대응하며, 통상적으로 ABD 모드로 동작하는 정전기 및 서지 방호소자의 대표적인 불순물 분포를 보여준다. 이 기술은 대부분 도핑농도를 낮게 접합을 형성함으로써 PN 접합에서 공핍층(WD)이 넓으며, ABD 모드에 의해 항복이 일어나는 소자의 접합에서의 농도분포를 보여주고 있다. 이 경우 다이나믹 저항이 작아서 제너 터널링에 의한 항복이 일어나는 소자에 비하여 월등히 우수한 정전기 및 서지 방호성능을 지닌 소자의 제작이 가능하다.
도 4(c)는 본 발명에 의한 듀얼 모드 방호소자에 대한 도핑분포를 나타내는 것으로 상기 도 2(c)의 소자구조에 대응하며, 고유의 불순물의 도핑분포를 보여준다. 반도체 접합을 형성하는 도핑농도가 낮고 에피층이 얇아서 ABD 모드와 PT 모드의 항복이 동시에 일어나도록 소자구조와 공정조건을 맞추어 제작된다. 따라서 기존의 정전기 및 서지 방호소자에 비하여 더욱 빠르게 최적화하여 강력한 정전기 및 서지 방호성능을 갖추게 된다.
도 5(a)-(c)는 반도체 소자의 I-V 특성들을 도식을 이용해 정성적으로 나타낸 것이다. I-V 커브는 정방향(+)과 역방향(-)에 대하여 순간적(10 nano-sec)으로 정전기 펄스가 주입되는 경우 전류와 전압의 특성을 보여준다. I-V 커브를 보면 정전기 인가전압이 높아질수록 Vc, I가 증가하는 형태를 보인다.
도 5(a)는 종래에 일반적으로 많이 사용하는 수평형이고 대칭적인 양방향 제너 반도체 소자의 대표적 I-V 커브의 특성을 나타낸 것으로서, 소자구조는 상기 도 2(a)에 대응되고, 도핑분포는 상기의 도 4(a)에 대응한다. 양방향으로 I-V 커브가 대칭인 형태를 보이고 있으며, 유효 접합 면적이 작기 때문에 다이내믹 저항이 높은 한계를 보이고 있다. 통상적인 종래기술의 경우 정전기 전압이 높아질수록 클램핑전압(Vc)이 점차 높아져 최대로 VBR의 두 배 이상으로 증가하는 문제가 있다.
도 5(b)는 종래에 일반 정전기 및 서지 방호용 반도체 소자에 있어서 ABD 모드로 동작하는 소자의 I-V 커브로서, 구조는 도 2(b)에 대응하고, 도핑분포는 도 4(b)에 대응한다. 반도체 기판에 성장된 에피층의 상부에 형성된 활성 패턴의 접합영역과 다층구조의 금속패드 및 솔더금속의 플립칩 전극이 형성되어 있다. 양방향으로 I-V 커브가 대칭인 형태를 보이고 있으며, 유효 접합 면적을 증가시켰기 때문에 항복영역에서 다이내믹 저항이 도 5(a)에 비하여 상당히 감소하여 전류구동이 증가하는 특성을 보이고 있다. 마찬가지로 유효 접합 면적의 증가에 따라 정전기 방호성능과 내성은 강화된다.
도 5(c)는 본 발명의 I-V 특성으로 정전기 및 서지 방호용 반도체 소자에 있어서 상기의 도 2(c)의 구조에 대응되며, 불순물 분포는 도 4 (c)에 대응한다. 반도체 기판에 성장된 에피층의 상부에 형성된 활성 패턴의 접합영역과 다층구조의 두꺼운 금속패드와 금속범프의 플립칩 전극이 형성되어 있다. 상기 5 (c)는 정방향과 역방향의 항복전압이 대칭으로 동작하는 소자의 I-V 특성을 보이고 있다. 채널의 직렬저항이 작고, ABD 모드와 PT 모드로 항복이 제어되므로 가장 작은 다이내믹 저항으로 항복이 발생하는 것을 볼 수 있다. 따라서 상기 5 (a)와 5 (b)에 비하여 5 (c)의 I-V 커브는 가장 강력한 정전기 및 서지 방호성능을 보여준다.
도 6(a) 내지 도 6(h)는 본 발명의 제1 실시예에 따른 양방향 대칭으로 항복전압을 갖는 듀얼 모드 방호소자의 제조방법을 나타내는 각 공정의 단면도를 나타낸다.
반도체 기판은 실리콘을 예로 들어 설명하나 기판은 방호용 반도체가 집적되는 회로의 기판이 된다. 실리콘 반도체 기판은 (100)면을 이용하는 것이 바람직하나 다른 결정면을 사용하는 것도 무방하며, 고농도 불순물로 도핑된 저 저항 기판을 이용한다.
에피층(502)은 반도체 기판이 제1 도전형이면 에피층(502)도 제1 도전형이 되고, 여기에 반대 도전형인 제2 도전형 불순물을 적어도 2개의 영역에 국부적으로 이온 주입하여 평면적으로 NP-PN 또는 PN-NP 양방향 방호 소자를 형성한다. 에피층의 두께와 불순물의 도핑농도는 제작하는 반도체 소자의 항복전압에 의해 결정된다. 항복전압이 낮으면 불순물의 도핑농도가 높아지고, 항복전압이 높으면 불순물의 도핑농도가 낮아진다. 마찬가지로 항복전압이 낮으면 에피층의 두께가 얇아지고, 항복전압이 높으면 에피층의 두께가 커진다. 예를 들어, 항복전압을 5 내지 400V 영역에서 조절하여 제조하는 경우, 에피층의 불순물 두께 및 농도는 각각 0.3 내지 20 μm, 1x1013 내지 6x1017 cm-3의 영역에서 설계되어 제조된다.
도 6(a)는 이온주입매몰층을 위한 이온주입층을 형성하는 공정의 단면도이다. 본 공정은 반도체 기판 상부에 산화막(502)을 성장한 후 포토리소그래피를 통해 제작된 마스크를 이용해 기판과 동일한 불순물의 이온주입한 후 PR과 산화막을 제거한다.
도 6(b)는 이온주입층이 형성된 후 반도체 기판 상부에 에피층을 성장하여 이온주입층을 매립하여 이온주입매몰층(503)을 형성하는 공정을 나타낸다. 이온주입매몰층의 불순물은 900~1200 oC의 고온에서 열처리하여 드라이브인(drive-in) 확산한다. 이온주입매몰층(503)의 불순물 분포 형태 및 도핑농도는 방호 반도체 소자의 항복전압 조절과 직접적으로 관련된다. 이온주입매몰층은 도핑농도가 1018∼1021/cm3 의 영역에서 조절하여 설계된다.
도 6(c)는 이온주입매몰층이 형성된 기판의 에피층에 한 쌍의 다이오드를 형성하는 것을 나타낸다. 반도체 기판에 성장된 에피층 표면에 산화막(505)을 형성한 후 포토 리소그래피 기술을 이용하여 능동 패턴을 PR로 형성하고, 이 PR을 마스크로 활용하여 능동 영역에 도핑용 불순물을 1단계 이온주입하여 저농도의 제2 도전형 불순물 도핑층(506)을 형성한다. 본 발명에서 주로 제작하는 반도체 소자가 P-N 타입 접합 또는 N-P 타입 접합이므로 각각의 경우의 이온 주입되는 불순물은 P 형 또는 N 형의 불순물을 선택하여 사용한다. 이때 사용되는 이온주입 에너지 및 도즈는 각각 10~200 keV, 1x1013~1x1015 cm-2가 바람직하다. 이온주입 공정은 고상확산 또는 기상확산과 같은 기술로 대체하여 이용할 수 있다.
도 6(d)는 제2 도전형 불순물 도핑층(506)의 불순물을 수직 방향으로 드라이브인 확산하는 단계를 나타내고, 드라이브인 온도는 900~1200℃이 바람직하다. PN접합의 유효접합 면적을 조절하는 공정이며, 이온주입매몰층에 근접하되 접촉하지 않게 형성한다. 이 공정은 불순물 분포에 대한 형태와 도핑농도를 조절하는 것으로, 이에 따라 ABD 모드로 항복되는 반도체 소자의 항복전압이 매우 정밀하게 조절되게 된다.
도 6(e)는 리소그래피 공정으로 형성된 PR 마스크를 활용하여 불순물의 이단계 이온주입을 하여 2단계 이온주입층(507)을 형성하는 것을 나타내는 소자의 단면도이다. 2단계 이온주입층(507)은 제2 도전형 불순물 도핑층(506)에 사용된 것과 동일한 도전형의 불순물을 중복 주입하여 형성하며, 이온주입 에너지와 도즈는 각각 10~100 keV, 1x1014~1x1016 cm-2가 바람직하다. 생산비용을 감소시키기 위한 방편으로 본 공정은 고상확산 또는 기상확산과 같은 기술로 대체하여 이용할 수 있다. 2단계 이온주입층(507)은 드라이브인 활성화과정을 통해 고농도의 도핑분포를 지니도록 형성한다.
도 6(f)는 기존 산화막을 제거하는 것을 나타내며, 식각을 통하여 완전하게 제거한 후에 새로운 산화막(505)을 성장한다. 금속접합에 필요한 접촉영역을 형성하기 위하여 포토리소그래피로 PR패턴을 형성한 후 산화막을 식각하여 접촉윈도우를 형성하는 것을 나타낸다. 이 때 접촉 가장자리는 불순물의 확산으로 생성된 PN접합으로부터 3μm 이상 충분히 거리를 두어 형성한다. 금속패드(508)는 오믹접합 및 금속전극의 역할을 하며, 하나 이상의 금속물질로 구성되는 금속층을 증착하여 형성한다. 예로써 하층금속에는 오믹접합과 접착력이 좋은 Ti, Ni, Co 와 같은 금속박막을 사용하고, 상층금속으로는 안정적이고 저항이 작은 Al, Au, Cu의 금속박막이나 유사한 종류의 합금을 사용한다. 이어서 반도체와 유전체 박막과 금속패드의 사이에 접착력을 향상시키고, 반도체-금속 사이의 오믹접합에 의한 접촉저항을 감소시키기 위하여 250~450 oC의 온도에서 열처리한다.
도 6(g)는 표면보호용 절연박막(509)을 증착하는 공정을 나타낸다. 표면보호용 절연박막 박막으로 실리콘 산화막이나 실리콘 질화막과 같은 유전체 물질을 이용할 수 있다. 절연박막은 어플리케이션에 따라 하프늄 다이옥사이드, 지르코늄 다이옥사이드 등과 같은 high-k 유전체 물질이 사용될 수 있다. 포토 리소그래피 공정을 이용해 금속패드의 부분을 한 쌍으로 오픈한다. 절연박막(509)는 반도체 소자의 일반적인 passivation의 역할도 하지만 플립칩 본딩의 경우 솔더금속이 칩의 표면에서 퍼지고 흘러서 넓게 번지지 않도록 방지하는 보호막의 역할을 한다. 절연박막의 증착은 제조공정을 간단하게 위하여 구동전압이 낮고 칩 면적이 큰 저전압용 반도체 소자의 경우에는 생략될 수 있다.
도 6(h)는 포토 리소그래피로 PR 마스크를 형성하여 금속범프를 형성하는 것을 나타낸다. 금속범프 두께는 1 내지 20 μm 정도로 두껍게 형성되므로, PR의 두께는 금속범프보다 1.5배 이상의 두께로 형성하여 이용한다.
금속범프(510)는 플립칩용 금속을 증착하여 형성한다. 금속범프는 플립칩 본딩의 재현성과 신뢰성을 위하여 하나 이상의 층으로 구성될 수 있다. 금속범프의 두께는 칩의 면적과 패키징하는 기판금속의 종류과 형태에 맞추어 1~20 um 정도로 두껍게 형성한 후 lift-off하여 플립칩 금속범프를 남긴다.
상기 본 발명에서는 금속패드와 금속범프를 형성하는데 lift-off 방식에 대해 설명하였으나, 증착 후 PR 패턴 마스크를 사용하는 건식식각이나 습식식각의 기술을 이용하는 방식으로 금속패드와 금속범프를 형성할 수 있으며, 상기의 기술과 더불어 도금(electroplating) 방법에 의한 금속범프를 형성할 수 있다.
후속공정은 통상적인 방법을 이용하여 뒷면을 연마하고, 웨이퍼를 뒤집어서 후면금속을 증착한다. 칩의 두께는 사용하는 목적에 따라 50 내지 200 μm 수준으로 조절하여 이용한다. 연마하는 동안에 기판의 후면에 발생된 결함들은 습식식각으로 제거하여 평탄하게 형성한다. 후면에 증착하는 금속으로는 Al, Ag, Au, Cu, Sn와 같은 순수금속이나 여러 종의 금속으로 조합된 합금과 다층금속의 형태를 이용할 수 있다. 이렇게 형성된 후면 금속은 칩의 물리적 강도를 높이고, 표면의 안정성을 높이며, 또한 LED용으로 사용 시 빛을 반사하여 광흡수에 의한 광효율의 저하를 방지하게 되고, 더불어서 정전기 방호용 반도체칩에 흐를 수 있는 광흡수에 의한 누설전류를 최소화 한다.
[측정예]
도 7은 본 발명에 의한 정전기 및 서지 방호용 듀얼 항목모드 반도체 소자의 I-V 특성의 비교도를 나타낸다. 종래기술로 제작된 소자는 도 7(a)에 나타난바와 같이 I-V 커브에서 다이내믹 저항이 1.1 ohm이고, 본 발명에 의한 소자구조와 제조공정을 이용하여 제작된 소자는 도 7(b)에 나타난바와 같이 다이내믹 저항이 0.47 오옴을 보이고 있다. 본 발명에 의한 소자구조로 제조된 방호용 반도체 소자는 채널의 항복현상을 제어하여 ABD 모드와 PT 모드로 동작하는 정전기 및 서지 방호성능이 강력한 새로운 소자를 구현되었다. 종래기술의 소자는 I-V 특성이 IPP=20A인 경우 Vc=31V로 높은 값을 보인 반면에, 본 발명의 방호용 반도체 소자는 IPP=20A에서 Vc=20V를 나타내어 클램핑전압(Vc)을 약 11V 감소시켜 제어되는 것을 볼 수 있고, 종래기술과 비교하여 월등하게 개량된 강력한 정전기 및 서지 방호성능을 나타낸다.
본 발명은 상술한 다수의 반도체 접합층을 이용한 구조를 기본으로 하여 단순화 및 응용을 통해 여러 가지 변형된 형태로 소자를 제작하여 제품화 할 수 있다. 주지하는 바와 같이 통상적으로 제품의 양산에는 수율, 신뢰성, 생산성, 생산단가와 같은 점들을 제품의 성능과 비교하여 최적화하는 것이 일반적이다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
201a, 201b, 201c, 501: 반도체 기판
203a, 203b, 203c, 504: 에피층
204a, 204b, 204c, 502, 505: 산화막
208a,208b, 208c, 508: 금속패드
209c, 510: 금속범프 210c, 503: 이온주입매몰층
211a, 211b, 211c, 506:제2 도전형 불순물 도핑층
212b, 212c, 507: 2단계 이온주입층 213c, 509: 절연박막

Claims (6)

  1. 제1 도전형의 반도체 기판을 준비하는 단계;
    상기 제1 도전형의 반도체 기판에 제1 산화막을 증착하고 포토리소그래피로 이온주입매몰층 패턴을 형성하는 단계;
    제1 도전형과 동일한 도전형의 불순물을 이온주입하고, 열처리하여 불순물을 확산시켜 국부적으로 이온주입매몰층을 형성하는 단계;
    상기 반도체 기판의 상부에 제1 도전형 에피층을 성장하는 단계;
    상기 제1 도전형 에피층에 제2 산화막을 증착하고 포토리소그래피로 한 쌍의 다이오드 패턴을 형성하는 단계;
    제2 도전형 불순물을 상기 한 쌍의 다이오드 패턴의 개구 영역에 1단계 이온주입하고, 열처리하여 불순물을 확산시켜 한 쌍의 제2 도전형 불순물 도핑층을 국부적으로 형성하는 단계;
    상기 1단계 이온주입보다 고농도의 제2 도전형 불순물을 상기 한 쌍의 다이오드 패턴의 개구 영역에 2단계 이온주입하고, 열처리하여 오믹접촉층을 형성하는 단계 및
    한 쌍의 오믹접촉층 상부에 금속패드 및 금속범프를 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 양방향 대칭 항복전압을 갖는 ABD(avalanche breakdown) 모드 및 PT(punch through) 모드의 듀얼 모드 방호소자의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 1단계에서 이온주입된 제2 도전형 불순물 도핑층은 수직방향으로 PN 접합면의 유효접합 면적을 확장하고, 하부의 이온주입매몰층과 PT 모드 항복이 일어나도록 확산된 것을 특징으로 하는 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조방법.
  4. 제1항에 있어서,
    상기 이온주입매몰층은 한 쌍의 제2 도전형 불순물 도핑층 하부에 형성하고 도핑농도를 반도체 기판보다 고농도로 형성하는 것을 특징으로 하는 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조방법.
  5. 제1항에 있어서,
    상기 금속범프는 금속패드의 상부에 단일 또는 복수의 금속층으로 형성하여 플립칩 패키지 사용하는 것을 특징으로 하는 양방향 대칭 항복전압을 갖는 듀얼 모드 방호소자의 제조방법.
  6. 제1항 또는 제3항 내지 제5항 중 어느 한 항의 제조방법으로 제조된 양방향 대칭 항복전압을 갖는 방호소자로서,
    제1 도전형 에피층 내에 형성된 한 쌍의 제2 도전형 불순물 도핑층 및
    상기 한 쌍의 제2 도전형 불순물 도핑층 하부에 형성된 제1 도전형의 고농도 이온주입매몰층으로 구성되어,
    ABD 모드 및 PT 모드 항복을 동시에 갖는 것을 특징으로 하는 방호소자.
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