KR102103195B1 - 트리거 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 저농도의 에피텍셜층 내에 레터럴 쇼클리 다이오드를 형성하여, 동일 펄스 전류에 대해 낮은 커패시턴스를 가질 수 있는 양방향성의 과도 전압 억제 소자 구조를 형성하는데 있다.
이를 위해 본 발명은 P형 기판을 준비하는 단계와, P형 기판의 상부에 P형 에피텍셜층을 형성하는 단계와, P형 에피텍셜층의 상면으로부터 내부 방향으로, P형 에피텍셜층의 내부에 서로 일정간격 떨어지도록 P형 웰 영역과, N형 웰 영역을 형성하는 단계와, P형 웰 영역과, N형 웰 영역의 상면으로부터 내부 방향으로, P형 웰 영역과, N형 웰 영역의 내부에 P형 도핑 영역과 N형 도핑 영역을 형성하는 단계와, P형 웰 영역과 N형 웰 영역의 떨어진 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 P형 트리거를 형성하는 단계와, P형 에피텍셜층, P형 웰 영역, N형 웰 영역 및 P형 트리거를 덮도록 제1절연층을 형성하는 단계와, 제1절연층을 통해 외부로 노출된 P형 도핑 영역 및 N형 도핑 영역을 덮도록 제1도전층을 형성하는 단계를 포함하는 과도 전압 억제 소자 및 그 제조 방법을 개시한다.
이를 위해 본 발명은 P형 기판을 준비하는 단계와, P형 기판의 상부에 P형 에피텍셜층을 형성하는 단계와, P형 에피텍셜층의 상면으로부터 내부 방향으로, P형 에피텍셜층의 내부에 서로 일정간격 떨어지도록 P형 웰 영역과, N형 웰 영역을 형성하는 단계와, P형 웰 영역과, N형 웰 영역의 상면으로부터 내부 방향으로, P형 웰 영역과, N형 웰 영역의 내부에 P형 도핑 영역과 N형 도핑 영역을 형성하는 단계와, P형 웰 영역과 N형 웰 영역의 떨어진 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 P형 트리거를 형성하는 단계와, P형 에피텍셜층, P형 웰 영역, N형 웰 영역 및 P형 트리거를 덮도록 제1절연층을 형성하는 단계와, 제1절연층을 통해 외부로 노출된 P형 도핑 영역 및 N형 도핑 영역을 덮도록 제1도전층을 형성하는 단계를 포함하는 과도 전압 억제 소자 및 그 제조 방법을 개시한다.
Description
본 발명의 다양한 실시예는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
본 발명은 저농도의 에피텍셜층 내에 레터럴 쇼클리 다이오드를 형성하여, 동일 펄스 전류에 대해 낮은 커패시턴스를 가질 수 있는 양방향성의 과도 전압 억제 소자 구조를 형성할 수 있는 트리거 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시예는 따른 과도 전압 억제 소자 및 그 제조 방법은 P형 기판을 준비하는 단계와, 상기 P형 기판의 상부에 P형 에피텍셜층을 형성하는 단계와, 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로, 상기 P형 에피텍셜층의 내부에 서로 일정간격 떨어지도록 P형 웰 영역과, N형 웰 영역을 형성하는 단계와, 상기 P형 웰 영역과, 상기 N형 웰 영역의 상면으로부터 내부 방향으로, 상기 P형 웰 영역과, 상기 N형 웰 영역의 내부에 P형 도핑 영역과 N형 도핑 영역을 형성하는 단계와, 상기 P형 웰 영역과 N형 웰 영역의 떨어진 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 P형 트리거를 형성하는 단계와, 상기 P형 에피텍셜층, 상기 P형 웰 영역, 상기 N형 웰 영역 및 상기 P형 트리거를 덮도록 제1절연층을 형성하는 단계와, 상기 제1절연층을 통해 외부로 노출된 상기 P형 도핑 영역 및 상기 N형 도핑 영역을 덮도록 제1도전층을 형성하는 단계를 포함할 수 있다.
상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제1 P형 웰 영역과 상기 제1 P형 웰 영역으로부터 우측으로 소정 간격 떨어지도록 형성된 제2 P형 웰 영역을 포함하는 상기 P형 웰 영역이 형성된 후, 상기 제1 P형 웰 영역의 좌측에 위치하도록 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제1 N형 웰 영역과, 상기 제2 P형 웰 영역의 우측에 위치하도록 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2 N형 웰 영역을 포함하는 N형 웰 영역이 형성될 수 있다.
상기 제1 P형 웰 영역내에 상기 P형 도핑 영역의 제1 P형 도핑 영역과, 상기 N형 도핑 영역의 제1 N형 도핑 영역을 형성하고, 상기 제2 P형 웰 영역내에 형성된 상기 P형 도핑 영역의 제2 P형 도핑 영역과, 상기 N형 도핑 영역의 제2 N형 도핑 영역을 형성하고, 상기 제1 N형 웰 영역내에 형성된 상기 P형 도핑 영역의 제3 P형 도핑 영역과, 상기 N형 도핑 영역의 제3 N형 도핑 영역을 형성하며, 상기 제2 N형 웰 영역내에 형성된 상기 P형 도핑 영역의 제4 P형 도핑 영역과 상기 N형 도핑 영역의제4 N형 도핑 영역을 형성할 수 있다.
상기 제1 N형 웰 영역과, 상기 제1 P형 웰 영역사이에 제1 P형 트리거를 형성하고, 상기 제2 P형 웰 영역과 상기 제2 N형 웰 영역 사이에 제2 P형 트리거를 형성할 수 있다.
상기 제3 P형 도핑 영역과, 상기 제3 N형 도핑 영역을 덮도록 상기 제1도전층의 제1도전 패턴을 형성하고, 상기 제1 P형 도핑 영역, 상기 제1 N형 도핑 영역, 상기 제2 P형 도핑 영역 및 상기 제2 N형 도핑 영역을 전기적으로 연결하는 상기 제1도전층의 제2도전 패턴을 형성하며, 상기 제4 P형 도핑 영역과 상기 제4 N형 도핑 영역을 덮도록 형성된 상기 제1도전층의 제3도전 패턴을 형성할 수 있다.
상기 제1도전 패턴과 상기 제3도전 패턴을 외부로 노출시키도록 상기 제1도전층과 상기 제1절연막의 상부에 제2절연층을 형성하는 단계; 및 상기 제1도전 패턴과 상기 제3도전 패턴과 각각 전기적으로 접촉된 제1단자와 제2단자를 갖는 제2도전층을 형성할 수 있다.
본 발명의 일 실시예는 따른 @는 P형 기판과, 상기 P형 기판의 상부에 형성된 P형 에피텍셜층과, 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 P형 웰 영역과, 상기 P형 웰 영역으로부터 일정 간격 떨어지고, 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 N형 웰 영역과, 상기 P형 웰 영역과 상기 N형 웰 영역의 상면으로부터 내부방향으로 형성된 P형 도핑 영역과, N형 도핑 영역과, 상기 P형 웰 영역과 N형 웰 영역 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 P형 트리거와, 상기 P형 에피텍셜층, 상기 P형 웰 영역, 상기 N형 웰 영역 및 P형 트리거의 상면을 덮도록 형성된 제1절연층 및, 상기 제1절연층을 통해 외부로 노출된 상기 P형 도핑 영역 및 상기 N형 도핑 영역을 덮도록 형성된 제1도전층을 포함할 수 있다.
상기 P형 웰 영역은 상기 P형 에피텍셜층의 중심에 형성되며, 제1 P형 웰 영역과 상기 제1 P형 웰 영역으로부터 우측으로 소정 간격 떨어진 제2 P형 웰 영역을 포함할 수 있다.
상기 N형 웰 영역은 상기 제1 P형 웰 영역의 좌측에 위치하는 제1 N형 웰 영역과, 상기 제2 P형 웰 영역의 우측에 위치하는 제2 N형 웰 영역을 포함할 수 있다.
상기 P형 트리거는 상기 제1 N형 웰 영역과, 상기 제1 P형 웰 영역사이에 형성된 제1 P형 트리거와, 상기 제2 P형 웰 영역과 상기 제2 N형 웰 영역 사이에 형성된 제2 P형 트리거를 포함할 수 있다.
상기 P형 도핑 영역과, 상기 N형 도핑 영역은 상기 제1 P형 웰 영역내에 형성된 제1 P형 도핑 영역과, 제1 N형 도핑 영역과, 상기 제2 P형 웰 영역내에 형성된 제2 P형 도핑 영역과, 제2 N형 도핑 영역과, 상기 제1 N형 웰 영역내에 형성된 제3 P형 도핑 영역과, 제3 N형 도핑 영역 및, 상기 제2 N형 웰 영역내에 형성된 제4 P형 도핑 영역과 제4 N형 도핑 영역을 포함할 수 있다.
상기 제1도전층은 상기 제3 P형 도핑 영역과, 상기 제3 N형 도핑 영역을 덮도록 형성된 제1도전 패턴과, 상기 제1 P형 도핑 영역, 상기 제1 N형 도핑 영역, 상기 제2 P형 도핑 영역 및 상기 제2 N형 도핑 영역을 전기적으로 연결하는 제2도전 패턴 및, 상기 제4 P형 도핑 영역과 상기 제4 N형 도핑 영역을 덮도록 형성된 제3도전 패턴을 포함할 수 있다.
상기 제1도전 패턴과 상기 제3도전 패턴을 외부로 노출시키도록 상기 제1도전층과 상기 제1절연막을 덮도록 형성된 제2절연층 및, 상기 제1도전 패턴과 상기 제3도전 패턴과 각각 전기적으로 접촉된 제1단자와 제2단자를 갖는 제2도전층을 더 포함할 수 있다.
상기 P형 에피텍셜층은 상기 P형 웰 영역, 상기 N형 웰 영역, 상기 P형 도핑 영역, N형 도핑 영역 및 P형 트리거에 비해서 농도가 저농도일 수 있다.
본 발명은 저농도의 에피텍셜층 내에 레터럴 쇼클리 다이오드를 형성하여, 동일 펄스 전류에 대해 낮은 커패시턴스를 가질 수 있는 양방향성의 과도 전압 억제 소자 구조를 형성할 수 있는 트리거 타입 쇼클리 다이오드 구조를 이용한 양방향 로우 클램핑 과도 전압 억제 소자 및 그 제조 방법을 제공한다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 구조에 순방향 회로와 역방향 회로를 각각 함께 표시한 것이다.
도 5는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 구조에 순방향 회로와 역방향 회로를 각각 함께 표시한 것이다.
도 5는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 등가 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
또한 '제1, 제2' 등과 같은 표현은 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도가 도시되어 있다. 또한 도 3a 내지 도 3i를 참조하면 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도가 도시되어 있다.
도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 P형 기판 준비 단계(S1), P형 에피텍셜층 형성 단계(S2), P형 웰 영역 형성 단계(S3), N형 웰 영역 형성 단계(S4), P형 도핑 영역 형성 단계(S5), N형 도핑 영역 형성 단계(S6), P형 트리거 형성 단계(S7), 제1절연층 형성 단계(S8), 제1도전층 형성 단계(S9), 제2절연층 형성 단계(S10) 및 제2도전층 형성 단계(S11)를 포함한다. 이하에서는 도 2 및 도 3a 내지 도 3j를 참조하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 상기 P형 기판 준비 단계(S1)에서는 P형 기판(110)을 준비한다. 상기 P형 기판(110)은 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 상기 P형 기판(110)은, 일례로, 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입되어 형성된 P++형 반도체 웨이퍼일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
도 3b에 도시된 바와 같이, 상기 P형 에피텍셜층 형성 단계(S2)에서, P형 기판(110)의 상면에 P형 에피텍셜층(120)이 형성된다. 일례로, 600~2000℃의 고온에서 P형 기판(110)의 상면에 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 P형 기판(110)의 표면에 P형의 P형 에피텍셜층(120)을 증착되도록 할 수 있다. 이와 같은 P형 에피텍셜층(120)은 P형 기판(110)에 비해서 농도가 낮다.
도 3c에 도시된 바와 같이, 상기 P형 웰 영역 형성 단계(S3)에서, P형 에피텍셜층(120)의 상면으로부터 내부 방향으로 일정 깊이의 P형 웰 영역(130)이 형성된다. P형 웰 영역(130)은 P형 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 P형 웰 영역(130)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형을 갖도록 형성할 수 있다. 이와같은 P형 웰 영역(130)은 P형 에피텍셜층(120)에 비해서는 상대적으로 고농도로 형성될 수 있다.
상기 P형 웰 영역(130)은 P형 에피텍셜층(120)내에 형성될 수 있다. 즉, P형 웰 영역(130)은 P형 에피텍셜층(120)의 두께에 비해서 더 얕게 형성될 수 있다.
또한 P형 웰 영역(130)은 한쌍이 존재할 수 있으며, P형 에피텍셜층(120)의 대략 중심에 서로 소정 간격 떨어지도록 위치할 수 있다. 즉, P형 웰 영역(130)은 제1 P형 웰 영역(131)과, 제1 P형 웰 영역(131)으로부터 우측으로 이격된 제2 P형 웰 영역(132)을 포함한다.
한편, P형 기판(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 P형 기판(110)의 오토도핑을 방지한다.
도 3d에 도시된 바와 같이, 상기 N형 웰 영역 형성 단계(S4)에서, P형 에피텍셜층(120)의 상면으로부터 내부 방향으로 일정 깊이의 N형 웰 영역(140)이 형성된다. N형 웰 영역(140)은 P형 에피텍셜층(120)과 P형 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 N형 웰 영역(140)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N형을 갖도록 형성할 수 있다.
상기 N형 웰 영역(140)은 P형 에피텍셜층(120)내에 형성될 수 있다. 즉, N형 웰 영역(140)은 P형 에피텍셜층(120)의 두께에 비해서 더 얕게 형성될 수 있다.
상기 N형 웰 영역(140)은 한 쌍이 존재할 수 있으며, P형 웰 영역(130)을 중심으로 좌우측에 각각 소정 간격 떨어지도록 위치할 수 있다. 즉, N형 웰 영역(140)은 제1 P형 웰 영역(131)의 좌측에 위치하는 제1 N형 웰 영역(141)과, 제2 P형 웰 영역(132)의 우측에 위치하는 제2 N형 웰 영역(142)을 포함한다.
상기 N형 웰 영역(140)과 P형 웰 영역(130)은 저농도의 P형 에피텍셜층(120)내에 형성될 수 있다.
또한 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법에서 P형 웰 영역 형성 단계(S3)이후에, N형 웰 영역 형성 단계(S4)가 진행됨을 설명하였으나, N형 웰 영역 형성 단계(S4)가 먼저 진행된 후 P형 웰 영역 형성 단계(S3)가 진행될 수도 있다. 즉, 본 발명에서 P형 웰 영역 형성 단계(S3)와 N형 웰 영역 형성 단계(S4)의 순서를 한정하는 것은 아니다.
도 3e에 도시된 바와 같이, 상기 P형 도핑 영역 형성 단계(S5)에서, P형 웰 영역(130)과 N형 웰 영역(140)의 상면으로부터 내부 방향으로 일정 깊이의 P형 도핑 영역(150)을 형성한다.
P형 도핑 영역(150)은 P형 에피텍셜층(120), P형 웰 영역(130) 및 N형 웰 영역(140)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 P형 도핑 영역(150)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형을 갖도록 형성할 수 있다. 상기 P형 도핑 영역(150)은 P형 웰 영역(130)에 비해서, 상대적으로 고농도로 형성될 수 있다.
P형 도핑 영역(150)은 제1 P형 웰 영역(131), 제2 P형 웰 영역(132), 제1 N형 웰 영역(141) 및 제2 N형 웰 영역(142)에 각각 형성될 수 있다. 즉, P형 도핑 영역(150)은 제1 P형 웰 영역(131)내에 형성된 제1 P형 도핑 영역(151), 제2 P형 웰 영역(132)내에 형성된 제2 P형 도핑 영역(152), 제1 N형 웰 영역(141)내에 형성된 제3 P형 도핑 영역(153) 및 제2 N형 웰 영역(142)내에 형성된 제4 P형 도핑 영역(154)을 포함할 수 있다.
또한 제1 P형 도핑 영역(151)은 제1 P형 웰 영역(131)내에 형성될 수 있다. 즉, 제1 P형 도핑 영역(151)은 제1 P형 웰 영역(131)의 깊이에 비해서 더 얕게 형성될 수 있다.
또한 제2 P형 도핑 영역(152)은 제2 P형 웰 영역(132)내에 형성될 수 있다. 즉, 제2 P형 도핑 영역(152)은 제2 P형 웰 영역(132)의 깊이에 비해서 더 얕게 형성될 수 있다.
또한 제3 P형 도핑 영역(153)은 제1 N형 웰 영역(141)내에 형성될 수 있다. 즉, 제3 P형 도핑 영역(153)은 제1 N형 웰 영역(141)의 깊이에 비해서 더 얕게 형성될 수 있다.
또한 제4 P형 도핑 영역(154)은 제2 N형 웰 영역(142)내에 형성될 수 있다. 즉, 제4 P형 도핑 영역(154)은 제2 N형 웰 영역(142)의 깊이에 비해서 더 얕게 형성될 수 있다.
도 3f에 도시된 바와 같이, 상기 N형 도핑 영역 형성 단계(S6)에서, P형 웰 영역(130)과 N형 웰 영역(140)의 상면으로부터 내부 방향으로 일정 깊이의 N형 도핑 영역(160)을 형성한다.
N형 도핑 영역(160)은 P형 에피텍셜층(120), P형 웰 영역(130) 및 N형 웰 영역(140)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 N형 도핑 영역(160)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N형을 갖도록 형성할 수 있다. N형 도핑 영역(160)은 N형 웰 영역(140)에 비해서 상대적으로 고농도로 형성될 수 있다.
N형 도핑 영역(160)은 제1 P형 웰 영역(131), 제2 P형 웰 영역(132), 제1 N형 웰 영역(141) 및 제2 N형 웰 영역(142)에 각각 형성될 수 있다. 즉, N형 도핑 영역(160)은 제1 P형 웰 영역(131)내에 형성된 제1 N형 도핑 영역(161), 제2 P형 웰 영역(132)내에 형성된 제2 N형 도핑 영역(162), 제1 N형 웰 영역(141)내에 형성된 제3 N형 도핑 영역(163) 및 제2 N형 웰 영역(142)내에 형성된 제4 N형 도핑 영역(164)을 포함할 수 있다.
또한 제1 N형 도핑 영역(161)은 제1 P형 웰 영역(131)내에 형성될 수 있다. 즉, 제1 N형 도핑 영역(161)은 제1 P형 웰 영역(131)의 깊이에 비해서 더 얕게 형성될 수 있다. 또한 제1 N형 도핑 영역(161)은 제1 P형 웰 영역(131)내에서, 제1 P형 도핑 영역(151)의 일측에 위치하도록 형성될 수 있다. 도 3f에서 제1 N형 도핑 영역(161)이 제1 P형 도핑 영역(151)의 좌측에 형성됨을 도시하였으나, 우측에 형성될 수 도 있으며 본 발명에서 이를 한정하는 것은 아니다. 상기 제1 N형 도핑 영역(161)과 제1 P형 도핑 영역(151)은 상기 제1 P형 웰 영역(131)내에 위치하도록 형성될 수 있다.
또한 제2 N형 도핑 영역(162)은 제2 P형 웰 영역(132)내에 형성될 수 있다. 즉, 제2 N형 도핑 영역(162)은 제2 P형 웰 영역(132)의 깊이에 비해서 더 얕게 형성될 수 있다. 또한 제2 N형 도핑 영역(162)은 제2 P형 웰 영역(132)내에서, 제2 P형 도핑 영역(152)의 일측에 위치하도록 형성될 수 있다. 도 3f에서 제2 N형 도핑 영역(162)이 제2 P형 도핑 영역(152)의 우측에 형성됨을 도시하였으나, 좌측에 형성될 수 도 있으며 본 발명에서 이를 한정하는 것은 아니다. 상기 제2 P형 도핑 영역(152)과 제2 N형 도핑 영역(162)은 제2 P형 웰 영역(132)내에 위치하도록 형성될 수 있다.
또한 제3 N형 도핑 영역(163)은 제1 N형 웰 영역(141)내에 형성될 수 있다. 즉, 제3 N형 도핑 영역(163)은 제1 N형 웰 영역(141)의 깊이에 비해서 더 얕게 형성될 수 있다. 또한 제3 N형 도핑 영역(163)은 제1 N형 웰 영역(141)내에서 제3 P형 도핑 영역(153)의 일측에 위치하도록 형성될 수 있다. 도 3f에서 제3 N형 도핑 영역(163)이 제3 P형 도핑 영역(153)의 좌측에 형성됨을 도시하였으나, 우측에 형성될 수 도 있으며 본 발명에서 이를 한정하는 것은 아니다. 상기 제3 P형 도핑 영역(153)과 제3 N형 도핑 영역(163)은 제1 N형 웰 영역(141)내에 위치하도록 형성될 수 있다.
또한 제4 N형 도핑 영역(164)은 제2 N형 웰 영역(142)내에 형성될 수 있다. 즉, 제4 N형 도핑 영역(164)은 제2 N형 웰 영역(142)의 깊이에 비해서 더 얕게 형성될 수 있다. 또한 제4 N형 도핑 영역(164)은 제2 N형 웰 영역(142)내에서 제4 P형 도핑 영역(154)의 일측에 위치하도록 형성될 수 있다. 도 3f에서 제4 N형 도핑 영역(164)이 제4 P형 도핑 영역(154)의 우측에 형성됨을 도시하였으나, 좌측에 형성될 수 도 있으며 본 발명에서 이를 한정하는 것은 아니다. 상기 제4 P형 도핑 영역(154)과 제4 N형 도핑 영역(164)은 제2 N형 웰 영역(142)내에 위치하도록 형성될 수 있다.
또한 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법에서 P형 도핑 영역 형성 단계(S5)이후에, N형 도핑 영역 형성 단계(S6)가 진행됨을 설명하였으나, N형 도핑 영역 형성 단계(S6)가 먼저 진행된 후 P형 도핑 영역 형성 단계(S5)가 진행될 수도 있다. 즉, 본 발명에서 P형 도핑 영역 형성 단계(S5)와 N형 도핑 영역 형성 단계(S6)의 순서를 한정하는 것은 아니다.
이하에서 좌측에서 우측방향을 순방향으로 보고, 우측에서 좌측방향을 역방향으로 보고 설명하고자 한다.
순방향으로, 제3 P형 도핑 영역(153), 제1 N형 웰 영역(141), 제1 P형 웰 영역(131) 및 제1 N형 도핑 영역(161)은 순차적으로 PNPN 구조인 순방향 쇼클리 다이오드(Shockley Diode)가 될 수 있다. 또한 순방향으로 제2 P형 도핑 영역(152), 제2 P형 웰 영역(132), 제2 N형 웰 영역(142) 및 제4 N형 도핑 영역(164)은 PN구조인 순방향 다이오드일 수 있다. 이와 같은 PNPN 구조인 순방향 쇼클리 다이오드와 PN구조인 순방향 다이오드는 저농도인 P형 에피텍셜층(120)내에 레터럴 구조로 형성될 수 있다.
또한 역방향으로 제4 P형 도핑 영역(154), 제2 N형 웰 영역(142), 제2 P형 웰 영역(132) 및 제2 N형 도핑 영역(162)은 순차적으로 PNPN 구조인 역방향 쇼클리 다이오드(Shockley Diode)가 될 수 있다. 또한 역방향으로 제1 P형 도핑 영역(151), 제1 P형 웰 영역(131), 제1 N형 웰 영역(141) 및 제3 N형 도핑 영역(163)은 PN구조인 역방향 다이오드일 수 있다. 또한 순방향 및 역방향 쇼클리 다이오드는 표면을 따라 수평 방향으로 형성된 레터럴 쇼클리 다이오드(Lateral Shockley Diode)일 수 있다.
도 3g에 도시된 바와 같이, 상기 P형 트리거 형성 단계(S7)에서, P형 에피텍셜층(120)의 상면으로부터 내부 방향으로 일정 깊이의 P형 트리거(170)를 형성한다.
P형 트리거(170)는 P형 에피텍셜층(120), P형 웰 영역(130), N형 웰 영역(140), P형 도핑 영역(150) 및 N형 도핑 영역(160)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 P형 트리거(170)가 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형을 갖도록 형성할 수 있다. 이와 같은 P형 트리거(170)가 P형 에피텍셜층(120)에 비해서 상대적으로 농도가 더 높게 형성될 수 있다.
P형 트리거(170)는 P형 웰 영역(130)과 N형 웰 영역(140)사이에 형성될 수 있다. 바람직하게 P형 트리거(170)는 제1 N형 웰 영역(141)과 제1 P형 웰 영역(131)사이에 형성된 제1 P형 트리거(171)와, 제2 P형 웰 영역(132)과 제2 N형 웰 영역(142)사이에 형성된 제2 P형 트리거(172)를 포함할 수 있다.
즉, 제1 P형 트리거(171)는 서로 이격된 제1 N형 웰 영역(141)과 제1 P형 웰 영역(131)사이에 형성되고, 제2 P형 트리거(172)는 서로 이격된 제1 P형 웰 영역(131)과 제1 N형 웰 영역(141)사이에 형성될 수 있다. 또한 제1 P형 트리거(171)는 양끝단이 제1 N형 웰 영역(141)과 제1 P형 웰 영역(131)의 내부에 포함될 수 있다. 또한 제2 P형 트리거(172)는 양끝단이 제2 P형 웰 영역(132)과 제2 N형 웰 영역(142)의 내부에 포함될 수 있다.
또한 제1 P형 트리거(171)와 제2 P형 트리거(172)는 P형 도핑 영역(150) 및 N형 도핑 영역(160)에 비해서 더 얕은 깊이로 형성될 수 있다.
이와 같은 P형 트리거(170)는 순방향 및 역방향 쇼클리 다이오드 내에 각각 구비될 수 있으며, P형 트리거(170)의 농도에 의해서 쇼클리 다이오드의 항복 전압(breakdown voltage)의 크기를 제어할 수 있다. 또한, P형 트리거(170)를 쇼클리 다이오드 내에 형성함으로써, 쇼클리 다이오드의 항복 전압(breakdown voltage)은 1/12 내지 1/4이하 중 어느 하나로 줄일 수 있다.
도 3h에 도시된 바와 같이, 상기 제1절연층 형성 단계(S8)에서, 상기 P형 에피텍셜층(120), P형 웰 영역(130), N형 웰 영역(140) 및 P형 트리거(170)의 상면에 제1절연층(180)을 형성하고, 상기 제1절연층(180)에 컨택 홀을 형성하여 P형 도핑 영역(150) 및 N형 도핑 영역(160) 각각을 외부로 노출 시킬 수 있다. 이러한 제1절연층(180)은 P형 에피텍셜층(120), N형 웰 영역(140) 및 N형 웰 영역(140)을 하기할 제1도전층(190)과 전기적으로 분리할 수 있다. 이러한 제1절연층(180)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 3i에 도시된 바와 같이, 상기 제1도전층 형성 단계(S9)에서, 상기 제1절연층(180)을 통해 외부로 노출된 P형 도핑 영역(150) 및 N형 도핑 영역(160)을 덮으며, 전기적으로 연결하는 제1도전층(190)을 형성한다. 제1도전층(190)은 제1도전 패턴(191), 제2도전 패턴(192) 및 제3도전 패턴(193)을 포함할 수 있다.
제1도전 패턴(191)은 제3 P형 도핑 영역(153)과 제3 N형 도핑 영역(163)의 상면을 덮도록 형성될 수 있다. 제1도전 패턴(191)은 제3 P형 도핑 영역(153) 및 제3 N형 도핑 영역(163)과 전기적으로 접속될 수 있다.
또한 제2도전 패턴(192)은 제1 P형 도핑 영역(151), 제2 P형 도핑 영역(152), 제1 N형 도핑 영역(161) 및 제2 N형 도핑 영역(162)의 상면을 덮도록 형성될 수 있다. 제2도전 패턴(192)은 순방향일 경우 제1 P형 도핑 영역(151)과 제2 N형 도핑 영역(162)사이를 전기적으로 연결하거나, 역방향일 경우 제2 P형 도핑 영역(152)과 제1 N형 도핑 영역(161) 사이를 전기적으로 연결할 수 있다. 이와 같은 제2도전 패턴(192)에 의해서 순방향 쇼클리 다이오드와 순방향 다이오드가 서로 직렬로 연결되거나, 역방향 쇼클리 다이오드와 역방향 다이오드 사이가 서로 직렬로 연결될 수 있다.
또한 제3도전 패턴(193)은 제4 P형 도핑 영역(154)과 제4 N형 도핑 영역(164)의 상면을 덮도록 형성될 수 있다. 제3도전 패턴(193)은 제4 P형 도핑 영역(154) 및 제4 N형 도핑 영역(164)과 전기적으로 접속될 수 있다.
상기 제1도전층(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 3j에 도시된 바와 같이, 상기 제2절연층 형성 단계(S10)에서, 제1절연층(180) 및 제1도전층(190)의 상면을 덮도록 제2절연층(210)을 형성하고, 제2절연층(210)에 컨택 홀을 형성하여 제1도전 패턴(191) 및 제3도전 패턴(193)을 각각 외부로 노출 시킬 수 있다. 상기 제2절연층(210)은 제1도전층(190)을 외부환경으로부터 보호할 수 있다. 이러한 제2절연층(210)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 3k에 도시된 바와 같이, 상기 제2도전층 형성 단계(S11)에서, 상기 제2절연층(210)을 통해 외부로 노출된 제1도전 패턴(191) 및 제3도전 패턴(193)을 각각 덮는 제2도전층(220)을 형성한다. 상기 제2도전층(220)은 제1도전 패턴(191)의 상면과 접촉되어 전기적으로 연결된 제1단자(221)와, 제3도전 패턴(193)의 상면과 접촉되어 전기적으로 연결된 제2단자(222)를 포함할 수 있다. 이와 같이 제2도전층(220)을 형성함으로써, 본 발명의 양방향성의 과도 전압 억제 소자(100)를 제조 될 수 있다.
상기 제2도전층(220)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
도 4a는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 구조에 순방향 회로를 함께 표시한 것이다. 또한 도 5b는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 구조에 역방향 회로를 함께 표시한 것이다. 또한 도 5를 참조하면 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 등가 회로를 도시한 것이다.
도 4a를 참조하면, 순방향으로 제3 P형 도핑 영역(153), 제1 N형 웰 영역(141), 제1 P형 웰 영역(131) 및 제1 N형 도핑 영역(161)은 순차적으로 PNPN 구조인 순방향 쇼클리 다이오드(SDf)가 후단에 순방향 다이오드(Df)와 직렬 연결된 구조를 가질 수 있다.
도 4b를 참조하면 역방향으로 제4 P형 도핑 영역(154), 제2 N형 웰 영역(142), 제2 P형 웰 영역(132) 및 제2 N형 도핑 영역(162)은 순차적으로 PNPN 구조인 역방향 쇼클리 다이오드(SDb)가 후단에 역방향 다이오드(Db)와 직렬 연결된 구조를 가질 수 있다.
이와 같은 과도 전압 억제 소자(100)는 도 5에 도시된 바와 같이 양방향으로 동작할 수 있게 된다. 이와 같은 과도 전압 억제 소자(100)는 저농도의 P형 에피텍셜층(120)내에 레터럴 타입의 쇼클리 다이오드를 형성하여, 펄스 전류(Ipp)가 동일할 경우에 낮은 커패시턴스를 가질 수 있는 양방향성의 과도 전압 억제 소자 구조를 형성할 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 과도 전압 억제 소자
110; P형 기판 120; P형 에피텍셜층
130; P형 웰 영역 140; N형 웰 영역
150; P형 도핑 영역 160; N형 도핑 영역
170; P형 트리거 180; 제1도전층
190; 제1절연막 210; 제2도전층
220; 제2절연막
110; P형 기판 120; P형 에피텍셜층
130; P형 웰 영역 140; N형 웰 영역
150; P형 도핑 영역 160; N형 도핑 영역
170; P형 트리거 180; 제1도전층
190; 제1절연막 210; 제2도전층
220; 제2절연막
Claims (14)
1) P형 기판을 준비하는 단계;
2) 상기 P형 기판의 상부에 P형 에피텍셜층을 형성하는 단계;
3) 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로, 상기 P형 에피텍셜층의 내부에 서로 일정간격 떨어지도록 P형 웰 영역과, N형 웰 영역을 형성하는 단계;
4) 상기 P형 웰 영역과, 상기 N형 웰 영역의 상면으로부터 내부 방향으로, 상기 P형 웰 영역과, 상기 N형 웰 영역의 내부에 P형 도핑 영역과 N형 도핑 영역을 형성하는 단계;
5) 상기 P형 웰 영역과 N형 웰 영역의 떨어진 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 P형 트리거를 형성하는 단계;
6) 상기 P형 에피텍셜층, 상기 P형 웰 영역, 상기 N형 웰 영역 및 상기 P형 트리거를 덮도록 제1절연층을 형성하는 단계;
7) 상기 제1절연층을 통해 외부로 노출된 상기 P형 도핑 영역 및 상기 N형 도핑 영역을 덮도록 제1도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
2) 상기 P형 기판의 상부에 P형 에피텍셜층을 형성하는 단계;
3) 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로, 상기 P형 에피텍셜층의 내부에 서로 일정간격 떨어지도록 P형 웰 영역과, N형 웰 영역을 형성하는 단계;
4) 상기 P형 웰 영역과, 상기 N형 웰 영역의 상면으로부터 내부 방향으로, 상기 P형 웰 영역과, 상기 N형 웰 영역의 내부에 P형 도핑 영역과 N형 도핑 영역을 형성하는 단계;
5) 상기 P형 웰 영역과 N형 웰 영역의 떨어진 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 P형 트리거를 형성하는 단계;
6) 상기 P형 에피텍셜층, 상기 P형 웰 영역, 상기 N형 웰 영역 및 상기 P형 트리거를 덮도록 제1절연층을 형성하는 단계;
7) 상기 제1절연층을 통해 외부로 노출된 상기 P형 도핑 영역 및 상기 N형 도핑 영역을 덮도록 제1도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
청구항 1에 있어서,
상기 3) 단계에서는
상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제1 P형 웰 영역과 상기 제1 P형 웰 영역으로부터 우측으로 소정 간격 떨어지도록 형성된 제2 P형 웰 영역을 포함하는 상기 P형 웰 영역이 형성된 후,
상기 제1 P형 웰 영역의 좌측에 위치하도록 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제1 N형 웰 영역과, 상기 제2 P형 웰 영역의 우측에 위치하도록 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2 N형 웰 영역을 포함하는 N형 웰 영역이 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
상기 3) 단계에서는
상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제1 P형 웰 영역과 상기 제1 P형 웰 영역으로부터 우측으로 소정 간격 떨어지도록 형성된 제2 P형 웰 영역을 포함하는 상기 P형 웰 영역이 형성된 후,
상기 제1 P형 웰 영역의 좌측에 위치하도록 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제1 N형 웰 영역과, 상기 제2 P형 웰 영역의 우측에 위치하도록 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2 N형 웰 영역을 포함하는 N형 웰 영역이 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
청구항 2에 있어서,
상기 4) 단계에서는
상기 제1 P형 웰 영역내에 상기 P형 도핑 영역의 제1 P형 도핑 영역과, 상기 N형 도핑 영역의 제1 N형 도핑 영역을 형성하고,
상기 제2 P형 웰 영역내에 형성된 상기 P형 도핑 영역의 제2 P형 도핑 영역과, 상기 N형 도핑 영역의 제2 N형 도핑 영역을 형성하고,
상기 제1 N형 웰 영역내에 형성된 상기 P형 도핑 영역의 제3 P형 도핑 영역과, 상기 N형 도핑 영역의 제3 N형 도핑 영역을 형성하며,
상기 제2 N형 웰 영역내에 형성된 상기 P형 도핑 영역의 제4 P형 도핑 영역과 상기 N형 도핑 영역의제4 N형 도핑 영역을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
상기 4) 단계에서는
상기 제1 P형 웰 영역내에 상기 P형 도핑 영역의 제1 P형 도핑 영역과, 상기 N형 도핑 영역의 제1 N형 도핑 영역을 형성하고,
상기 제2 P형 웰 영역내에 형성된 상기 P형 도핑 영역의 제2 P형 도핑 영역과, 상기 N형 도핑 영역의 제2 N형 도핑 영역을 형성하고,
상기 제1 N형 웰 영역내에 형성된 상기 P형 도핑 영역의 제3 P형 도핑 영역과, 상기 N형 도핑 영역의 제3 N형 도핑 영역을 형성하며,
상기 제2 N형 웰 영역내에 형성된 상기 P형 도핑 영역의 제4 P형 도핑 영역과 상기 N형 도핑 영역의제4 N형 도핑 영역을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
청구항 2에 있어서,
상기 5) 단계에서는
상기 제1 N형 웰 영역과, 상기 제1 P형 웰 영역사이에 제1 P형 트리거를 형성하고, 상기 제2 P형 웰 영역과 상기 제2 N형 웰 영역 사이에 제2 P형 트리거를 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
상기 5) 단계에서는
상기 제1 N형 웰 영역과, 상기 제1 P형 웰 영역사이에 제1 P형 트리거를 형성하고, 상기 제2 P형 웰 영역과 상기 제2 N형 웰 영역 사이에 제2 P형 트리거를 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
청구항 3에 있어서,
상기 7) 단계에서는
상기 제3 P형 도핑 영역과, 상기 제3 N형 도핑 영역을 덮도록 상기 제1도전층의 제1도전 패턴을 형성하고,
상기 제1 P형 도핑 영역, 상기 제1 N형 도핑 영역, 상기 제2 P형 도핑 영역 및 상기 제2 N형 도핑 영역을 전기적으로 연결하는 상기 제1도전층의 제2도전 패턴을 형성하며,
상기 제4 P형 도핑 영역과 상기 제4 N형 도핑 영역을 덮도록 형성된 상기 제1도전층의 제3도전 패턴을 형성하는 것을 특징으로 하는 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
상기 7) 단계에서는
상기 제3 P형 도핑 영역과, 상기 제3 N형 도핑 영역을 덮도록 상기 제1도전층의 제1도전 패턴을 형성하고,
상기 제1 P형 도핑 영역, 상기 제1 N형 도핑 영역, 상기 제2 P형 도핑 영역 및 상기 제2 N형 도핑 영역을 전기적으로 연결하는 상기 제1도전층의 제2도전 패턴을 형성하며,
상기 제4 P형 도핑 영역과 상기 제4 N형 도핑 영역을 덮도록 형성된 상기 제1도전층의 제3도전 패턴을 형성하는 것을 특징으로 하는 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
청구항 5에 있어서,
상기 7)단계 이후에는
상기 제1도전 패턴과 상기 제3도전 패턴을 외부로 노출시키도록 상기 제1도전층과 상기 제1절연층의 상부에 제2절연층을 형성하는 단계; 및
상기 제1도전 패턴과 상기 제3도전 패턴과 각각 전기적으로 접촉된 제1단자와 제2단자를 갖는 제2도전층을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
상기 7)단계 이후에는
상기 제1도전 패턴과 상기 제3도전 패턴을 외부로 노출시키도록 상기 제1도전층과 상기 제1절연층의 상부에 제2절연층을 형성하는 단계; 및
상기 제1도전 패턴과 상기 제3도전 패턴과 각각 전기적으로 접촉된 제1단자와 제2단자를 갖는 제2도전층을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
P형 기판;
상기 P형 기판의 상부에 형성된 P형 에피텍셜층;
상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 P형 웰 영역;
상기 P형 웰 영역으로부터 일정 간격 떨어지고, 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 N형 웰 영역;
상기 P형 웰 영역과 상기 N형 웰 영역의 상면으로부터 내부방향으로 형성된 P형 도핑 영역과, N형 도핑 영역;
상기 P형 웰 영역과 N형 웰 영역 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 P형 트리거;
상기 P형 에피텍셜층, 상기 P형 웰 영역, 상기 N형 웰 영역 및 P형 트리거의 상면을 덮도록 형성된 제1절연층; 및
상기 제1절연층을 통해 외부로 노출된 상기 P형 도핑 영역 및 상기 N형 도핑 영역을 덮도록 형성된 제1도전층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 P형 기판의 상부에 형성된 P형 에피텍셜층;
상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 P형 웰 영역;
상기 P형 웰 영역으로부터 일정 간격 떨어지고, 상기 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 N형 웰 영역;
상기 P형 웰 영역과 상기 N형 웰 영역의 상면으로부터 내부방향으로 형성된 P형 도핑 영역과, N형 도핑 영역;
상기 P형 웰 영역과 N형 웰 영역 사이의 P형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 P형 트리거;
상기 P형 에피텍셜층, 상기 P형 웰 영역, 상기 N형 웰 영역 및 P형 트리거의 상면을 덮도록 형성된 제1절연층; 및
상기 제1절연층을 통해 외부로 노출된 상기 P형 도핑 영역 및 상기 N형 도핑 영역을 덮도록 형성된 제1도전층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 7에 있어서,
상기 P형 웰 영역은 상기 P형 에피텍셜층의 중심에 형성되며, 제1 P형 웰 영역과 상기 제1 P형 웰 영역으로부터 우측으로 소정 간격 떨어진 제2 P형 웰 영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 P형 웰 영역은 상기 P형 에피텍셜층의 중심에 형성되며, 제1 P형 웰 영역과 상기 제1 P형 웰 영역으로부터 우측으로 소정 간격 떨어진 제2 P형 웰 영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 8에 있어서,
상기 N형 웰 영역은 상기 제1 P형 웰 영역의 좌측에 위치하는 제1 N형 웰 영역과, 상기 제2 P형 웰 영역의 우측에 위치하는 제2 N형 웰 영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 N형 웰 영역은 상기 제1 P형 웰 영역의 좌측에 위치하는 제1 N형 웰 영역과, 상기 제2 P형 웰 영역의 우측에 위치하는 제2 N형 웰 영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 9에 있어서,
상기 P형 트리거는 상기 제1 N형 웰 영역과, 상기 제1 P형 웰 영역사이에 형성된 제1 P형 트리거와,
상기 제2 P형 웰 영역과 상기 제2 N형 웰 영역 사이에 형성된 제2 P형 트리거를 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 P형 트리거는 상기 제1 N형 웰 영역과, 상기 제1 P형 웰 영역사이에 형성된 제1 P형 트리거와,
상기 제2 P형 웰 영역과 상기 제2 N형 웰 영역 사이에 형성된 제2 P형 트리거를 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 9에 있어서,
상기 P형 도핑 영역과, 상기 N형 도핑 영역은
상기 제1 P형 웰 영역내에 형성된 제1 P형 도핑 영역과, 제1 N형 도핑 영역;
상기 제2 P형 웰 영역내에 형성된 제2 P형 도핑 영역과, 제2 N형 도핑 영역;
상기 제1 N형 웰 영역내에 형성된 제3 P형 도핑 영역과, 제3 N형 도핑 영역; 및
상기 제2 N형 웰 영역내에 형성된 제4 P형 도핑 영역과 제4 N형 도핑 영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 P형 도핑 영역과, 상기 N형 도핑 영역은
상기 제1 P형 웰 영역내에 형성된 제1 P형 도핑 영역과, 제1 N형 도핑 영역;
상기 제2 P형 웰 영역내에 형성된 제2 P형 도핑 영역과, 제2 N형 도핑 영역;
상기 제1 N형 웰 영역내에 형성된 제3 P형 도핑 영역과, 제3 N형 도핑 영역; 및
상기 제2 N형 웰 영역내에 형성된 제4 P형 도핑 영역과 제4 N형 도핑 영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 11에 있어서,
상기 제1도전층은
상기 제3 P형 도핑 영역과, 상기 제3 N형 도핑 영역을 덮도록 형성된 제1도전 패턴;
상기 제1 P형 도핑 영역, 상기 제1 N형 도핑 영역, 상기 제2 P형 도핑 영역 및 상기 제2 N형 도핑 영역을 전기적으로 연결하는 제2도전 패턴; 및
상기 제4 P형 도핑 영역과 상기 제4 N형 도핑 영역을 덮도록 형성된 제3도전 패턴을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 제1도전층은
상기 제3 P형 도핑 영역과, 상기 제3 N형 도핑 영역을 덮도록 형성된 제1도전 패턴;
상기 제1 P형 도핑 영역, 상기 제1 N형 도핑 영역, 상기 제2 P형 도핑 영역 및 상기 제2 N형 도핑 영역을 전기적으로 연결하는 제2도전 패턴; 및
상기 제4 P형 도핑 영역과 상기 제4 N형 도핑 영역을 덮도록 형성된 제3도전 패턴을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 12에 있어서,
상기 제1도전 패턴과 상기 제3도전 패턴을 외부로 노출시키도록 상기 제1도전층과 상기 제1절연층을 덮도록 형성된 제2절연층; 및
상기 제1도전 패턴과 상기 제3도전 패턴과 각각 전기적으로 접촉된 제1단자와 제2단자를 갖는 제2도전층을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
상기 제1도전 패턴과 상기 제3도전 패턴을 외부로 노출시키도록 상기 제1도전층과 상기 제1절연층을 덮도록 형성된 제2절연층; 및
상기 제1도전 패턴과 상기 제3도전 패턴과 각각 전기적으로 접촉된 제1단자와 제2단자를 갖는 제2도전층을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
청구항 7에 있어서,
상기 P형 에피텍셜층은 상기 P형 웰 영역, 상기 N형 웰 영역, 상기 P형 도핑 영역, N형 도핑 영역 및 P형 트리거에 비해서 농도가 저농도인 것을 특징으로 하는 과도 전압 억제 소자.
상기 P형 에피텍셜층은 상기 P형 웰 영역, 상기 N형 웰 영역, 상기 P형 도핑 영역, N형 도핑 영역 및 P형 트리거에 비해서 농도가 저농도인 것을 특징으로 하는 과도 전압 억제 소자.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213811A (ja) * | 1995-11-13 | 1997-08-15 | Lsi Logic Corp | 電子回路を静電放電による破壊から保護するための装置、方法およびシステム |
| US20030234405A1 (en) * | 2002-06-25 | 2003-12-25 | Macronix International Co., Ltd. | Silicon controlled rectifier structure with guard ring controlled circuit |
| US20180342499A1 (en) * | 2017-05-25 | 2018-11-29 | Alpha And Omega Semiconductor (Cayman) Ltd. | Low capacitance bidirectional transient voltage suppressor |
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2018
- 2018-12-18 KR KR1020180164517A patent/KR102103195B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213811A (ja) * | 1995-11-13 | 1997-08-15 | Lsi Logic Corp | 電子回路を静電放電による破壊から保護するための装置、方法およびシステム |
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| US20180342499A1 (en) * | 2017-05-25 | 2018-11-29 | Alpha And Omega Semiconductor (Cayman) Ltd. | Low capacitance bidirectional transient voltage suppressor |
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