KR100952267B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 커패시턴스 성분을 감소시키고, 정전기 방전 특성을 향상시키는 데 있다.
이를 위해 본 발명은 서브스트레이트와, 서브스트레이트의 상부에 형성된 매립층과, 매립층의 상부에 형성된 제1에피텍셜층과, 제1에피텍셜층에서 이격되어 제1에피텍셜층의 표면으로부터 서브스트레이트까지 형성된 제2에피텍셜층과, 제1에피텍셜층과 제2에피텍셜층의 외주연에 제1에피텍셜층의 표면으로부터 서브스트레이트까지 형성된 격리층과, 제1에피텍셜층의 표면에서 제1에피텍셜층의 내측으로 형성된 제1도핑영역과, 제2에피텍셜층의 표면에서 제2에피텍셜층의 내측으로 형성된 제2 도핑영역과, 제1에피텍셜층을 중심으로 제2도핑영역과 대응되는 영역에 형성된 제3도핑영역과, 제1도핑영역, 제2도핑영역 및 제3도핑영역의 둘레인 동시에 격리층, 제1에피텍셜층 및 제2에피텍셜층의 표면에 형성된 절연막과, 절연막을 통해 노출된 제1도핑영역, 제2도핑영역 및 제3도핑영역의 표면에 형성된 전극을 포함하는 과도 전압 억제 소자 및 그 제조 방법을 개시한다.
과도 전압 억제 소자, 커패시턴스, 정전기 방전, 매립층, 직렬, 병렬

Description

과도 전압 억제 소자 및 그 제조 방법{TRANSIENT VOLTAGE SUPPRESSOR AND MANUFACTURING METHOD THEREOF}
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 커패시턴스 성분을 감소시키고, 정전기 방전 특성을 향상시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자(TVS)의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인 가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
이와 같은 과도 전압 억제 소자(TVS)는 캐패시턴스와 정전 방전(ESD, ElectroStatic discharge)의 영향을 받는데, 일반적인 단일 소자로 이루어진 과도 전압 억제 소자(TVS)는 정전 방전(ESD) 특성을 증가시키기 위해서는 과도 전압 억제 소자(TVS)의 면적을 크게 해야 한다. 그러나 과도 전압 억제 소자(TVS)의 면적이 커지게 되면 넓은 면적의 서브스트레이트와 넓은 면적의 도핑영역이 접하게 되면서 커패시턴스 값이 증가하게 된다. 그리고 이와 같이 과도 전압 억제 소자(TVS)는 커패시턴스 값이 증가하게 되어 시그널의 왜곡 현상이 심하게 발생함으로써, 최근에 고주파수용 회로에 채택하기 어렵게 된다.
그리고 과도 전압 억제 소자(TVS)는 서브스트레이트와 도핑영역의 농도차이에 따라서 브레이크 다운 정격 전압이 영향을 크게 받게 되므로, 과도 전압 억제 소자(TVS)의 전체 전류 흐름도 영향을 받게 되고 이로 인하여 과도 전압 억제 소자(TVS) 내부 저항이 증가하여 정전 내압을 감소시킬 수 있었다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 과도 전압 억제 소자 내부의 등가 회로에서 다이오드 또는 캐패시터 특성을 갖는 소자를 직렬 연결하여 캐패시턴스를 줄일 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 과도 전압 억제 소자 내부의 등가 회로에서 다이오드 또는 캐패시터 특성을 갖는 소자를 병렬 연결하여 높은 정전 방전을 여러 다이오드를 이용하여 분산하므로, 정전 방전 특성을 향상시킬 수 있는 할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법은 서브스트레이트와, 상기 서브스트레이트의 상부에 형성된 매립층과, 상기 매립층의 상부에 형성된 제1에피텍셜층과, 상기 제1에피텍셜층에서 이격되어 제1에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 제2에피텍셜층과, 상기 제1에피텍셜층과 상기 제2에피텍셜층의 외주연에, 상기 제1에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 격리층과, 상기 제1에피텍셜층의 표면에서 상기 제1에피텍셜층의 내측으로 형성된 제1도핑영역과, 상기 제2에피텍셜층의 표면에서 상기 제2에피텍셜층의 내측으로 형성된 제2 도핑영역과, 상기 제1에피텍셜층을 중심축으로 상기 제2도핑영역과 대응되는 영역에 형성된 제3도핑영역과, 상기 제1도핑영역, 상기 제2도핑영역 및 상기 제3도핑영역의 둘레인 동시에 상기 격리층, 상기 제1에피텍셜층 및 상기 제2에피텍셜층의 표면에 형성된 절연막 및 상기 절연막을 통해 노출된 상기 제1도핑영역, 상기 제2도핑영역 및 상기 제3도핑영역의 표면에 형성된 전극을 포함할 수 있다.
상기 격리층은 상기 제1에피텍셜층의 외주연에 상기 매립층의 표면으로부터 상기 서브스트레이트까지 형성된 제1격리층 및 상기 제1격리층의 외주연과 상기 제2에피텍셜층의 외주연에 상기 제1격리층의 표면으로부터 상기 서브스트레이트까지 형성된 제2격리층을 포함할 수 있다.
상기 제1격리층의 표면은 상기 절연막을 통해 일부가 상부로 노출되어, 상기 제1격리층의 노출된 표면에는 상기 전극이 형성될 수 있다.
상기 전극은 상기 제1도핑영역과 상기 제2도핑영역을 연결하는 제1전극;및
상기 제1격리층과 상기 제3도핑영역을 연결하는 제2전극을 포함할 수 있다.
상기 서브스트레이트의 상면에는 버퍼층이 더 형성될 수 있다.
상기 서브스트레이트의 저면에는 저면 전극이 더 형성될 수 있다.
상기 제1도핑영역은 제1전면도핑영역과 제1후면도핑영역으로 이루어지며, 상기 제1전면도핑영역과 제1후면도핑영역의 둘레는 제1에피텍셜층으로 이루어질 수 있다.
상기 매립층은 상기 제1에피텍셜층에 비하여 상대적으로 고농도인 N+형일 수 있다.
애노드 전극과 캐소드 전극을 갖는 제너 다이오드와, 상기 제너다이오드의 애노드전극과 캐소드전극 사이에 전기적으로 연결되며, 애노드전극 와 캐소드 전극을 갖는 제1다이오드 및 상기 제1다이오드의 캐소드 전극과 상기 제너다이오드 캐소드전극 사이에 전기적으로 연결되며, 애노드 전극과 캐소드 전극을 갖는 제2다이오드를 포함할 수 있다.
상기 제1다이오드의 캐소드 전극과 상기 제2다이오드의 애노드 전극에 애노드 전극이 전기적으로 연결되고, 상기 제너다이오드 캐소드전극과 상기 제2다이오드의 캐소드 전극에 캐소드전극이 전기적으로 연결되어, 상기 제2다이오드와 병렬로 연결된 제3다이오드를 더 포함할 수 있다.
상기 제2다이오드의 캐소드 전극과 상기 제너다이오드의 캐소드 전극 사이에 캐소드 전극이 전기적으로 연결되고, 상기 제1다이오드의 애노드 전극과 상기 제너다이오드의 애노드 전극 사이에 전기적으로 연결되어, 상기 제너 다이오드와 병렬로 연결된 제4다이오드를 더 포함할 수 있다.
상기 제너다이오드의 애노드전극은 접지에 전기적으로 연결될 수 있다.
상기 제1다이오드는 애노드 전극이 제너다이오드의 애노드 전극에 전기적으로 연결되고, 캐소드 전극이 제2다이오드의 애노드 전극에 전기적으로 연결될 수 있다.
상기 제2다이오드는 애노드 전극이 상기 제1다이오드의 캐소드 전극에 전기적으로 연결되고, 캐소드 전극이 상기 제너 다이오드의 캐소드 전극에 전기적으로 연결될 수 있다.
상기 제너다이오드는 애노드 전극이 제1다이오드의 애노드 전극에 전기적으 로 연결되고, 캐소드 전극이 상기 제2다이오드의 캐소드 전극에 전기적으로 연결될 수 있다.
상기 제1다이오드의 캐소드 전극과 상기 제2다이오드의 애노드 전극에 애노드 전극이 전기적으로 연결되고, 상기 제너다이오드 캐소드전극과 상기 제2다이오드의 캐소드 전극에 캐소드전극이 전기적으로 연결되어, 상기 제2다이오드와 병렬로 연결된 제3다이오드 및 상기 제2다이오드의 캐소드 전극과 상기 제너다이오드의 캐소드 전극 사이에 캐소드 전극이 전기적으로 연결되고, 상기 제1다이오드의 애노드 전극과 상기 제너다이오드의 애노드 전극 사이에 전기적으로 연결되어, 상기 제너 다이오드와 병렬로 연결된 제4다이오드를 더 포함할 수 있다.
서브스트레이트의 상면에 버퍼층을 형성하여 서브스트레이트를 준비하는 서브스트레이트 준비 단계와, 상기 버퍼층의 내측으로 매립층을 형성하는 매립층 형성 단계와, 상기 버퍼층의 상면과 상기 매립층의 상면에 에피텍셜층을 형성하는 에피텍셜층 형성 단계와, 상기 에피텍셜층에 상기 매립층의 상부에 형성된 제1에피텍셜층과 상기 제1에피텍셜층에서 일정거리 이격되게 제2에피텍셜층으로 격리하기 위해 이온주입으로 격리층을 형성하는 격리층 형성 단계와, 상기 제2에피텍셜층의 내측으로 제2도핑영역을 형성하고, 상기 제1에피텍셜층을 중심으로 상기 제2도핑영역과 대응되는 영역에 형성된 상기 격리층의 내측으로 제3도핑영역을 형성하는 제2내지 제3도핑영역 형성 단계와, 상기 제1에피텍셜층의 내측으로 제1도핑영역을 형성하는 제1도핑영역 형성 단계와, 상기 격리층, 제1에피텍셜층, 제2에피텍셜층을 덮으며, 상기 제1도핑영역 내지 상지 제3도핑영역와 상기 격리층의 일부를 외부로 노 출되도록 절연막을 형성하는 절연막 형성 단계 및 상기 절연막을 통해 노출된 상기 제1도핑영역, 상기 제2도핑영역, 상기 제3도핑영역 및 상기 격리층의 표면에 전극을 형성하는 전극 형성 단계를 포함할 수 있다.
상기 매립층 형성 단계 이후에, 상기 서브스트레이트의 저면에 저면 절연막을 형성하는 저면 절연막 형성 단계를 더 포함할 수 있다.
상기 격리층 형성 단계에서는 상기 제1에피텍셜층의 외주연에 이온 주입하여 제1격리층을 형성하고, 상기 제1격리층의 외주연과 상기 제2에피텍셜층의 외주연에 이온 주입하여 제2격리층을 형성할 수 있다.
상기 전극 형성 단계에서는 상기 제1도핑영역과 상기 제2도핑영역을 연결하는 제1전극과, 상기 제1격리층과 상기 제3도핑영역을 연결하는 제2전극을 형성할 수 있다.
상기 제1도핑영역 형성 단계에서는 제1에피텍셜층의 내측으로 이온 주입하여 제1전면도핑영역과 제1후면도핑영역을 형성할 수 있다.
상기 매립층은 상기 버퍼층의 내측에 고농도 이온주입을 하여 매립층의 저면부를 형성한 후에 상기 매립층의 상부에 에피텍셜층을 증착하여 매립층의 상면부를 형성할 수 있다.
상술한 바와 같이, 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법은 과도 전압 억제 소자 내부의 등가 회로에서 다이오드 또는 캐패시터 특성을 갖는 소자를 직렬 연결하여 캐패시턴스를 줄일 수 있게 된다.
또한 상기와 같이 하여 본명에 의한 과도 전압 억제 소자 및 그 제조 방법은 과도 전압 억제 소자 내부의 등가 회로에서 다이오드 또는 캐패시터 특성을 갖는 소자를 병렬 연결하여 높은 정전 방전을 여러 다이오드를 이용하여 분산하므로, 정전 방전 특성을 향상 할 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결(electrically coupled)되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.
도 2a 내지 도 2b를 참조하면, 본 발명의 일실시예에 따른 과도 전압 억제 소자를 도시한 단면도와 평면 투과도가 도시되어 있다.
도 2a 내지 도 2b에서 도시된 바와 같이 과도 전압 억제 소자(100)는 서브스트레이트(110), 매립층(120), 에피텍셜층(130), 격리층(140), 제1도핑영역(150), 제2도핑영역(160), 제3도핑영역(170), 절연막(180) 및 전극(190)을 포함한다.
상기 서브스트레이트(110)는 고농도로써, 상면(110a)에는 저농도의 버퍼층(111)이 형성되며, 저면(110b)에는 저면 전극(193)이 형성된다. 여기서 고농도라 하면, 상기 버퍼층(111)의 분순물 농도에 비해 상대적으로 크다는 의미이고, 저농도라 하면, 상기 서브스트레이트(110)의 불순물 농도에 비해 상대적으로 농도가 작다는 의미이다. 상기 버퍼층(111)은 상기 고농도의 서브스트레이트(110)의 오토도핑(auto-doping)에도 불구하고, 고농도의 매립층(120)과 저농도의 에피텍셜층(130)을 형성할 수 있도록 한다. 상기 저면 전극(193)은 상기 서브스트레이트(110)의 하면에 형성되어 상기 서브스트레이트와 전기적으로 연결된다. 이러한 저면 전극(193)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 저면 전극(193)의 재질을 한정하는 것은 아니다.
상기 매립층(120)은 상기 버퍼층(111)의 내측에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 포함된 N형일 수 있다. 여기서 고농도라 함은 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 상기 매립층(120)은 상기 버퍼층(111)의 내측에 고농도 이온주입을 하여 매립층(120)의 저면부(121)를 형성한 후에 상기 매립층(120)의 상부에 에피텍셜층(130)을 증착하여 매립층(120)의 상면부(122)를 형성할 수 있다. 상기 매립층(120)은 매립층 상부에 형성된 제1에피텍셜층(131), 제1도핑영역(150) 및 상기 서브스트레이트(110) 사이에 PNP 기생 트랜지스터가 생성되는 것을 억제하기 위함이다.
상기 에피텍셜층(130)은 상기 버퍼층(111)과 상기 매립층(120)의 표면에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 저농도로 포함되어 증착된 N형 반도체층일 수 있다. 여기서 저농도라 함은 상기 서브스트레이트(110)와 상기 매립층(130) 및 도핑영역(150, 160, 170)의 불순물 농도에 비해 상대적으로 농도가 작다는 의미이다. 그리고 상기 에피텍셜층(130)은 제1에피텍셜층(131)과 제2에피텍셜층(132)을 포함한다. 상기 제1에피텍셜층(131)은 상기 매립층(120)의 상부에 형성되며, 상기 제2에피텍셜층(132)은 상기 제1에피텍셜층(131)에서 일정거리 이격되어 상기 제1에피텍셜층(131)의 표면으로부터 상기 버퍼층(111)의 표면까지 형성된다.
상기 격리층(140)은 제1격리층(141)과 제2격리층(142)을 포함한다. 상기 제1격리층(141)은 상기 제1에피텍셜층(131)의 외주연에 형성되며, 상기 매립층(120)의 표면으로부터 상기 제1에피텍셜층(131)의 표면까지 형성될 수 있다. 즉, 상기 제1격리층(141)은 상기 제1에피텍셜층(131)과 동일한 높이로 형성될 수 있다. 이러한 상기 제1격리층(141)은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 포함된 N형일 수 있다. 상기 제2격리층(142)은 상기 제2에피텍셜층(132)의 외주연과, 상기 제1격리층(141)의 외주연에 형성되며, 상기 버퍼층(111)의 표면으로부터 상기 제2에피텍셜층(132)의 표면까지 형성될 수 있다. 즉, 상기 제2격리층(142)은 상기 제2에피텍셜층(132)과 동일한 높이로 형성될 수 있다. 이러한 상기 제2격리층(142)은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 포함된 P형일 수 있다.
상기 제1도핑영역(150)은 제1전면도핑영역(151)과 제1후면도핑영역(152)을 포함한다. 상기 제1전면도핑영역(151)과 상기 제1후면도핑영역(152)은 상기 제1에피텍셜층(131)의 표면에서 내측으로 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 고농도로 이온주입한 P형일 수 있다. 여기서 고농도라 함은 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 상기 제1전면도핑영역(151)과 상기 제1후면도핑영역(152)은 동일 평면상에 형성된다. 상기 제1전면도핑영역(151)과 상기 제1후면도핑영역(152)은 도 2a와 도2b에서 전면과 후면에 배치되었지만,상기 제1전면도핑영역(151)과 상기 제1후면도핑영역(152)은 서로 측면에 배치될 수도 있으며, 상기 배치로 본 발명에서 이를 한정하는 것은 아니다.
상기 제2도핑영역(160)은 상기 제2에피텍셜층(132)의 표면에서 내측에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 고농도로 이온주입한 N형일 수 있다. 여기서 고농도라 함은 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
상기 제3도핑영역(170)은 상기 제2격리층(142)의 표면에서 내측에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 고농도로 이온주입한 N형일 수 있다. 여기서 고농도라 함은 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다. 상기 제3도핑영역(170)은 상기 제1도핑영역(150)을 중심으로 상기 제2도핑영역(160)과 대응되는 영역에 형성될 수 있다.
상기 절연막(180)은 상기 제1도핑영역(150), 제2도핑영역(160), 제3도핑영 역(170) 및 제1격리층(141)의 둘레인 동시에 상기 에피텍셜층(130)의 표면에 형성될 수 있다. 이러한 절연막(180)은 규소 산화막,질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor- Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 절연막(180)의 재질을 한정하는 것은 아니다.
상기 전극(190)은 제1전극(191)과 제2전극(192)를 포함한다. 상기 제1전극(191)은 상기 절연막(180)을 통해 노출된 제1도핑영역(150)과 제2도핑영역(160)의 표면에 형성되어 상기 제1도핑영역(150)과 제2도핑영역(160)을 전기적으로 연결한다. 상기 제2전극(192)은 상기 절연막(180)을 통해 노출된 제3도핑영역(170)과 제1격리층(141)의 표면에 형성되어 상기 제3도핑영역(170)과 상기 제1격리층(141)을 전기적으로 연결한다. 이러한 전극(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 전극(190)의 재질을 한정하는 것은 아니다.
도 3을 참조하면, 도 2a 내지 도 2b의 과도 전압 억제 소자의 등가회로가 도시되어 있다. 이때, 상기 등가 회로에서 도 2a 내지 도 2b의 과도 전압 억제 소자에서 P형과 N형의 접합부는 다이오드 특성과 캐패시터의 특성을 갖는다. 도 3에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 그려도 무방하다.
도 3에 도시된 바와 같이, 상기 과도 전압 억제 소자(100)는 제1다이오드(D1), 제2다이오드(D2), 제3다이오드(D3), 제4다이오드(D4) 및 제너다이오드(ZD)를 포함한다. 그리고 상기 과도 전압 억제 소자(100)는 제1단자(N1)와 제2단자(N2)를 포함한다. 여기서, 상기 제1단자(N1)와 제2단자(N2)는 과도 전압 억제 소자(100)의 입출력단자로, 제1단자(N1)는 도 2a와 도 2b의 제1전극(191)과 동일하고, 제2단자(N2)는 도 2a와 도 2b의 제3전극(193)과 동일하다.
상기 제1다이오드(D1)는 애노드 전극과 캐소드 전극을 포함하며, 애노드 전극은 상기 제너다이오드(ZD)의 애노드전극과 상기 제4다이오드(D4)의 애노드전극 사이에 전기적으로 연결되며, 캐소드 전극은 상기 제2다이오드(D2)의 애노드전극과 상기 제3다이오드(D3)의 애노드 전극 사이에 전기적으로 연결된다. 그리고, 제1단자(N1)에 인가되는 전압이 제2단자(N2)에 인가되는 전압보다 더 높을 경우에 제1전류(I1)가 흐르게 되며, 이때, 상기 제1다이오드(D1)는 순방향으로 전류가 흐르게 된다. 이와 같이 상기 과도 전압 억제 소자(100)에 제1전류(I1)가 흐를 때에, 브레이크 다운 전압(Break down voltage)은 제1다이오드(D1)의 순방향 전압특성이 된다. 상기 제1다이오드(D1)는 도 2a와 도2b의 제2도핑영역(160), 제2에피텍셜층(132), 상기 버퍼층(111) 및 상기 서브스트레이트(110) 사이의 등가소자이다.
상기 제2다이오드(D2)는 애노드전극과 캐소드전극을 포함하며, 애노드 전극은 제1다이오드(D1)의 캐소드 전극과 제3다이오드(D3)의 애노드 전극 사이에 전기적으로 연결되며, 캐소드 전극은 제3다이오드(D3)의 캐소드 전극과 제4다이오드(D4)의 캐소드전극 및 상기 제너다이오드(ZD)의 캐소드 전극 사이에 전기적으로 연결된다. 그리고, 제1단자(N1)에 인가되는 전압이 제2단자(N2)에 인가되는 전압보다 더 낮을 경우에 제2전류(I2)가 흐르게 되며, 이때, 상기 제2다이오드(D2)는 순 방향으로 전류가 흐르게 된다. 이와 같이 상기 과도 전압 억제 소자(100)에 제2전류(I2)가 흐를 때에, 브레이크 다운 전압(Break down voltage)은 제2다이오드(D2)의 순방향 전압특성이 영향을 준다. 상기 제2다이오드(D2)는 도 2a와 도2b의 제1전면도핑영역(151) 및 제1에피텍셜층(131) 사이의 등가소자이다. 이러한 상기 제2다이오드(D2)는 상기 제1다이오드(D1) 및 상기 제3다이오드(D3)와 연결되어, 상기 과도 전압 억제 소자(100)의 캐패시턴스를 줄일 수 있으며, 캐패시턴스가 줄어들게 되면 과도 전압 억제 소자(100)의 속도가 빨라지게 된다.
상기 제3다이오드(D3)는 애노드전극과 캐소드전극을 포함하며, 애노드 전극은 제1다이오드(D1)의 캐소드 전극과 제2다이오드(D2)의 애노드 전극 사이에 전기적으로 연결되며, 캐소드 전극은 제2다이오드(D2)의 캐소드 전극과 제4다이오드(D4)의 캐소드전극 및 상기 제너다이오드(ZD)의 캐소드 전극 사이에 전기적으로 연결된다. 그리고, 상기 과도 전압 억제 소자(100)에 제2전류(I2)가 흐를 때에, 브레이크 다운 전압(Break down voltage)은 제3다이오드(D3)의 순방향 전압특성이 영향을 준다. 상기 제3다이오드(D3)는 도 2a와 도2b의 제1후면도핑영역(152) 및 제1에피텍셜층(131) 사이의 등가소자이다.
상기 제4다이오드(D4)는 애노드전극과 캐소드전극을 포함하며, 애노드 전극은 상기 제너다이오드(ZD)의 애노드전극과 상기 제1다이오드(D1)의 애노드전극 사이에 전기적으로 연결되며, 캐소드 전극은 상기 제2다이오드(D2)의 애노드전극과 상기 제3다이오드(D3)의 애노드 전극 및 상기 제너다이오드(ZD)의 캐소드 전극 사이에 전기적으로 연결된다. 상기 제4다이오드(D4)는 과도 전압 억제 소자(100)에 초기 정전 방전(ESD, ElectroStatic discharge)이 일어날 때, 제1다이오드(D1), 제2다이오드(D2) 및 제3다이오드가 병렬로 연결되어 있으므로, 분산작용을 하여 상기 제4다이오드(D4)의 전체 면적(도 2a와 도2b의 제1격리층(141) 및 제2격리층(142))으로 골고루 정전 방전이 흡수된다. 그러므로, 높은 ESD 특성을 갖을 수 있다. 상기 제4다이오드(D4)는 도 2a와 도2b의 제1격리층(141) 및 제2격리층(142) 사이의 등가소자이다.
상기 제너다이오드(ZD)는 애노드전극과 캐소드전극을 포함하며, 애노드 전극은 상기 제1다이오드(D1)의 애노드전극과 상기 제4다이오드(D4)의 애노드전극 사이에 전기적으로 연결되며, 캐소드 전극은 상기 제2다이오드(D2)의 애노드전극과 상기 제3다이오드(D3)의 애노드 전극 및 상기 제4다이오드(D4)의 캐소드 전극 사이에 전기적으로 연결된다. 상기 과도 전압 억제 소자(100)에 제2전류(I2)가 흐를 때에, 브레이크 다운 전압(Break down voltage)은 제너다이오드(ZD)의 역방향 내압이 영향을 준다. 상기 제너다이오드(ZD)는 제1단자(N1)와 제2단자(N2)에 인가되는 전압에 따라 제1단자(N1)와 제2단자(N2) 사이에 연결된 부하에 흐르는 전압을 제어하여, 과도상태의 전압으로부터 부하를 보호한다. 상기 제너다이오드(ZD)는 도 2a와 도2b의 제3도핑영역(170) 및 제2격리층(142) 사이의 등가소자이다.
도 4을 참조하면, 본 발명의 다른 실시예에 따른 과도 전압 억제 소자의 등가회로가 도시되어 있다.
도 4에 도시된 바와 같이, 과도 전압 억제 소자(200)는 제1소자부(100)와 제 2소자부(100')를 포함한다. 상기 제1소자부(100)는 도 3의 과도 전압 억제 소자(100)와 동일하고, 상기 제2소자부(100')는 상기 제1소자부(100)의 제너다이오드(ZD)를 중심으로 서로 대칭되어, 동일한 구조로 이루어진다. 즉, 상기 제1소자부(100)와 상기 제2소자부(100')는 도 3의 과도 전압 억제 소자(100)의 등가회로와 동일한 구조이고, 이때 동일한 제너다이오드(ZD)를 제1소자부(100)와 제2소자부(100')에서 함께 사용한다. 그러므로, 상기 제1소자부(100)와 상기 제2소자부(100')의 구체적은 설명은 생략하도록 한다.
상기 과도 전압 억제 소자(200)는 제1단자(N1)와 제2단자(N2) 또는 제2단자(N2)와 제3단자(N3)에 인가되는 전압에 따라 제1전류(I1) 및 제2전류(I2)가 흐르게 된다. 이때, 상기 과도 전압 억제 소자(200)는 도 3의 과도 전압 억제 소자(100) 동일하게 단 방향 동작한다. 그리고 상기 과도 전압 억제 소자(200)는 추가적으로 제1단자(N1)와 제3단자(N3)에 인가되는 전압에 따라 제3전류(I3)가 흐르게 되는데 이렇게 양방향으로도 동작 가능하다.
상기 단 방향 동작을 할 때에는 제1소자부(100) 또는 제2소자부(100')만 동작하게 된다. 이때, 상기 과도 전압 억제 소자(200) 내부의 캐패시턴스는 제1다이오드(D1)의 캐패시턴스와 제2다이오드(D2) 및 제3다이오드(D3)의 캐패시턴스의 합이 된다. 그러나 양 방향으로 동작 할 때, 상기 과도 전압 억제 소자(200)의 제1소자부(100)와 제2소자부(100')가 모두 동작하므로, 이때의 과도 전압 억제 소자(200)의 캐패시턴스는 단방향으로 동작할때와 동일한 캐패시턴스가 직렬로 연결되어, 단 방향으로 동작할 때에 비하여 캐패시턴스는 절반으로 줄어들게 된다.
즉, 과도 전압 억제 소자의 등가회로에서 보듯이, 다이오드를 직렬 연결하여 커패시턴스 성분을 감소시킬 수 있고, 높은 정전 방전(ESD)은 다이오드를 병렬 연결하여 여러 다이오드를 이용하여 정전 방전(ESD)이 분산되어 흡수되도록 함으로써, 정전 방전(ESD) 특성을 향상시킬 수 있다.
도 5를 참조하면, 도 2a 내지 도 2b에 도시된 과도 전압 억제 소자의 제조 방법을 도시한 순서도가 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명에 의한 과도 전압 억제 소자(100)의 제조 방법은 서브스트레이트 준비 단계(S1), 매립층 형성 단계(S2), 저면 절연막 형성 단계(S3), 에피텍셜층 형성 단계(S4), 격리층 형성 단계(S5), 제2 내지 제3도핑영역 형성 단계(S6), 제1도핑영역 형성 단계(S7), 절연막 형성 단계(S8) 및 전극 형성 단계(S9)를 포함한다.
도 6a 내지 도 6o를 참조하면, 도 5에 도시된 과도 전압 억제 소자의 제조방법을 도시한 단면도와 평면도가 도시되어 있다. 도 5에 도시된 과도 전압 억제 소자의 제조 방법을 도 6a 내지 도 6o의 단면도와 평면도를 이용하여 자세히 설명하고자 한다.
도 6a에 도시된 바와 같이, 서브스트레이트 준비 단계(S1)에서는 대략 판상의 반도체 서브스트레이트(110)와 상기 서브스트레이트(110)의 상부에 버퍼층(111)을 증착하여 준비한다. 일례로, 상기 버퍼층(111)은 600~2000℃의 고온에서 상기 서브스트레이트(110)의 표면에 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 P형의 버퍼층(111)의 증착되도록 할 수 있다. 이러한 상기 버퍼층(111)은 상기 고농도의 서브스트레이트(110)의 오토도핑(auto-doping)에도 불구하고, 고농도의 매립층(120)과 저농도의 에피텍셜층(130)을 형성할 수 있도록 한다. 상기 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 포함된 P형일 수 있다. 여기서 고농도라 함은 상기 버퍼층(111)과 상기 에피텍셜층(130)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
도 6b와 도 6c에 도시된 바와 같이, 매립층 형성 단계(S2)에서는 상기 버퍼층(111)의 표면으로부터 내측으로 매립층(120)의 저면부(121)를 형성한다. 예를 들면, 상기 버퍼층(111)의 표면에 1차로 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 매립층(120)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여, N형인 매립층(120)을 형성할 수 있다. 상기 매립층(120)은 매립층 상부에 형성된 제1에피텍셜층(131), 제1도핑영역(150) 및 상기 서브스트레이트(110) 사이에 PNP 기생 트랜지스터가 생성되는 것을 억제하기 위함이다.
도 6d에 도시된 바와 같이, 저면 절연막 형성 단계(S3)에서는 상기 서브스트레이트(110)의 저면에 저면 절연막(112)을 형성한다. 상기 저면 절연막(112)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 저면 절연막(112)의 재질을 한정하는 것은 아니다. 상기 저면 절연막(112)은 고농도의 서브스트레이트(110)의 오토도핑을 방지한다.
도 6e에 도시된 바와 같이, 에피텍셜층 형성 단계(S4)에서는 상기 버퍼층(111)과 상기 매립층(120)의 표면에 에피텍셜층(130)을 증착한다. 일례로, 상기 600~2000℃의 고온에서 상기 서브스트레이트(110)의 표면에 SiH4등의 가스와 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 에피텍셜층(130)이 증착되도록 할 수 있다. 이때, 상기 에피텍셜층(130)이 매립층 형성 단계(S2)에서 형성된 상기 매립층(120)의 저면부(121)의 표면에 증착되면서, 상기 매립층(120)의 저면부(121)가 상기 도핑가스들에 의하여 확산하여 상면부(122)가 형성될 수 있다. 상기 매립층(120)은 매립층 상부에 형성된 제1에피텍셜층(131), 제1도핑영역(150) 및 상기 서브스트레이트(110) 사이에 PNP 기생 트랜지스터가 생성되는 것을 억제하기 위함이다.
도 6f와 도 6g에 도시된 바와 같이, 격리층 형성 단계(S5)에서는 상기 에피텍셜층(130)의 표면으로부터 상기 버퍼층(111) 및 상기 매립층(120)까지 격리층(140)을 형성한다. 그리고 상기 서브스트레이트(110)의 저면에 형성된 저면 절연막(112)을 제거한다. 상기 격리층(140)은 제1격리층(141)과 제2격리층을 포함한다. 우선 제1격리층(141)은 상기 에피텍셜층(130) 중에서 상기 매립층(120)의 상부에 형성된 상기 에피텍셜층(130)의 외주연에 형성된다. 이때, 상기 제1격리층(141)도 상기 매립층(120)의 상부에 형성된다. 예를 들어, 1차로 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 제1격리층(141)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 에피텍셜층(130)에 직접 이온주입 하거나 또는 열확산 공정을 이용하여, N형인 제1격리층(141)을 형성할 수 있다. 제2격리층(142)은 상기 제1격리층(141)이 형성된 이외의 영역에 형성되며, 이때, 상기 제1에피텍셜층(131)과 일정거리 이격되어 제2에피텍셜층(132)을 형성해야하므로, 상기 제2에피텍셜층(132)이 형성될 영역과, 제1에피텍셜층(131) 및 상기 제1격리층이 형성된 영역을 제외한 영역에 제2격리층(142)을 형성한다. 예를 들어, 1차로 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 상기 제2에피텍셜층(132)이 형성될 영역과, 제1에피텍셜층(131) 및 상기 제1격리층이 형성된 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 에피텍셜층(130)에 직접 이온주입 하거나 또는 열확산 공정을 이용하여, P형인 제2격리층(142)을 형성할 수 있다. 이때, 상기 제1격리층(141)과 상기 제2격리층(142)이 형성되면서, 상기 에피텍셜층(130)은 제1에피텍셜층(131)과 제2에피텍셜층(132)이 형성된다. 이때, 상기 서브스트레이트(110)의 저면에 형성된 저면 절연막(112)을 제거한다.
도 6h와 도 6i에 도시된 바와 같이, 제2 내지 제3도핑영역 형성 단계(S6)에서는 상기 제2에피텍셜층(132)의 표면에서 내측으로 이온주입하여 제2도핑영역(160)을 형성하고, 상기 제2격리층(142)의 표면에서 내측으로 이온주입하여 제3도핑영역(170)을 형성 한다. 예를들어, 상기 제2도핑영역(160)과 제3도핑영역(170)은 1차로 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등을 직접 이온주입 하거나 또는 열확산 공정을 이용하여, N형인 제제2도핑영역(160)과 제3도핑영역(170)을 형성할 수 있다.
도 6j와 도 6k에 도시된 바와 같이, 제1도핑영역 형성 단계(S7)에서는 상기 제1에피텍셜층(131)의 표면에서 내측으로 이온주입하여 제1도핑영역(150)을 형성한다. 이때, 상기 제1도핑영역(150)은 제1전면도핑영역(151)과 제1후면도핑영역(152)을 포함한다. 즉, 상기 제1에피텍셜층(131)의 표면에서 내측으로 제1전면도핑영역(151)과 제1후면도핑영역(152)을 각각 형성한다. 상기 제1도핑영역(150)은 1차로 규소 산화막, 질소 산화막 등의 절연막(도시하지 않음)을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형인 제1도핑영역(150)을 형성할 수 있다.
도 6l와 도 6m에 도시된 바와 같이, 절연막 형성 단계(S8)에서는 상기 제1도핑영역(150), 제2도핑영역(160), 제3도핑영역(170)의 둘레인 동시에, 상기 제1격리층(141)과 상기 제2격리층(142)의 표면에 절연막(180)을 형성한다. 이때, 상기 제1도핑영역(150), 제2도핑영역(160), 제3도핑영역(170) 및 제1격리층(141)의 일부가 외부로 노출되도록 한다. 상기 절연막(180)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 절연막(180)의 재질을 한정하는 것은 아니다.
도 6n와 도 6o에 도시된 바와 같이, 전극 형성 단계(S9)에서는 상기 절연막(180)을 통해 노출된 상기 제1도핑영역(150), 제2도핑영역(160), 제3도핑영역(170), 제1격리층(141)의 표면 및 서브스트레이트(110)를 덮도록 전극(190)을 형성한다. 상기 전극(190)은 제1도핑영역(150)과 제2도핑영역(160)을 전기적으로 연결하는 제1전극(191)과 제3도핑영역(170)과 제1격리층(141)을 전기적으로 연결하는 제2전극(192) 및 상기 서브스트레이트(110)와 전기적으로 연결되는 저면 전극(190) 포함한다. 일례로, 상기 전극(190)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au)등을 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이러한 금속의 적층 방법 또는 그 재질로 본 발명을 한정하는 것은 아니다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리 및 회로도이다.
도 2는 본 발명의 일실시예에 따른 과도 전압 억제 소자를 도시한 단면도와 평면 투과도이다.
도 3은 도 2a 내지 도 2b의 과도 전압 억제 소자의 등가회로가 도시되어 있다.
도 4는 본 발명의 다른 실시예에 따른 과도 전압 억제 소자의 등가회로가 도시되어 있다.
도 5는 도 2a 내지 도 2b에 도시된 과도 전압 억제 소자의 제조 방법을 도시한 순서도가 도시되어 있다.
도 6a 내지 도 6i는 도 5에 도시된 과도 전압 억제 소자의 제조방법을 도시한 단면도와 평면도가 도시되어 있다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 과도 전압 억제 소자
110; 서브스트레이트 120; 매립층
130; 에피텍셜층 140; 격리층
150; 제1도핑영역 160; 제2도핑영역
170; 제3도핑영역 180; 절연막
190; 전극
D1; 제1다이오드 D2; 제2다이오드
D3; 제3다이오드 D4; 제4다이오드
ZD; 제너다이오드

Claims (22)

  1. 서브스트레이트;
    상기 서브스트레이트의 상부에 형성된 매립층;
    상기 매립층의 상부에 형성된 제1에피텍셜층;
    상기 제1에피텍셜층에서 이격되어 제1에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 제2에피텍셜층;
    상기 제1에피텍셜층과 상기 제2에피텍셜층의 외주연에, 상기 제1에피텍셜층의 표면으로부터 상기 서브스트레이트까지 형성된 격리층;
    상기 제1에피텍셜층의 표면에서 상기 제1에피텍셜층의 내측으로 형성된 제1도핑영역;
    상기 제2에피텍셜층의 표면에서 상기 제2에피텍셜층의 내측으로 형성된 제2 도핑영역;
    상기 제1에피텍셜층을 중심축으로 상기 제2도핑영역과 대응되는 영역에 형성된 제3도핑영역;
    상기 제1도핑영역, 상기 제2도핑영역 및 상기 제3도핑영역의 둘레인 동시에 상기 격리층, 상기 제1에피텍셜층 및 상기 제2에피텍셜층의 표면에 형성된 절연막; 및
    상기 절연막을 통해 노출된 상기 제1도핑영역, 상기 제2도핑영역 및 상기 제3도핑영역의 표면에 형성된 전극을 포함하여 이루어진 것을 특징으로 하는 과도 전 압 억제 소자.
  2. 제 1 항에 있어서,
    상기 격리층은 상기 제1에피텍셜층의 외주연에 상기 매립층의 표면으로부터 상기 서브스트레이트까지 형성된 제1격리층;및
    상기 제1격리층의 외주연과 상기 제2에피텍셜층의 외주연에 상기 제1격리층의 표면으로부터 상기 서브스트레이트까지 형성된 제2격리층을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  3. 제 2 항에 있어서,
    상기 제1격리층의 표면은 상기 절연막을 통해 일부가 상부로 노출되어, 상기 제1격리층의 노출된 표면에는 상기 전극이 형성된 것을 특징으로 하는 과도 전압 억제 소자.
  4. 제 3 항에 있어서,
    상기 전극은 상기 제1도핑영역과 상기 제2도핑영역을 연결하는 제1전극;및
    상기 제1격리층과 상기 제3도핑영역을 연결하는 제2전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제 1 항에 있어서,
    상기 서브스트레이트의 상면에는 버퍼층이 더 형성된 것을 특징으로 하는 과도 전압 억제 소자.
  6. 제 1 항에 있어서,
    상기 서브스트레이트의 저면에는 저면 전극이 더 형성된 것을 특징으로 하는 과도 전압 억제 소자.
  7. 제 1 항에 있어서,
    상기 제1도핑영역은 제1전면도핑영역과 제1후면도핑영역으로 이루어지며, 상기 제1전면도핑영역과 제1후면도핑영역의 둘레는 제1에피텍셜층으로 이루어진 것을 특징으로 하는 과도 전압 억제 소자.
  8. 제 1 항에 있어서,
    상기 매립층은 상기 제1에피텍셜층에 비하여 상대적으로 고농도인 N+형인 것을 특징으로 하는 과도 전압 억제 소자.
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  17. 서브스트레이트의 상면에 버퍼층을 형성하여 서브스트레이트를 준비하는 서브스트레이트 준비 단계;
    상기 버퍼층의 내측으로 매립층을 형성하는 매립층 형성 단계;
    상기 버퍼층의 상면과 상기 매립층의 상면에 에피텍셜층을 형성하는 에피텍셜층 형성 단계;
    상기 에피텍셜층에 상기 매립층의 상부에 형성된 제1에피텍셜층과 상기 제1에피텍셜층에서 일정거리 이격되게 제2에피텍셜층으로 격리하기 위해 이온주입으로 격리층을 형성하는 격리층 형성 단계;
    상기 제2에피텍셜층의 내측으로 제2도핑영역을 형성하고, 상기 제1에피텍셜층을 중심으로 상기 제2도핑영역과 대응되는 영역에 형성된 상기 격리층의 내측으로 제3도핑영역을 형성하는 제2내지 제3도핑영역 형성 단계;
    상기 제1에피텍셜층의 내측으로 제1도핑영역을 형성하는 제1도핑영역 형성 단계;
    상기 격리층, 제1에피텍셜층, 제2에피텍셜층을 덮으며, 상기 제1도핑영역 내지 상지 제3도핑영역와 상기 격리층의 일부를 외부로 노출되도록 절연막을 형성하는 절연막 형성 단계; 및
    상기 절연막을 통해 노출된 상기 제1도핑영역, 상기 제2도핑영역, 상기 제3도핑영역 및 상기 격리층의 표면에 전극을 형성하는 전극 형성 단계를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 매립층 형성 단계 이후에, 상기 서브스트레이트의 저면에 저면 절연막을 형성하는 저면 절연막 형성 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 격리층 형성 단계에서는 상기 제1에피텍셜층의 외주연에 이온 주입하여 제1격리층을 형성하고, 상기 제1격리층의 외주연과 상기 제2에피텍셜층의 외주연에 이온 주입하여 제2격리층을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 전극 형성 단계에서는 상기 제1도핑영역과 상기 제2도핑영역을 연결하는 제1전극과, 상기 제1격리층과 상기 제3도핑영역을 연결하는 제2전극을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  21. 제 17 항에 있어서,
    상기 제1도핑영역 형성 단계에서는 제1에피텍셜층의 내측으로 이온 주입하여 제1전면도핑영역과 제1후면도핑영역을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  22. 제 17 항에 있어서,
    상기 매립층은 상기 버퍼층의 내측에 고농도 이온주입을 하여 매립층의 저면부를 형성한 후에 상기 매립층의 상부에 에피텍셜층을 증착하여 매립층의 상면부를 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208639A (ja) * 1999-01-08 2000-07-28 Fuji Electric Co Ltd 半導体装置
KR20040057088A (ko) * 2002-12-24 2004-07-02 주식회사 케이이씨 과도 전압 억제 소자용 다이오드
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208639A (ja) * 1999-01-08 2000-07-28 Fuji Electric Co Ltd 半導体装置
KR20040057088A (ko) * 2002-12-24 2004-07-02 주식회사 케이이씨 과도 전압 억제 소자용 다이오드
KR20060115756A (ko) * 2004-01-02 2006-11-09 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 고에너지 정전기 방전 구조 및 방법

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