CN103377916B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，包括：提供p+衬底，在所述p+衬底上形成一p-外延层；形成自左向右依次排布的底部位于所述p+衬底中的第一沟槽、第二沟槽和第三沟槽；在所述沟槽中形成隔离氧化物，所述隔离氧化物填满所述第二沟槽和第三沟槽；去除所述第一沟槽底部的隔离氧化物，以仅在其侧壁上形成有隔离氧化物；在所述第一沟槽中依次形成n+埋层和n-阱区；研磨所述硅片，以露出所述p-外延层，所述隔离氧化物将所述p-外延层分割为自左向右依次排布的第一区、第二区和第三区；在所述第二区和第三区中形成n+扩散区；在所述n-阱区中形成p+扩散区。根据本发明，可以保证所述半导体器件的特性满足预设的要求，同时可以缩短工艺周期，节省制造成本。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的制作方法。

背景技术

在半导体集成电路中，瞬态电压抑制二极管(TVSDiode)被广泛用于构成低压器件的静电防护(ESD)电路。衡量所述瞬态电压抑制二极管的性能优劣的关键指标包括电容、功率、反应速度等，性能优良的瞬态电压抑制二极管应当具有低电容、高功率、反应速度快的特性。为了使所述瞬态电压抑制二极管具有上述特性，可以通过将所述瞬态电压抑制二极管与齐纳二极管相串联的方法来达到此目的。

配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的结构示意图如图1A所示，p+衬底100与n+埋层101构成齐纳二极管107，n-阱区104与p+扩散区106构成瞬态电压抑制二极管108，p-外延层102与n+扩散区105构成瞬态电压抑制二极管109和110。当正的高压施加于I/O1端子111和接地端子112之间时，瞬态电压抑制二极管108正向导通，齐纳二极管107反向穿通，起到限压泄流的作用；当负的高压施加于I/O1端子111和接地端子112之间时，瞬态电压抑制二极管109正向导通，瞬态电压抑制二极管110反向穿通。

采用现有工艺制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的工艺步骤如下：首先，如图1B所示，提供具有p+衬底100的硅片，在所述p+衬底100中形成n+埋层101；接着，如图1C所示，在所述p+衬底100上形成p-外延层102，所述p-外延层102覆盖所述n+埋层101；接着，如图1D所示，形成隔离氧化物103，以将所述p-外延层102分割为自左向右依次排布的第一区、第二区和第三区，所述隔离氧化物103的高度不低于所述p-外延层102与所述n+埋层101的高度之和；接着，如图1E所示，在所述n+埋层101上方的p-外延层102(即所述第一区)中形成n-阱区104，采用先离子注入再高温(1200℃)推入的工艺形成所述n-阱区104；接着，如图1F所示，在所述第二区和第三区中形成n+扩散区105，采用离子注入工艺形成所述n+扩散区105；接着，如图1G所示，在所述n-阱区104中形成p+扩散区106，采用离子注入工艺形成所述p+扩散区106；最后，在所述p+扩散区106和所述n+扩散区105上形成金属电极(图中未示出)。

以上工艺存在一定的问题，在采用先离子注入再高温(1200℃)推入的工艺形成所述n-阱区104的过程中，由于较长时间(超过10min)的高温作用，先前形成的由所述p+衬底100与所述n+埋层101构成的齐纳二极管107将会蜕变成普通二极管，从而无法形成图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a)提供具有p+衬底的硅片，在所述p+衬底上形成一p-外延层，以覆盖所述p+衬底；b)形成自左向右依次排布的第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、第二沟槽和第三沟槽的底部位于所述p+衬底中；c)在所述第一沟槽、第二沟槽和第三沟槽中形成隔离氧化物，所述隔离氧化物填满所述第二沟槽和第三沟槽；d)去除所述第一沟槽底部的隔离氧化物，以仅在所述第一沟槽的侧壁上形成有所述隔离氧化物；e)在所述第一沟槽中依次形成n+埋层和n-阱区；f)研磨所述硅片，以露出所述p-外延层，所述隔离氧化物将所述p-外延层分割为自左向右依次排布的第一区、第二区和第三区；g)在所述第二区和第三区中形成n+扩散区；h)在所述n-阱区中形成p+扩散区，并对所述n+扩散区和p+扩散区进行快速热退火处理。

优选地，在步骤h)之后，进一步包括在所述p+扩散区和所述n+扩散区上形成金属电极的步骤。

优选地，采用外延生长工艺形成所述p-外延层。

优选地，步骤b)进一步包括：首先在所述p-外延层上形成一薄层氧化物，接着在所述薄层氧化物上形成一氮化硅层，然后在所述氮化硅层上形成一厚层氧化物；最后，定义所述第一沟槽、第二沟槽和第三沟槽的图形，采用深沟槽蚀刻工艺形成所述第一沟槽、第二沟槽和第三沟槽。

优选地，采用侧壁蚀刻工艺执行步骤d)。

优选地，在步骤d)和e)之间，进一步包括：去除所述厚层氧化物以露出所述氮化硅层。

优选地，利用所述氮化硅层作为掩膜，采用选择性外延工艺或非选择性外延工艺执行步骤e)。

优选地，采用化学机械研磨工艺执行步骤f)。

优选地，采用离子注入工艺执行步骤g)。

优选地，采用离子注入工艺形成所述p+扩散区。

优选地，所述半导体器件为配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管。

根据本发明，可以保证所述半导体器件的特性满足预设的要求，同时可以缩短工艺周期，节省制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A为配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的结构示意图；

图1B-图1G为采用现有工艺制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的各步骤的示意性剖面图；

图2A-图2G为本发明提出的制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的各步骤的示意性剖面图；

图3为本发明提出的制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的各步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，参照图2A-图2G和图3来描述本发明提出的制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的方法的详细步骤。

参照图2A-图2G，其中示出了本发明提出的制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的方法的各步骤的示意性剖面图。

首先，如图2A所示，提供具有p+衬底200的硅片，在所述p+衬底200上形成一p-外延层202，以覆盖所述p+衬底200。采用外延生长工艺形成所述p-外延层202。

接着，如图2B所示，形成自左向右依次排布的第一沟槽210、第二沟槽211和第三沟槽212，所述沟槽210、211和212的底部位于所述p+衬底200中。形成所述沟槽210、211和212的步骤包括：首先在所述p-外延层202上形成一薄层氧化物207，接着在所述薄层氧化物207上形成一氮化硅层208，所述薄层氧化物207作为缓冲层可以释放所述氮化硅层208和所述p-外延层202之间的应力，然后在所述氮化硅层208上形成一厚层氧化物209；最后，定义所述沟槽210、211和212的图形，采用深沟槽蚀刻工艺形成所述沟槽210、211和212。

接着，如图2C所示，在所述沟槽210、211和212中形成隔离氧化物203，所述隔离氧化物203填满所述第二沟槽211和第三沟槽212。

接下来，采用侧壁蚀刻(SpacerEtch)工艺去除所述第一沟槽210底部的隔离氧化物203，以仅在所述第一沟槽210的侧壁上形成有所述隔离氧化物203。

接着，如图2D所示，去除所述厚层氧化物209以露出所述氮化硅层208。

接着，如图2E所示，利用所述氮化硅层208作为掩膜，采用选择性外延工艺或非选择性外延工艺在所述第一沟槽210中依次形成n+埋层201和n-阱区204。

接着，如图2F所示，采用化学机械研磨工艺研磨所述硅片，以露出所述p-外延层202，所述隔离氧化物203将所述p-外延层202分割为自左向右依次排布的第一区、第二区和第三区。然后，采用离子注入工艺在所述第二区和第三区中形成n+扩散区205。

接着，如图2G所示，采用离子注入工艺在所述n-阱区204中形成p+扩散区206，并对所述n+扩散区205和p+扩散区206进行快速热退火处理。

最后，在所述p+扩散区206和所述n+扩散区205上形成金属电极，完成如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的制作。

本发明提出的方法具有以下优点：第一，采用选择性外延工艺或非选择性外延工艺依次形成所述n+埋层和n-阱区时的温度低于1000℃、时间小于10min，避免现有工艺采用先离子注入再高温推入的工艺(温度高于1200℃，时间大于10min)形成所述n-阱区104时对先前形成的所述n+埋层201的破坏，保证所述齐纳二极管的N极(由所述n+埋层201构成)的掺杂浓度，同时可以节省热预算；第二，以形成所述隔离氧化物的过程中形成的所述氮化硅层为掩膜，依次形成所述n+埋层和n-阱区，可以省去现有工艺分开形成所述n+埋层和n-阱区时分别需要形成的掩膜，从而缩短工艺周期，节省制造成本。

参照图3，其中示出了本发明提出的制作如图1A所示的配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管的方法的流程图，用于简要示出整个制造工艺的流程。

在步骤301中，提供具有p+衬底的硅片，在所述p+衬底上形成一p-外延层，以覆盖所述p+衬底；

在步骤302中，形成自左向右依次排布的第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、第二沟槽和第三沟槽的底部位于所述p+衬底中；

在步骤303中，在所述第一沟槽、第二沟槽和第三沟槽中形成隔离氧化物，所述隔离氧化物填满所述第二沟槽和第三沟槽；

在步骤304中，去除所述第一沟槽底部的隔离氧化物，以仅在所述第一沟槽的侧壁上形成有所述隔离氧化物；

在步骤305中，在所述第一沟槽中依次形成n+埋层和n-阱区；

在步骤306中，研磨所述硅片，以露出所述p-外延层，所述隔离氧化物将所述p-外延层分割为自左向右依次排布的第一区、第二区和第三区；

在步骤307中，在所述第二区和第三区中形成n+扩散区；

在步骤308中，在所述n-阱区中形成p+扩散区，并对所述n+扩散区和p+扩散区进行快速热退火处理。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，包括：

a)提供具有p+衬底的硅片，在所述p+衬底上形成一p-外延层，以覆盖所述p+衬底；

b)形成自左向右依次排布的第一沟槽、第二沟槽和第三沟槽，所述第一沟槽、第二沟槽和第三沟槽的底部位于所述p+衬底中；

c)在所述第一沟槽、第二沟槽和第三沟槽中形成隔离氧化物，所述隔离氧化物填满所述第二沟槽和第三沟槽；

d)去除所述第一沟槽底部的隔离氧化物，以仅在所述第一沟槽的侧壁上形成有所述隔离氧化物；

e)采用外延工艺在所述第一沟槽中依次形成n+埋层和n-阱区；

f)研磨所述硅片，以露出所述p-外延层，所述隔离氧化物将所述p-外延层分割为自左向右依次排布的第一区、第二区和第三区；

g)在所述第二区和第三区中形成n+扩散区；

h)在所述n-阱区中形成p+扩散区，并对所述n+扩散区和p+扩散区进行快速热退火处理。

2.根据权利要求1所述的方法，其特征在于，在步骤h)之后，进一步包括在所述p+扩散区和所述n+扩散区上形成金属电极的步骤。

3.根据权利要求1所述的方法，其特征在于，采用外延生长工艺形成所述p-外延层。

4.根据权利要求1所述的方法，其特征在于，步骤b)进一步包括：首先在所述p-外延层上形成一薄层氧化物，接着在所述薄层氧化物上形成一氮化硅层，然后在所述氮化硅层上形成一厚层氧化物；最后，定义所述第一沟槽、第二沟槽和第三沟槽的图形，采用深沟槽蚀刻工艺形成所述第一沟槽、第二沟槽和第三沟槽。

5.根据权利要求1所述的方法，其特征在于，采用侧壁蚀刻工艺执行步骤d)。

6.根据权利要求4所述的方法，其特征在于，在步骤d)和e)之间，进一步包括：去除所述厚层氧化物以露出所述氮化硅层。

7.根据权利要求4所述的方法，其特征在于，利用所述氮化硅层作为掩膜，采用选择性外延工艺或非选择性外延工艺执行步骤e)。

8.根据权利要求1所述的方法，其特征在于，采用化学机械研磨工艺执行步骤f)。

9.根据权利要求1所述的方法，其特征在于，采用离子注入工艺执行步骤g)。

10.根据权利要求1所述的方法，其特征在于，采用离子注入工艺形成所述p+扩散区。

11.根据权利要求1所述的方法，其特征在于，所述半导体器件为配置有埋入式齐纳二极管的双向导通瞬态电压抑制二极管。