KR100868022B1 - 과도 전압 억제 소자 및 그 제조 방법 - Google Patents

과도 전압 억제 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 커패시턴스 성분을 감소시키고, 정전기 방전 특성을 향상시키는 데 있다.
이를 위해 본 발명은 서브스트레이트, 서브스트레이트의 표면에 증착된 에피텍셜층, 에피텍셜층의 표면으로부터 서브스트레이트에까지 주입된 도핑 영역, 도핑 영역의 둘레인 동시에 에피텍셜층의 표면에 형성된 절연막 및 절연막을 통해 노출된 도핑 영역의 표면에 형성된 전극으로 이루어진 과도 전압 억제 소자 및 그 제조 방법을 개시한다.
과도 전압 억제 소자, 커패시턴스, 정전기 방전, P형, N형, 도핑

Description

과도 전압 억제 소자 및 그 제조 방법{Transient voltage suppressor and manufacturing method thereof}
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 종래의 과도 전압 억제 소자를 도시한 단면도이다.
도 3은 본 발명에 따른 과도 전압 억제 소자를 도시한 단면도이다.
도 4a 내지 도 4e는 본 발명에 따른 과도 전압 억제 소자의 제조 방법을 도시한 순차 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 본 발명에 따른 과도 전압 억제 소자
110; 서브스트레이트(substrate) 120; 에피텍셜층(epitaxial layer)
130; 도핑 영역(doping region) 131; 하면
132; 곡면 133; 측면
140; 절연막 150; 전극
본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로서, 더욱 상 세히는 커패시턴스 성분을 감소시키고, 정전기 방전 특성을 향상시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
도 1을 참조하면, 종래 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자(TVS)의 일측은 접지되어 있다. 도면중 부호 RG는 입력 저항 성분이며, Rd는 과도 전압 억제 소자의 저항 성분이다.
이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류는 과도 전압 억제 소자(TVS)를 통하여 접지쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.
도 2를 참조하면, 종래 과도 전압 억제 소자의 단면도가 도시되어 있다.
도시된 바와 같이 종래의 과도 전압 억제 소자(100')는 서브스트레이트(110',캐소드(cathode))와, 상기 서브스트레이트(110')에 일정 깊이로 형성된 도핑 영역(120',애노드(anode))과, 상기 도핑 영역(120')의 둘레로서 상기 서브스트레이트(110')의 표면에 형성된 절연막(130')과, 상기 도핑 영역(120')에 증착된 전극(140')으로 이루어져 있다.
여기서, 상기 서브스트레이트(110')는 과도 전압 억제 소자(100')의 브레이크 다운(break down) 이후 저항이 최소화되도록 통상 고농도로 형성된다. 물론, 상기 도핑 영역(120')은 상기 서브스트레이트(110')의 농도를 상쇄시키며, 원하는 깊이만큼 형성될 수 있도록 상대적으로 더 큰 고농도로 형성되며, 깊이가 깊어질수록 농도가 작아짐은 당연하다. 더불어, 상기 서브스트레이트의 불순물 형태가 N형(또는 P형)이면, 상기 도핑 영역의 불순물 형태는 P형(또는 N형)이다.
또한, 여기서 상기 도핑 영역(120')의 접합면은 편의상 하면(121'), 측면(122') 및 곡면(123')으로 구분하기로 한다.
이러한 종래의 과도 전압 억제 소자(100')는 도핑 영역(120')의 하면(121')뿐만 아니라 측면(122')도 고농도의 서브스트레이트(110')와 접합면을 이루기 때문에 커패시턴스 성분이 커진다. 즉, 커패시턴스는 접합 농도와 면적에 의해 값이 결정되는데, 측면(122')이 고농도 접합면을 갖게 됨으로써 커패시턴스가 커진다. 이와 같이 과도 전압 억제 소자에서 커패시턴스 값이 증가하게 되면 시그널의 왜곡 현상이 심하게 발생함으로써, 상기와 같은 과도 전압 억제 소자는 최근의 고주파수용 회로에 채택하기 어렵게 된다.
또한, 종래의 과도 전압 억제 소자(100')는 도핑 영역(120')중 하면(121') 보다는 측면(122')의 접합 농도가 높기 때문에 전체 접합면 대비 국부적 위치인 측면(122')과 곡면(123')에서 브레이크 다운이 발생하게 되고, 전체 전류 흐름 통로인 수직 전류 통로와 직각을 이루는 수평 전류 통로가 형성되어 저항을 증가시키고 정전 내압을 감소시킨다.
또한, 종래의 과도 전압 억제 소자(100')는 도핑 영역(120')중 곡면(123')에 전계가 집중함으로써, 정전기 방전 특성이 급격히 저하되고, 더욱이 표면 효과(surface effect)에 민감하여 누설 전류가 증가하게 된다.
또한, 종래의 과도 전압 억제 소자(100')는 브레이크 다운 전압 정격에 따라 도핑 영역(120')중 하면(121')의 접합 깊이에 제한이 있음으로써, 전압 정격에 따라 서브스트레이트(110')의 농도를 달리해야 하고 따라서 낮은 클램핑 전압 구현이 어렵게 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 도핑 영역의 측면이 저농도 접합면이 되도록 하여 커패시턴스 성분을 감소시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 도핑 영역의 측면이 저농도 접합면을 갖는 동시에, 전계가 집중되지 않도록 도핑 영역의 곡면이 고농도 서브스트레이트의 내부에 위치하도록 하여 정전기 방전 특성을 향상시키고, 누설 전류는 감소시킬 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 브레이크 다운 전압 정격에 무관한 고농도의 서브스트레이트 사용이 가능하여, 낮은 클램핑 전압을 구현할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자는 서브스트레이트, 상기 서브스트레이트의 표면에 증착된 에피텍셜층, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트에까지 형성된 도핑 영역, 상기 도핑 영역의 둘레인 동시에 상기 에피텍셜층의 표면에 형성된 절연막 및 상기 절연막을 통해 노출된 도핑 영역의 표면에 형성된 전극을 포함한다.
상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형이고, 상기 도핑 영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형일 수 있다.
상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형이고, 상기 도핑 영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형일 수 있다.
상기 에피텍셜층은 상기 서브스트레이트 및 상기 도핑 영역에 비하여 상대적으로 저농도인 N형일 수 있다.
상기 도핑 영역은 상기 서브스트레이트의 표면 아래에 위치하며 상기 서브스트레이트와 접합면을 이루는 하면, 상기 하면에 연결된 동시에 상기 서브스트레이트의 표면 아래에 위치하고 상기 서브스트레이트와 접합면을 이루는 곡면 및 상기 곡면에 연결된 동시에 상기 서브스트레이트의 표면 위에 위치하고 상기 에피텍셜층과 접합을 이루는 측면으로 이루어질 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자의 제조 방법은 서브스트레이트 준비 단계, 상기 서브스트레이트의 표면에 에피텍셜층을 증 착하는 에피텍셜층 형성 단계, 상기 에피텍셜층의 표면으로부터 상기 서브스트레이트에까지 도핑 영역을 형성하는 도핑 영역 형성 단계, 상기 도핑 영역의 둘레인 동시에 상기 에피텍셜층의 표면에 절연막을 형성하는 절연막 형성 단계 및 상기 절연막을 통해 노출된 도핑 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함한다.
상기 서브스트레이트 준비 단계는 상기 서브스트레이트로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형인 것을 준비하고, 상기 도핑 영역 형성 단계는 상기 도핑 영역으로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형으로 형성하여 이루어질 수 있다.
상기 서브스트레이트 준비 단계는 상기 서브스트레이트로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형인 것을 준비하고, 상기 도핑 영역 형성 단계는 상기 도핑 영역으로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형으로 형성하여 이루어질 수 있다.
상기 에피텍셜층 형성 단계는 상기 에피텍셜층으로서 상기 서브스트레이트 및 상기 도핑 영역에 비하여 상대적으로 저농도인 N형으로 형성하여 이루어질 수 있다.
상기 도핑 영역 형성 단계는 상기 도핑 영역이 상기 서브스트레이트의 표면 아래에 위치하며 상기 서브스트레이트와 접합면을 이루는 하면, 상기 하면에 연결된 동시에 상기 서브스트레이트의 표면 아래에 위치하고 상기 서브스트레이트와 접합면을 이루는 곡면 및 상기 곡면에 연결된 동시에 상기 서브스트레이트의 표면 위 에 위치하고 상기 에피텍셜층과 접합을 이루는 측면으로 이루어질 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 과도 전압 억제 소자를 도시한 단면도이다.
본 발명에 따른 과도 전압 억제 소자(100)는 서브스트레이트(110), 에피텍셜층(120), 도핑 영역(130), 절연막(140) 및 전극(150)을 포함한다.
상기 서브스트레이트(110)는 대략 판상으로서 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N형 반도체일 수 있다. 물론, 상기 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 포함된 P형 반도체일 수도 있다. 여기서, 상기 고농도라함은 상기 에피텍셜층(120)의 불순물 농도에 비해 상대적으로 농도가 크다는 의미이다.
상기 에피텍셜층(120)은 상기 서브스트레이트(110)의 표면에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 저농도로 포함되어 증착된 N형 반도체층일 수 있다. 또한, 상기 에피텍셜층(120)은 상기 서브스트레이트(110)의 표면에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 저농도로 포함되어 증착된 P형 반도체일 수도 있다. 여기서, 저농도라 함은 상기 서브스트레이 트(110) 및 도핑 영역(130)의 불순물 농도에 비해 상대적으로 농도가 작다는 의미이다.
상기 도핑 영역(130)은 상기 에피텍셜층(120)의 표면으로부터 상기 서브스트레이트(110)에까지 형성될 수 있다. 예를 들어, 상기 도핑 영역(130)은 상기 서브스트레이트(110) 및 에피텍셜층(120)이 N형일 경우, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 도핑되어 형성될 수 있다. 또한, 상기 도핑 영역(130)은 상기 서브스트레이트(110) 및 에피텍셜층(120)이 P형일 경우, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 도핑되어 형성될 수 있다. 여기서도, 상기 고농도라함은 상기 에피텍셜층(120)의 농도에 비해 상대적으로 농도가 크다는 의미이다.
상기 도핑 영역(130)은 크게 상기 서브스트레이트(110)의 표면 아래에 위치하는 하면(131) 및 곡면(132)과, 상기 서브스트레이트(110)의 표면 위에 위치하는 측면(133)으로 구분될 수 있다. 상기 도핑 영역(130)의 하면(131)은 상기 서브스트레이트(110)의 표면 아래에 수평한 방향으로 형성되는 동시에, 상기 서브스트레이트(110)와 접합면을 이룬다. 또한, 상기 도핑 영역(130)의 곡면(132)은 상기 하면(131)에 연결된 동시에 상기 서브스트레이트(110)의 표면 아래에 위치하고 또한, 상기 서브스트레이트(110)와 접합면을 이룬다. 마지막으로, 상기 도핑 영역(130)의 측면(133)은 상기 곡면(132)에 연결된 동시에 상기 서브스트레이트(110)의 표면 위에 위치하고 상기 에피텍셜층(120)과 접합면을 이룬다.
이와 같이 하여, 상기 도핑 영역(130)의 측면(133)에 저농도의 에피텍셜 층(120)이 위치함으로써, 도핑 영역(130)의 측면(133)이 저농도 접합면이 되고, 따라서 과도 전압 억제 소자(100)의 커패시턴스 성분이 현저하게 감소한다. 물론, 상기 도핑 영역(130)중 하면(131)은 고농도 접합면이어서 저항이 작고 따라서 대량의 수직 전류가 존재한다. 그러나 상기 도핑 영역(130)중 측면(133)은 저농도 접합면이어서 저항이 크고 따라서 수평 전류는 거의 발생하지 않는다. 결과적으로, 이러한 구조에 의해 로우 커패시턴스(low capacitance)의 과도 전압 억제 소자(100)가 구현된다.
또한, 상기 도핑 영역(130)의 하면(131) 및 곡면(132)이 서브스트레이트(110)의 표면 아래에 위치함으로써, 상기 도핑 영역(130)중 곡면(132)에 전계가 집중되지 않고, 따라서 정전기 방전 특성이 향상되고, 누설 전류가 감소한다. 다르게 표현하면, 상기 도핑 영역(130)의 하면(131) 및 곡면(132)에 대한 수직 방향 깊이를 충분히 확보함으로써, 곡면(132)에 대한 전계 집중 현상을 최소화하는 동시에, 하면(131)에서 전계(전기장)가 균등하게 분산된다. 결과적으로, 본 발명에 따른 과도 전압 억제 소자(100)는 높은 정전기 방전 특성 구현이 가능해짐은 물론, 곡면(132)을 통한 누설 전류도 감소한다.
한편, 본 발명에 따른 과도 전압 억제 소자(100)는 브레이크 다운 전압이 서브스트레이트(110)의 농도에 의해 한정되지 않는다. 즉, 본 발명에 따른 과도 전압 억제 소자(100)는 상기 에피텍셜층(120)의 두께와 도핑 영역(130)의 농도 조절을 통해서 브레이크 다운 전압을 조절할 수 있게 된다. 달리 말하면, 본 발명에서는 브레이크 다운 전압의 정격에 관계없이 고농도 서브스트레이트의 사용이 가능하여, 낮은 클램핑 전압 특성을 요구하는 과도 전압 억제 소자에 적합하다.
계속해서, 상기 절연막(140)은 상기 도핑 영역(130)의 둘레인 동시에 상기 에피텍셜층(120)의 표면에 형성될 수 있다. 이러한 절연막(140)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 상기 절연막(140)의 재질을 한정하는 것은 아니다.
상기 전극(150)은 상기 절연막(140)을 통해 노출된 도핑 영역(130)의 표면에 형성될 수 있다. 이러한 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 적층 구조이거나 또는 그 등가 구조가 가능하며, 여기서 상기 전극(150)의 적층 구조 또는 재질을 한정하는 것은 아니다. 물론, 상기 전극(150)은 상기 도핑 영역(130)뿐만 아니라 상기 서브스트레이트(110)의 하부 표면에도 형성될 수 있음은 당연하다.
도 4a 내지 도 4e는 본 발명에 따른 과도 전압 억제 소자의 제조 방법을 도시한 순차 단면도이다.
도시된 바와 같이 본 발명에 따른 과도 전압 억제 소자(100)의 제조 방법은 서브스트레이트 준비 단계, 에피텍셜층 형성 단계, 도핑 영역 형성 단계, 절연막 형성 단계 및 전극 형성 단계를 포함한다.
도 4a에 도시된 바와 같이, 상기 서브스트레이트 준비 단계에서는 대략 판상 의 반도체 서브스트레이트(110)를 준비한다. 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고농도로 포함된 N형 반도체 서브스트레이트를 준비하거나, 또는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물이 고농도로 포함된 P형 반도체 서브스트레이트를 준비한다.
도 4b에 도시된 바와 같이, 상기 에피텍셜층 형성 단계에서는 상기 서브스트레이트(110)의 표면에 에피텍셜층(120)을 증착한다. 일례로, 대략 600~2000℃의 고온에서 SiH4 등의 가스와 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 동시에 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 N형의 에피텍셜층(120)이 증착되도록 할 수 있다. 물론, 대략 600~2000℃의 고온에서 SiH4 등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 P형의 에피텍셜층(120)이 증착되도록 할 수도 있다.
도 4c에 도시된 바와 같이, 상기 도핑 영역 형성 단계에서는 상기 에피텍셜층(120)의 표면으로부터 상기 서브스트레이트(110)에까지 도핑 영역(130)을 형성한다. 예를 들면, 상기 에피텍셜층(120)의 표면에 1차로 규소 산화막, 질소 산화막 등의 절연막(도시되지 않음)을 형성한 후, 상기 서브스트레이트(110) 및 에피텍셜층(120)이 N형일 경우, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물을 직접 이온 주입하거나 또는 열확산 공정을 이용하여 도핑 영역(130)을 형성할 수 있다. 또한, 상기 에피텍셜층(120)의 표면에 1차로 규소 산화막, 질소 산화막 등의 절연막(도시되지 않음)을 형성한 후, 상기 서브스트레이트(110) 및 에피텍셜층(120)이 P형일 경우, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물을 직접 이온 주입하거나 또는 열확산 공정을 이용하여 도핑 영역(130)을 형성할 수 있다.
여기서, 상기 도핑 영역(130)은 크게 상기 서브스트레이트(110)의 표면 아래에 위치하는 하면(131) 및 곡면(132)과, 상기 서브스트레이트(110)의 표면 위에 위치하는 측면(133)으로 형성될 수 있다. 상기 도핑 영역(130)의 하면(131)은 상기 서브스트레이트(110)의 표면 아래에 수평한 방향으로 형성되는 동시에, 상기 서브스트레이트(110)와 고농도 접합면을 이룬다. 또한, 상기 도핑 영역(130)의 곡면(132)은 상기 하면(131)에 연결된 동시에 상기 서브스트레이트(110)의 표면 아래에 위치하고 또한, 상기 서브스트레이트(110)와 고농도 접합면을 이룬다. 마지막으로, 상기 도핑 영역(130)의 측면(133)은 상기 곡면(132)에 연결된 동시에 상기 서브스트레이트(110)의 표면 위에 위치하고 상기 에피텍셜층(120)과 저농도 접합면을 이룬다.
상술한 바와 같이 이러한 구조에 의해 본 발명에 의한 과도 전압 억제 소자는 커패시턴스 성분이 감소하고, 정전기 방전 특성이 향상되며, 누설 전류가 작아진다. 이러한 작용은 이미 상술하였으므로, 여기서는 설명을 생략한다.
도 4d에 도시된 바와 같이, 상기 절연막 형성 단계에서는 상기 도핑 영역(130)의 둘레인 동시에 상기 에피텍셜층(120)의 표면에 절연막(140)을 형성한다. 실질적으로, 상기 에피텍셜층(120)의 표면에 이미 1차로 절연막(도시되지 않음)이 형성되어 있으므로, 상기 1차 절연막 위에 2차로 절연막을 형성한다. 상기 절연막(140) 역시 언도프트 폴리 실리콘(undoped poly silicon), 규소 산화막, 질소 산화막, PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물중 어느 하나로 이루어질 수 있다. 물론, 이러한 절연막(140)에 의해 상기 도핑 영역(130)의 표면은 외부로 노출된다.
도 4e에 도시된 바와 같이, 상기 전극 형성 단계에서는 상기 절연막(140)을 통해 노출된 도핑 영역(130)의 표면에 전극(150)을 형성한다. 일례로, 상기 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등을 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이러한 금속의 적층 방법 또는 그 재질로 본 발명을 한정하는 것은 아니다. 물론, 이러한 전극(150)은 상기 도핑 영역(130)뿐만 아니라, 상기 서브스트레이트(110)의 하부 표면에도 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법은 도핑 영역의 측부에 저농도의 에피텍셜층이 위치함으로써, 도핑 영역의 측면이 저농도 접합면이 되고, 따라서 과도 전압 억제 소자의 커패시턴스 성분이 감소한다.
또한, 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법은 도핑 영역의 측면이 에피텍셜층과 저농도 접합면을 갖는 동시에, 도핑 영역의 하면 및 곡면이 서브스트레이트의 표면 아래에 위치함으로써, 도핑 영역의 곡면에 전계가 집중되지 않고, 따라서 정전기 방전 특성이 향상되고, 누설 전류는 감소한다.
또한, 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법은 브레이크 다운 전압이 서브스트레이트의 농도에 의해 한정되지 않게 된다. 즉, 본 발명은 에피텍셜층의 두께와 도핑 영역의 농도를 조절함으로써, 브레이크 다운 전압을 조절할 수 있게 된다. 달리 말하면, 본 발명은 브레이크 다운 전압의 정격에 관계없이 고농도 서브스트레이트의 사용이 가능함으로써, 낮은 클램핑 전압 특성을 요구하는 과도 전압 억제 소자로도 이용 가능하다.
이상에서 설명한 것은 본 발명에 따른 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (10)

  1. 삭제
  2. 서브스트레이트;
    상기 서브스트레이트의 표면에 증착된 에피텍셜층;
    상기 에피텍셜층의 표면으로부터 상기 서브스트레이트에까지 형성된 도핑 영역;
    상기 도핑 영역의 둘레인 동시에 상기 에피텍셜층의 표면에 형성된 절연막; 및,
    상기 절연막을 통해 노출된 도핑 영역의 표면에 형성된 전극을 포함하고,
    상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형이고, 상기 도핑 영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형인 것을 특징으로 하는 과도 전압 억제 소자.
  3. 서브스트레이트;
    상기 서브스트레이트의 표면에 증착된 에피텍셜층;
    상기 에피텍셜층의 표면으로부터 상기 서브스트레이트에까지 형성된 도핑 영역;
    상기 도핑 영역의 둘레인 동시에 상기 에피텍셜층의 표면에 형성된 절연막; 및,
    상기 절연막을 통해 노출된 도핑 영역의 표면에 형성된 전극을 포함하고,
    상기 서브스트레이트는 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형이고, 상기 도핑 영역은 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형인 것을 특징으로 하는 과도 전압 억제 소자.
  4. 제2항 또는 제3항에 있어서, 상기 에피텍셜층은 상기 서브스트레이트 및 상기 도핑 영역에 비하여 상대적으로 저농도인 N형인 것을 특징으로 하는 과도 전압 억제 소자.
  5. 제2항 또는 제3항에 있어서, 상기 도핑 영역은 상기 서브스트레이트의 표면 아래에 위치하며 상기 서브스트레이트와 접합면을 이루는 하면, 상기 하면에 연결된 동시에 상기 서브스트레이트의 표면 아래에 위치하고 상기 서브스트레이트와 접합면을 이루는 곡면 및 상기 곡면에 연결된 동시에 상기 서브스트레이트의 표면 위에 위치하고 상기 에피텍셜층과 접합을 이루는 측면으로 이루어진 것을 특징으로 하는 과도 전압 억제 소자.
  6. 삭제
  7. 서브스트레이트 준비 단계;
    상기 서브스트레이트의 표면에 에피텍셜층을 증착하는 에피텍셜층 형성 단계;
    상기 에피텍셜층의 표면으로부터 상기 서브스트레이트에까지 도핑 영역을 형성하는 도핑 영역 형성 단계;
    상기 도핑 영역의 둘레인 동시에 상기 에피텍셜층의 표면에 절연막을 형성하는 절연막 형성 단계; 및,
    상기 절연막을 통해 노출된 도핑 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함하고,
    상기 서브스트레이트 준비 단계는 상기 서브스트레이트로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형인 것을 준비하고, 상기 도핑 영역 형성 단계는 상기 도핑 영역으로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형으로 형성하여 이루어짐을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  8. 서브스트레이트 준비 단계;
    상기 서브스트레이트의 표면에 에피텍셜층을 증착하는 에피텍셜층 형성 단계;
    상기 에피텍셜층의 표면으로부터 상기 서브스트레이트에까지 도핑 영역을 형성하는 도핑 영역 형성 단계;
    상기 도핑 영역의 둘레인 동시에 상기 에피텍셜층의 표면에 절연막을 형성하는 절연막 형성 단계; 및,
    상기 절연막을 통해 노출된 도핑 영역의 표면에 전극을 형성하는 전극 형성 단계를 포함하고,
    상기 서브스트레이트 준비 단계는 상기 서브스트레이트로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 N+형인 것을 준비하고, 상기 도핑 영역 형성 단계는 상기 도핑 영역으로서 상기 에피텍셜층에 비하여 상대적으로 고농도인 P+형으로 형성하여 이루어짐을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  9. 제7항 또는 제8항에 있어서, 상기 에피텍셜층 형성 단계는 상기 에피텍셜층으로서 상기 서브스트레이트 및 상기 도핑 영역에 비하여 상대적으로 저농도인 N형으로 형성하여 이루어짐을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
  10. 제7항 또는 제8항에 있어서, 상기 도핑 영역 형성 단계는 상기 도핑 영역이 상기 서브스트레이트의 표면 아래에 위치하며 상기 서브스트레이트와 접합면을 이루는 하면, 상기 하면에 연결된 동시에 상기 서브스트레이트의 표면 아래에 위치하고 상기 서브스트레이트와 접합면을 이루는 곡면 및 상기 곡면에 연결된 동시에 상기 서브스트레이트의 표면 위에 위치하고 상기 에피텍셜층과 접합을 이루는 측면으로 이루어짐을 특징으로 하는 과도 전압 억제 소자의 제조 방법.
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