TW201330284A - 提升正向電流能力的肖特基二極體 - Google Patents
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Abstract
本發明公開了一種半導體裝置，包括第一半導體層，形成於一半導體襯底之上，具有第二導電類型；陰極接觸區，形成於第一半導體層上，為重摻雜，具有第一導電類型；保護環，形成於第一半導體層上，形成一肖特基視窗，具有第二導電類型，並與一保護環接觸相連，其中保護環與所述第一半導體層的交界處為保護環介面；肖特基二極體金屬接觸，連接到第一半導體層，其與所述第一半導體層交界處為肖特基二極體介面，其中，肖特基二極體介面位於所述肖特基視窗內部，並與保護環隔開；以及電阻模組，耦接於肖特基二極體金屬接觸和保護環之間。此半導體裝置在提升肖特基二極體正向電流的同時，不會犧牲低漏電流特性。
Description
本發明設計半導體裝置領域，更具體地說，本發明涉及一種肖特基二極體。
在積體電路領域中，肖特基二極體相比普通PN結二極體具有諸多優勢，例如正向壓降低，是多子裝置，開關速度快等等。同時，肖特基二極體也需要強化或者提高某些方面的性能表現，比如提高正向電流，降低漏電流，以及提高擊穿電壓等等。
某些時候，為了提升肖特基二極體的某一項性能，會不得不需要犧牲其他一些性能。例如，低漏電流的肖特基二極體往往正向電流性能不佳。第1圖所示為現有技術中典型肖特基二極體100的剖面圖。如圖所示，肖特基二極體100通常包含一個P型保護環結構108用於提高擊穿電壓和降低漏電流。然而，P型保護環108也會帶來一些寄生效應。例如，當一個較大的電流流經肖特基二極體100時，P型保護環108的存在可能會產生嚴重的少子注入效應和PNP電晶體寄生效應，並導致有害的寄生缺陷或發生破壞性故障。因此，低漏電流肖特基二極體的正向電流性能受到了限制。
某些時候，為了提升肖特基二極體的某一項性能，會不得不需要犧牲其他一些性能。例如，低漏電流的肖特基二極體往往正向電流性能不佳。第1圖所示為現有技術中典型肖特基二極體100的剖面圖。如圖所示，肖特基二極體100通常包含一個P型保護環結構108用於提高擊穿電壓和降低漏電流。然而，P型保護環108也會帶來一些寄生效應。例如，當一個較大的電流流經肖特基二極體100時，P型保護環108的存在可能會產生嚴重的少子注入效應和PNP電晶體寄生效應，並導致有害的寄生缺陷或發生破壞性故障。因此，低漏電流肖特基二極體的正向電流性能受到了限制。
為了解決前面描述的一個問題或者多個問題，本發明的一個實施例公開了一種半導體裝置。半導體裝置包括第一半導體層，具有第一導電類型，其中所述第一半導體層形成於一半導體襯底之上，所述半導體襯底具有第二導電類型；陰極接觸區，形成於第一半導體層上，其中所述陰極接觸區為重摻雜，具有第一導電類型；保護環，形成於所述第一半導體層上，形成一肖特基視窗，其中所述保護環與所述第一半導體層的交界處為保護環介面，所述保護環具有第二導電類型，所述保護環與一保護環接觸相連；肖特基二極體金屬接觸，連接到所述第一半導體層，所述肖特基二極體金屬接觸與所述第一半導體層交界處為肖特基二極體介面，其中，所述肖特基二極體介面位於所述肖特基視窗內部，並與所述保護環隔開；以及電阻模組，耦接於所述肖特基二極體金屬接觸和所述保護環之間。
本發明的另一實施例公開了另一種半導體裝置，所述半導體裝置包括陰極端，連接到一半導體層，其中所述半導體層具有第一導電類型；陽極端，連接到一肖特基二極體金屬接觸，其中所述肖特基二極體金屬接觸形成於所述半導體層之上，與所述半導體層交界處為肖特基二極體介面；以及保護環端，連接到一保護環，其中所述保護環具有第二導電類型，所述保護環位於所述半導體層中且包圍所述肖特基二極體介面，所述保護環與所述肖特基二極體介面相互隔離。
本發明的另一實施例公開了一種製作半導體裝置的方法，包括在半導體襯底上製作第一半導體層，所述第一半導體層具有第一導電類型，所述半導體襯底具有第二導電類型；在所述第一半導體層上製作一重摻雜的陰極接觸區，所述陰極接觸區具有第一導電類型；在所述第一半導體層上製作保護環，然後製作保護環接觸並於所述保護環連接，其中所述保護環與所述第一半導體層的交界為保護環介面，所述保護環具有第二導電類型；在所述第一半導體層上製作肖特基二極體金屬接觸，其中所述肖特基二極體金屬接觸與所述第一半導體層交界處為肖特基二極體介面，所述保護環位於肖特基二極體介面的周圍，所述保護環和所述肖特基二極體介面相互隔離；以及耦接一電阻模組到所述肖特基二極體金屬接觸和所述保護環之間。
與現有技術相比，本發明所公開的半導體裝置在提升肖特基二極體正向電流能力的同時，依然能具有低漏電流特性。
本發明的另一實施例公開了另一種半導體裝置，所述半導體裝置包括陰極端，連接到一半導體層，其中所述半導體層具有第一導電類型；陽極端，連接到一肖特基二極體金屬接觸，其中所述肖特基二極體金屬接觸形成於所述半導體層之上，與所述半導體層交界處為肖特基二極體介面；以及保護環端，連接到一保護環，其中所述保護環具有第二導電類型，所述保護環位於所述半導體層中且包圍所述肖特基二極體介面，所述保護環與所述肖特基二極體介面相互隔離。
本發明的另一實施例公開了一種製作半導體裝置的方法，包括在半導體襯底上製作第一半導體層，所述第一半導體層具有第一導電類型，所述半導體襯底具有第二導電類型；在所述第一半導體層上製作一重摻雜的陰極接觸區，所述陰極接觸區具有第一導電類型；在所述第一半導體層上製作保護環，然後製作保護環接觸並於所述保護環連接，其中所述保護環與所述第一半導體層的交界為保護環介面，所述保護環具有第二導電類型；在所述第一半導體層上製作肖特基二極體金屬接觸，其中所述肖特基二極體金屬接觸與所述第一半導體層交界處為肖特基二極體介面，所述保護環位於肖特基二極體介面的周圍，所述保護環和所述肖特基二極體介面相互隔離；以及耦接一電阻模組到所述肖特基二極體金屬接觸和所述保護環之間。
與現有技術相比，本發明所公開的半導體裝置在提升肖特基二極體正向電流能力的同時，依然能具有低漏電流特性。
下面將詳細描述本發明的具體實施例，應當注意，這裏描述的實施例只用於舉例說明，並不用於限制本發明。在以下描述中，為了提供對本發明的透徹理解，闡述了大量特定細節。然而，對於本領域普通技術人員顯而易見的是：不必採用這些特定細節來實行本發明。在其他實例中，為了避免混淆本發明，未具體描述公知的裝置結構、材料或方法。
下述許多細節說明中會提及半導體襯底。此處的“半導體襯底”一詞會在描述製造工藝時出現，包含但不限於：單個積體電路晶片，感測器晶片，分立裝置晶片，和/或其他具有半導體特徵的晶片。本領域內具有一般技術水準的人員同時應當理解，儘管為了說明本發明的特定實施例，下文中描述的半導體材料具有特定的導電類型，但在本發明其他實施例中，這些半導體材料可能具有相反的導電類型。
第2A圖所示為本發明的一個實施例中低漏電流的肖特基二極體20的剖面圖。如第2A圖所示，低漏電流肖特基二極體形成於一個P型半導體襯底201上。N型掩埋層（NBL）202形成於P型半導體襯底201之上。在N型掩埋層之上繼續形成了一層N型外延層作為N阱區203。N型掩埋層202 用於降低寄生體串聯電阻。在某些實施例中，N型掩埋層可能被省略掉。N阱區203通常是輕摻雜的（例如，約1016cm-3）。之後，在N阱區203之上形成肖特基二極體金屬接觸205，這樣就一個肖特基二極體。其中肖特基二極體金屬接觸205作為所述肖特基二極體的陽極。肖特基二極體金屬接觸205與N阱區203的接觸介面定義為肖特基二極體介面2050。另一金屬接觸區作為肖特基二極體的陰極206，連接到一個N+型陰極接觸區207。陰極接觸區207通常為重摻雜（例如1019-1020cm-3），使陰極接觸區207與陰極206的接觸為歐姆接觸。P型保護環208圍繞肖特基二極體介面2050的邊緣，用於至少減輕肖特基二極體介面2050邊緣處的電場畸變。P型保護環208與N阱區203的介面部分2080靠近肖特基二極體介面2050。另一金屬電極作為保護環電極210，與P型保護環208相連。電介質隔離層204將肖特基二極體金屬接觸205，陰極206和保護環電極210互相隔離開。在本發明範圍內，上述金屬電極的材料可能包括PtSi, TiSi2，NiSi，Pt，Ti，Al，Ni或者其他合適的材料。電介質隔離層204的材料可能包括SiO2，Si3N4或者其他合適的材料。所示實施例的其中一個特徵是肖特基二極體金屬接觸205 位於由P型保護環208所形成了一個肖特基視窗之內，因此肖特基二極體介面2050同P型保護環208之間處於隔離狀態。隔離的距離應當被限制在一定範圍內，以使得P型保護環208能夠繼續作用減小畸變電場。在一個實施例中，最小隔離距離是1.4um。本領域具有一般水準的技術人員能夠理解，在其他實施例中，該距離可以由具體的設計規則決定。肖特基二極體20還包含一個電阻模組209，耦接於肖特基二極體介面2050與保護環介面2080之間。在所示實施例中，電阻模組209連接於肖特基二極體金屬接觸205和保護環電極210之間，包括一對並聯的電阻。本領域內具有一般水準的技術人員能夠理解，在其他實施例中，電阻模組209可包含任意數量的電阻，或者被放置於其他合適的位置。此處“電阻”一詞包含各種電阻性元件，例如集成電阻結構，外置分立電阻，寄生電阻結構等等。
第2B圖所示為第2A圖中所示實施例中肖特基二極體20的等效電路示意圖。如第2B圖所示，二極體D1代表在肖特基二極體介面2050形成的一個肖特基二極體。位於P型保護環208和N阱區203交界處的P型保護環介面2080形成了寄生的P-N結二極體D2（肖特基二極體20結構內所有的寄生P-N結二極體組成D2）。電阻Rd1定義為從P型保護環介面2080到肖特基二極體介面2050的路徑電阻，電阻Rd2為電阻模組209的電阻，並聯在肖特基二極體D1的陽極和P-N結二極體D2的陽極之間。
本發明實施例的一個特徵是電阻Rd2的阻值與Rd1匹配。在一個實施例中，Rd1和Rd2的電阻值數量級相同，即，電阻模組209的阻值同從保護環介面2080到肖特基二極體介面2050的路徑電阻Rd2的比值在1/10到10之間。在一個實施例中，Rd1和Rd2的電阻值相同，在另一實施例中，Rd2的電阻值是Rd1的2倍。在又一實施例中，當環境參數變化時，Rd2的電阻值可以跟隨Rd1的變化而變化。
當肖特基二極體D1工作時，電阻Rd2為P-N結寄生二極體D2的鎮流電阻。一旦流過肖特基二極體D1的電流上升，電阻Rd1上的壓降會相應上升。當肖特基二極體D（與Rd1）上的壓降同P-N結寄生二極體D2（與Rd2）上的壓降相近時，P-N結寄生二極體D2開始將少子注入陰極。然而，由於電阻Rd2的鎮流作用，流過P-N結二極體D2上的電流有限，這樣就至少減輕了少子注入和PNP寄生電晶體效應，使得增大肖特基二極體20的正向電流不會再帶來明顯的少子注入效應。在某些情況下，即使依然存在輕微的少子注入，也可以通過增加一個少子收集區（第2A圖未示出）來減弱少子注入效應。因此，依據本發明的實施例，可明顯減弱不希望出現的PNP寄生效應，以及降低有害的閂鎖效應的出現幾率。肖特基二極體20可承受較大的正向電流而不犧牲其他性能。
第3A圖所示為根據本發明一實施例的低漏電流肖特基二極體30的版圖示意圖。如第3A圖所示，肖特基二極體30位於單個晶片上。肖特基二極體金屬接觸205生長於第一N阱區203A之上，形成了一個肖特基二極體。P型保護環208圍出了一個或多個肖特基視窗，並與肖特基金屬接觸205相互隔開。N+型陰極區207為方框形，圍繞著P型保護環208。在圖示實施例中，肖特基二極體30還包含一個可選的P型少子收集區319，位於P型保護環208和N+陰極區207之間，用於進一步減弱少子注入效應。
P型少子收集區319環繞N+型陰極區207，通過收集少子，來阻擋少子注入，使得總的少子注入量降低到最小。在一個實施例中，P型少子收集區319可能與P型保護環的摻雜濃度相同。在其他實施例中，少子收集區可能被省略掉。第3A圖所示的半透明區域包含一陰極金屬區317，覆蓋在N+陰極區207的三邊之上。在其他實施例中，陰極金屬區317可能具有其他形狀。陰極金屬區317同時連接到少子收集區319。因此陰極區207短接到少子收集區319。陰極接觸316沿著陰極金屬區317排列。
如第3A圖所示，集成電阻309對應於第2A圖中所示的電阻模組209。集成電阻309為N阱擴散型集成電阻，包含三個電阻接觸311。每個電阻接觸311連接到一個N+型接觸區310，以形成歐姆接觸。N+型接觸區310形成於一個第二N阱區203B之上。集成電阻309的電阻阻值取決於相鄰的兩個N+型接觸區距離和第二N阱區203B的電阻率。在圖示實施例中，集成電阻309為一個形成於第二N阱區203B的N阱電阻。P阱區320包圍著第二N阱區203B，將第二N阱區203B與第一N阱區203A隔離開來。第3A圖所示的半透明部分還包括第一金屬接線313和第二金屬接線314。第一金屬接線313的一端連接到肖特基二極體金屬接觸205，另一端連接到電阻接觸311的其中一個，該接觸位於正中位置。因此第一金屬接線313 在集成電阻309和肖特基二極體金屬接觸205之間建立了電連接。另一方面，第二金屬接線314的一端連接到P型保護環接觸區318，另一端連接到三個電阻接觸311中的另外兩個，即第二金屬接線314在集成電阻309和P型保護環208之間建立了電連接。這樣，集成電阻309所包含的兩個並聯電阻就串接在了肖特基二極體金屬接觸205和P型保護環208之間。位於正中位置的一個電阻接觸311還同時作為低漏電流肖特基二極體的陽極。本領域內具有一般水準的技術人員能夠理解，在其他實施例中，集成電阻309可能為其他種類的集成電阻，例如多晶矽電阻，離子注入型電阻，薄膜電阻，外延片電阻等等，或者具有相反的導電類型。
在其他實施例中，電阻接觸311的數量，排布和連接安排可能不同於上述實施例。同時，儘管第3A圖所示的電阻接觸311，肖特基二極體金屬接觸205，陰極接觸316和保護環接觸318均為方形，在其他實施例中，這些接觸可能具有其他形狀，例如長條形接觸。
第3B圖所示為本發明一個實施例中，低漏電流肖特基二極體30沿第3A圖中剖面線A的剖面圖。如第3B圖所示，半導體襯底201，N+型掩埋層202，N阱區203和陰極接觸區207同第2A圖中所示相同。電介質隔離層204將各個接觸分隔開來。肖特基二極體介面2050被P型保護環208所環繞。在圖示實施例中，低漏電流肖特基二極體30還包含一個可選的重摻雜N+區307，一端與N+陰極接觸區207相連，並伸入到N阱203中。重摻雜N+區307的另一端與N+型掩埋層202相連。重摻雜N+區307的一個功能能特徵是降低陰極區串聯電阻。陰極接觸316同N+陰極接觸區207，以及可選的少子接觸區319相連，形成歐姆接觸。陰極金屬區317形成於陰極接觸316之上。陰極接觸316和陰極金屬區317一起組成陰極206。
繼續如第3B圖所示，集成電阻309包含第二N阱區203B，N+擴散區310和電阻接觸311。在所示實施例中，集成電阻是一個N阱擴散型電阻。P阱區320和P型襯底201一起包圍集成電阻309。因此集成電阻309同第一N阱區203A隔離開來。電阻接觸311連接在N+區310和第一金屬接線313的一端之間。第一金屬接線313的另一端連接肖特基二極體金屬接觸205。本領域內具有一般水準的技術人員能夠理解，集成電阻309與第一N阱區203A之間的距離取決於具體的設計規則。在其他實施例中，其他積體電路元件可能被安置在N+型陰極接觸區207與集成電阻309之間。
第4A圖所示為根據本發明另一實施例的低漏電流肖特基二極體40的版圖示意圖。在所示實施例中，肖特基二極體40包含肖特基二極體晶片401和一個分立電阻409。分立電阻409對應圖2中的電阻模組209，位於肖特基二極體晶片401之外。同第3A圖所示的實施例相似，肖特基二極體晶片401包含三種類型的金屬接線，包括第一金屬接線413，陰極金屬區317和第二金屬接線414。這些金屬接線伸出肖特基二極體晶片401。陽極端頭415通過第一金屬接線413連接到肖特基二極體金屬接觸205。陰極端頭416通過陰極金屬區317連接到陰極接觸316。保護環端頭418通過第二金屬接線414連接到保護環接觸318。分立電阻409連接到陽極端頭415和保護環端頭418之間。
本領域內具有一般水準的技術人員能夠理解，上述實施例中所示的端頭可能包括各種連接元裝置，例如導線，金屬層，引線框，引腳或者其他合適的元件。本領域內具有一般水準的技術人員還能夠理解，儘管第4A圖所示的分立電阻409為一個單個的分立電阻裝置，但是在其他實施例中，分立電阻409可能包含有變阻器，或者多個分立電阻裝置，使得分立電阻409的阻值能夠根據不同的應用場合而變化。分立電阻409可能形成於一個半導體襯底上，或者使用其他材料例如金屬或金屬氧化物來製作。
第4B圖所示為本發明一個實施例中，低漏電流肖特基二極體晶片401沿第4A圖中剖面線B的剖面圖。同第3A圖中所示的實施例相似，保護環208同肖特基二極體金屬接觸205隔離開來。
第4C圖為本發明另外一個實施例中，另一肖特基二極體晶片402的剖面圖。與第4B圖中所示的肖特基二極體晶片401相比，可選的少子收集區319和重摻雜N+區307在肖特基二極體晶片402中被省略掉。
第5A圖所示為根據本發明又一實施例的低漏電流肖特基二極體50的版圖示意圖。肖特基二極體50的一個特徵是其中至少包含一個寄生電阻結構作為電阻模組209。如第5A圖所示，一個P型阱區509位於N型阱203中，部分包圍P型保護環208的外側。P型阱區509與可選的少子收集區319相互隔離開。P+型保護環歐姆接觸區508形成於P型阱區509中。在所示實施例中，P+型保護環歐姆接觸區508靠近P阱區509的邊緣，保護環接觸318形成於P+型保護環歐姆接觸區509中來實現歐姆接觸。這樣就得到了一個寄生的P阱型電阻作為電阻模組209。第5A圖中位於中心位置的半透明區域為金屬區512。金屬區512在保護環接觸318和肖特基二極體金屬接觸518之間建立了電連接，並作為肖特基二極體50的陽極。P阱區509為輕摻雜（例如與N阱區203的摻雜濃度相同），具有較高的電阻率。因此P阱區509連接在P型保護環208的邊緣和肖特基二極體陽極之間，在作為寄生電阻實現電阻模組209功能的同時也避免了影響P型保護環208的功能。
第5B圖所示為本發明一個實施例中，低漏電流肖特基二極體50沿第5A圖中剖面線C的剖面圖。如第5B圖所示，P阱區509毗連並包圍著P+歐姆接觸區508和P型保護環208的週邊部分。保護環接觸318與P+歐姆接觸區508相連，並通過金屬區512與肖特基金屬接觸205連接。P阱區509並不照顧直接接觸P型保護環介面2080或者P型保護環208的中間部分。在其他實施例中，P阱區509可能有其他合適的結深和摻雜濃度，或者寄生P阱電阻可能具有可調製的電阻率。本領域內一般水準的技術人員能夠理解，儘管在所示實施例中，寄生電阻結構為一個寄生P阱電阻，在其他實施例中，其他合適的寄生電阻結構也可能被用作電阻模組209。本領域內一般水準的技術人員還應理解，在某些實施例中，除寄生電阻結構外，還可能有其他類型的電阻結構同時被用作電阻模組209，例如上文所述的集成電阻以及分立電阻等等。
本發明的一些實施例還披露了一種用於製造如第2A圖-第5B圖所示的肖特基二極體的方法。在一個實施例中，所述方法包括：在P型襯底上形成N型外延層；在N型外延層上形成N+型陰極接觸區；在N型外延層中形成保護環，在保護環上形成保護環接觸，其中保護環與保護環接觸相連，保護環為P型，與N型外延層交界處具有一保護環介面；在N型外延層上形成肖特基二極體金屬接觸，其中N型外延層於肖特基二極體金屬接觸交界處為肖特基二極體介面，保護環位於肖特基二極體介面周圍，與肖特基二極體金屬接觸隔離開；形成一電阻模組，其中電阻模組耦接在肖特基二極體金屬接觸與P型保護環之間。
在某些實施例中，所述方法還包括在陰極接觸區內側形成一個少子收集區，該少子收集區為P型，毗連陰極接觸區，與保護環隔離開。
在某些實施例中，形成電阻模組進一步包含形成一集成電阻。在一個實施例中，形成集成電阻包含形成一N型電阻，其中包含，在N型外延上形成一個N型接觸區；在N型接觸區上形成三個電阻接觸。然後進一步形成一個第一金屬連線用於將位於正中的電阻接觸和肖特基二極體金屬接觸相連接，和一個第二金屬連線用於將另外兩個電阻接觸和保護環接觸相連接。
在另外一些實施例中，形成電阻模組進一步包含將一個分立電阻耦接在肖特基二極體金屬接觸和保護環之間。該分立電阻具有一個第一端和一個第二端。在一個實施例中，所述方法進一步包含將該分立電阻的第一端和肖特基二極體金屬接觸相連，和將該分立電阻的第二段同保護環接觸相連，其中上述連接可能通過導線，金屬連線，引線框，引腳和或其他合適的傳導媒介實現。
在又一些實施例中，形成電阻模組可能包含形成一寄生電阻。在一個實施例中，形成寄生電阻包含形成一個輕摻雜P阱區包圍P型保護環的外側，以及再形成一個P+型歐姆接觸區位於輕摻雜P型阱區內。其中保護環接觸形成於P+型歐姆接觸區之上，P型阱區將P型保護環和P+型歐姆接觸區隔開。這樣，有效的電阻模組為從P+歐姆接觸區邊緣到P型保護環外側的P阱區路徑電阻。
儘管上述實施例中所提及的裝置結構或部分的導電類型具有N型或P型的限度，然而在其他實施例中，相應裝置結構或部分可能具有相反的導電類型。
需要聲明的是，上述發明內容及具體實施方式意在證明本發明所提供技術方案的實際應用，不應解釋為對本發明保護範圍的限定。本領域技術人員在本發明的精神和原理內，當可作各種修改、等同替換、或改進。本發明的保護範圍以所附申請專利範圍為準。
下述許多細節說明中會提及半導體襯底。此處的“半導體襯底”一詞會在描述製造工藝時出現，包含但不限於：單個積體電路晶片，感測器晶片，分立裝置晶片，和/或其他具有半導體特徵的晶片。本領域內具有一般技術水準的人員同時應當理解，儘管為了說明本發明的特定實施例，下文中描述的半導體材料具有特定的導電類型，但在本發明其他實施例中，這些半導體材料可能具有相反的導電類型。
第2A圖所示為本發明的一個實施例中低漏電流的肖特基二極體20的剖面圖。如第2A圖所示，低漏電流肖特基二極體形成於一個P型半導體襯底201上。N型掩埋層（NBL）202形成於P型半導體襯底201之上。在N型掩埋層之上繼續形成了一層N型外延層作為N阱區203。N型掩埋層202 用於降低寄生體串聯電阻。在某些實施例中，N型掩埋層可能被省略掉。N阱區203通常是輕摻雜的（例如，約1016cm-3）。之後，在N阱區203之上形成肖特基二極體金屬接觸205，這樣就一個肖特基二極體。其中肖特基二極體金屬接觸205作為所述肖特基二極體的陽極。肖特基二極體金屬接觸205與N阱區203的接觸介面定義為肖特基二極體介面2050。另一金屬接觸區作為肖特基二極體的陰極206，連接到一個N+型陰極接觸區207。陰極接觸區207通常為重摻雜（例如1019-1020cm-3），使陰極接觸區207與陰極206的接觸為歐姆接觸。P型保護環208圍繞肖特基二極體介面2050的邊緣，用於至少減輕肖特基二極體介面2050邊緣處的電場畸變。P型保護環208與N阱區203的介面部分2080靠近肖特基二極體介面2050。另一金屬電極作為保護環電極210，與P型保護環208相連。電介質隔離層204將肖特基二極體金屬接觸205，陰極206和保護環電極210互相隔離開。在本發明範圍內，上述金屬電極的材料可能包括PtSi, TiSi2，NiSi，Pt，Ti，Al，Ni或者其他合適的材料。電介質隔離層204的材料可能包括SiO2，Si3N4或者其他合適的材料。所示實施例的其中一個特徵是肖特基二極體金屬接觸205 位於由P型保護環208所形成了一個肖特基視窗之內，因此肖特基二極體介面2050同P型保護環208之間處於隔離狀態。隔離的距離應當被限制在一定範圍內，以使得P型保護環208能夠繼續作用減小畸變電場。在一個實施例中，最小隔離距離是1.4um。本領域具有一般水準的技術人員能夠理解，在其他實施例中，該距離可以由具體的設計規則決定。肖特基二極體20還包含一個電阻模組209，耦接於肖特基二極體介面2050與保護環介面2080之間。在所示實施例中，電阻模組209連接於肖特基二極體金屬接觸205和保護環電極210之間，包括一對並聯的電阻。本領域內具有一般水準的技術人員能夠理解，在其他實施例中，電阻模組209可包含任意數量的電阻，或者被放置於其他合適的位置。此處“電阻”一詞包含各種電阻性元件，例如集成電阻結構，外置分立電阻，寄生電阻結構等等。
第2B圖所示為第2A圖中所示實施例中肖特基二極體20的等效電路示意圖。如第2B圖所示，二極體D1代表在肖特基二極體介面2050形成的一個肖特基二極體。位於P型保護環208和N阱區203交界處的P型保護環介面2080形成了寄生的P-N結二極體D2（肖特基二極體20結構內所有的寄生P-N結二極體組成D2）。電阻Rd1定義為從P型保護環介面2080到肖特基二極體介面2050的路徑電阻，電阻Rd2為電阻模組209的電阻，並聯在肖特基二極體D1的陽極和P-N結二極體D2的陽極之間。
本發明實施例的一個特徵是電阻Rd2的阻值與Rd1匹配。在一個實施例中，Rd1和Rd2的電阻值數量級相同，即，電阻模組209的阻值同從保護環介面2080到肖特基二極體介面2050的路徑電阻Rd2的比值在1/10到10之間。在一個實施例中，Rd1和Rd2的電阻值相同，在另一實施例中，Rd2的電阻值是Rd1的2倍。在又一實施例中，當環境參數變化時，Rd2的電阻值可以跟隨Rd1的變化而變化。
當肖特基二極體D1工作時，電阻Rd2為P-N結寄生二極體D2的鎮流電阻。一旦流過肖特基二極體D1的電流上升，電阻Rd1上的壓降會相應上升。當肖特基二極體D（與Rd1）上的壓降同P-N結寄生二極體D2（與Rd2）上的壓降相近時，P-N結寄生二極體D2開始將少子注入陰極。然而，由於電阻Rd2的鎮流作用，流過P-N結二極體D2上的電流有限，這樣就至少減輕了少子注入和PNP寄生電晶體效應，使得增大肖特基二極體20的正向電流不會再帶來明顯的少子注入效應。在某些情況下，即使依然存在輕微的少子注入，也可以通過增加一個少子收集區（第2A圖未示出）來減弱少子注入效應。因此，依據本發明的實施例，可明顯減弱不希望出現的PNP寄生效應，以及降低有害的閂鎖效應的出現幾率。肖特基二極體20可承受較大的正向電流而不犧牲其他性能。
第3A圖所示為根據本發明一實施例的低漏電流肖特基二極體30的版圖示意圖。如第3A圖所示，肖特基二極體30位於單個晶片上。肖特基二極體金屬接觸205生長於第一N阱區203A之上，形成了一個肖特基二極體。P型保護環208圍出了一個或多個肖特基視窗，並與肖特基金屬接觸205相互隔開。N+型陰極區207為方框形，圍繞著P型保護環208。在圖示實施例中，肖特基二極體30還包含一個可選的P型少子收集區319，位於P型保護環208和N+陰極區207之間，用於進一步減弱少子注入效應。
P型少子收集區319環繞N+型陰極區207，通過收集少子，來阻擋少子注入，使得總的少子注入量降低到最小。在一個實施例中，P型少子收集區319可能與P型保護環的摻雜濃度相同。在其他實施例中，少子收集區可能被省略掉。第3A圖所示的半透明區域包含一陰極金屬區317，覆蓋在N+陰極區207的三邊之上。在其他實施例中，陰極金屬區317可能具有其他形狀。陰極金屬區317同時連接到少子收集區319。因此陰極區207短接到少子收集區319。陰極接觸316沿著陰極金屬區317排列。
如第3A圖所示，集成電阻309對應於第2A圖中所示的電阻模組209。集成電阻309為N阱擴散型集成電阻，包含三個電阻接觸311。每個電阻接觸311連接到一個N+型接觸區310，以形成歐姆接觸。N+型接觸區310形成於一個第二N阱區203B之上。集成電阻309的電阻阻值取決於相鄰的兩個N+型接觸區距離和第二N阱區203B的電阻率。在圖示實施例中，集成電阻309為一個形成於第二N阱區203B的N阱電阻。P阱區320包圍著第二N阱區203B，將第二N阱區203B與第一N阱區203A隔離開來。第3A圖所示的半透明部分還包括第一金屬接線313和第二金屬接線314。第一金屬接線313的一端連接到肖特基二極體金屬接觸205，另一端連接到電阻接觸311的其中一個，該接觸位於正中位置。因此第一金屬接線313 在集成電阻309和肖特基二極體金屬接觸205之間建立了電連接。另一方面，第二金屬接線314的一端連接到P型保護環接觸區318，另一端連接到三個電阻接觸311中的另外兩個，即第二金屬接線314在集成電阻309和P型保護環208之間建立了電連接。這樣，集成電阻309所包含的兩個並聯電阻就串接在了肖特基二極體金屬接觸205和P型保護環208之間。位於正中位置的一個電阻接觸311還同時作為低漏電流肖特基二極體的陽極。本領域內具有一般水準的技術人員能夠理解，在其他實施例中，集成電阻309可能為其他種類的集成電阻，例如多晶矽電阻，離子注入型電阻，薄膜電阻，外延片電阻等等，或者具有相反的導電類型。
在其他實施例中，電阻接觸311的數量，排布和連接安排可能不同於上述實施例。同時，儘管第3A圖所示的電阻接觸311，肖特基二極體金屬接觸205，陰極接觸316和保護環接觸318均為方形，在其他實施例中，這些接觸可能具有其他形狀，例如長條形接觸。
第3B圖所示為本發明一個實施例中，低漏電流肖特基二極體30沿第3A圖中剖面線A的剖面圖。如第3B圖所示，半導體襯底201，N+型掩埋層202，N阱區203和陰極接觸區207同第2A圖中所示相同。電介質隔離層204將各個接觸分隔開來。肖特基二極體介面2050被P型保護環208所環繞。在圖示實施例中，低漏電流肖特基二極體30還包含一個可選的重摻雜N+區307，一端與N+陰極接觸區207相連，並伸入到N阱203中。重摻雜N+區307的另一端與N+型掩埋層202相連。重摻雜N+區307的一個功能能特徵是降低陰極區串聯電阻。陰極接觸316同N+陰極接觸區207，以及可選的少子接觸區319相連，形成歐姆接觸。陰極金屬區317形成於陰極接觸316之上。陰極接觸316和陰極金屬區317一起組成陰極206。
繼續如第3B圖所示，集成電阻309包含第二N阱區203B，N+擴散區310和電阻接觸311。在所示實施例中，集成電阻是一個N阱擴散型電阻。P阱區320和P型襯底201一起包圍集成電阻309。因此集成電阻309同第一N阱區203A隔離開來。電阻接觸311連接在N+區310和第一金屬接線313的一端之間。第一金屬接線313的另一端連接肖特基二極體金屬接觸205。本領域內具有一般水準的技術人員能夠理解，集成電阻309與第一N阱區203A之間的距離取決於具體的設計規則。在其他實施例中，其他積體電路元件可能被安置在N+型陰極接觸區207與集成電阻309之間。
第4A圖所示為根據本發明另一實施例的低漏電流肖特基二極體40的版圖示意圖。在所示實施例中，肖特基二極體40包含肖特基二極體晶片401和一個分立電阻409。分立電阻409對應圖2中的電阻模組209，位於肖特基二極體晶片401之外。同第3A圖所示的實施例相似，肖特基二極體晶片401包含三種類型的金屬接線，包括第一金屬接線413，陰極金屬區317和第二金屬接線414。這些金屬接線伸出肖特基二極體晶片401。陽極端頭415通過第一金屬接線413連接到肖特基二極體金屬接觸205。陰極端頭416通過陰極金屬區317連接到陰極接觸316。保護環端頭418通過第二金屬接線414連接到保護環接觸318。分立電阻409連接到陽極端頭415和保護環端頭418之間。
本領域內具有一般水準的技術人員能夠理解，上述實施例中所示的端頭可能包括各種連接元裝置，例如導線，金屬層，引線框，引腳或者其他合適的元件。本領域內具有一般水準的技術人員還能夠理解，儘管第4A圖所示的分立電阻409為一個單個的分立電阻裝置，但是在其他實施例中，分立電阻409可能包含有變阻器，或者多個分立電阻裝置，使得分立電阻409的阻值能夠根據不同的應用場合而變化。分立電阻409可能形成於一個半導體襯底上，或者使用其他材料例如金屬或金屬氧化物來製作。
第4B圖所示為本發明一個實施例中，低漏電流肖特基二極體晶片401沿第4A圖中剖面線B的剖面圖。同第3A圖中所示的實施例相似，保護環208同肖特基二極體金屬接觸205隔離開來。
第4C圖為本發明另外一個實施例中，另一肖特基二極體晶片402的剖面圖。與第4B圖中所示的肖特基二極體晶片401相比，可選的少子收集區319和重摻雜N+區307在肖特基二極體晶片402中被省略掉。
第5A圖所示為根據本發明又一實施例的低漏電流肖特基二極體50的版圖示意圖。肖特基二極體50的一個特徵是其中至少包含一個寄生電阻結構作為電阻模組209。如第5A圖所示，一個P型阱區509位於N型阱203中，部分包圍P型保護環208的外側。P型阱區509與可選的少子收集區319相互隔離開。P+型保護環歐姆接觸區508形成於P型阱區509中。在所示實施例中，P+型保護環歐姆接觸區508靠近P阱區509的邊緣，保護環接觸318形成於P+型保護環歐姆接觸區509中來實現歐姆接觸。這樣就得到了一個寄生的P阱型電阻作為電阻模組209。第5A圖中位於中心位置的半透明區域為金屬區512。金屬區512在保護環接觸318和肖特基二極體金屬接觸518之間建立了電連接，並作為肖特基二極體50的陽極。P阱區509為輕摻雜（例如與N阱區203的摻雜濃度相同），具有較高的電阻率。因此P阱區509連接在P型保護環208的邊緣和肖特基二極體陽極之間，在作為寄生電阻實現電阻模組209功能的同時也避免了影響P型保護環208的功能。
第5B圖所示為本發明一個實施例中，低漏電流肖特基二極體50沿第5A圖中剖面線C的剖面圖。如第5B圖所示，P阱區509毗連並包圍著P+歐姆接觸區508和P型保護環208的週邊部分。保護環接觸318與P+歐姆接觸區508相連，並通過金屬區512與肖特基金屬接觸205連接。P阱區509並不照顧直接接觸P型保護環介面2080或者P型保護環208的中間部分。在其他實施例中，P阱區509可能有其他合適的結深和摻雜濃度，或者寄生P阱電阻可能具有可調製的電阻率。本領域內一般水準的技術人員能夠理解，儘管在所示實施例中，寄生電阻結構為一個寄生P阱電阻，在其他實施例中，其他合適的寄生電阻結構也可能被用作電阻模組209。本領域內一般水準的技術人員還應理解，在某些實施例中，除寄生電阻結構外，還可能有其他類型的電阻結構同時被用作電阻模組209，例如上文所述的集成電阻以及分立電阻等等。
本發明的一些實施例還披露了一種用於製造如第2A圖-第5B圖所示的肖特基二極體的方法。在一個實施例中，所述方法包括：在P型襯底上形成N型外延層；在N型外延層上形成N+型陰極接觸區；在N型外延層中形成保護環，在保護環上形成保護環接觸，其中保護環與保護環接觸相連，保護環為P型，與N型外延層交界處具有一保護環介面；在N型外延層上形成肖特基二極體金屬接觸，其中N型外延層於肖特基二極體金屬接觸交界處為肖特基二極體介面，保護環位於肖特基二極體介面周圍，與肖特基二極體金屬接觸隔離開；形成一電阻模組，其中電阻模組耦接在肖特基二極體金屬接觸與P型保護環之間。
在某些實施例中，所述方法還包括在陰極接觸區內側形成一個少子收集區，該少子收集區為P型，毗連陰極接觸區，與保護環隔離開。
在某些實施例中，形成電阻模組進一步包含形成一集成電阻。在一個實施例中，形成集成電阻包含形成一N型電阻，其中包含，在N型外延上形成一個N型接觸區；在N型接觸區上形成三個電阻接觸。然後進一步形成一個第一金屬連線用於將位於正中的電阻接觸和肖特基二極體金屬接觸相連接，和一個第二金屬連線用於將另外兩個電阻接觸和保護環接觸相連接。
在另外一些實施例中，形成電阻模組進一步包含將一個分立電阻耦接在肖特基二極體金屬接觸和保護環之間。該分立電阻具有一個第一端和一個第二端。在一個實施例中，所述方法進一步包含將該分立電阻的第一端和肖特基二極體金屬接觸相連，和將該分立電阻的第二段同保護環接觸相連，其中上述連接可能通過導線，金屬連線，引線框，引腳和或其他合適的傳導媒介實現。
在又一些實施例中，形成電阻模組可能包含形成一寄生電阻。在一個實施例中，形成寄生電阻包含形成一個輕摻雜P阱區包圍P型保護環的外側，以及再形成一個P+型歐姆接觸區位於輕摻雜P型阱區內。其中保護環接觸形成於P+型歐姆接觸區之上，P型阱區將P型保護環和P+型歐姆接觸區隔開。這樣，有效的電阻模組為從P+歐姆接觸區邊緣到P型保護環外側的P阱區路徑電阻。
儘管上述實施例中所提及的裝置結構或部分的導電類型具有N型或P型的限度，然而在其他實施例中，相應裝置結構或部分可能具有相反的導電類型。
需要聲明的是，上述發明內容及具體實施方式意在證明本發明所提供技術方案的實際應用，不應解釋為對本發明保護範圍的限定。本領域技術人員在本發明的精神和原理內，當可作各種修改、等同替換、或改進。本發明的保護範圍以所附申請專利範圍為準。
20，100，D1．．．肖特基二極體
30，40，50．．．低漏電流肖特基二極體
108．．．P型保護環結構
201．．．P型半導體襯底
202．．．N型掩埋層
203．．．N阱區
203A．．．第一N阱區
203B．．．第二N阱區
204．．．電介質隔離層
205．．．肖特基二極體金屬接觸
206．．．陰極
207．．．N+陰極接觸區
208．．．P型保護環
209．．．電阻模組
210．．．保護環電極
307．．．重摻雜N+區
309．．．集成電阻
310．．．N+型接觸區
311．．．電阻接觸
313，413．．．第一金屬接線
314，414．．．第二金屬接線
316．．．陰極接觸
317．．．陰極金屬區
318．．．保護環接觸
319．．．P型少子收集區
320，509．．．P阱區
401，402．．．低漏電流肖特基二極體晶片
409．．．分立電阻
415．．．陽極端頭
416．．．陰極端頭
418．．．保護環端頭
508．．．P+歐姆接觸區
512．．．金屬區
2050．．．肖特基二極體介面
2080．．．保護環介面
D2．．．P-N結二極體
Rd1，Rd2．．．電阻
A，B，C．．．剖面線
下列附圖涉及有關本發明非限制性和非窮舉性的實施例的描述。除非另有說明，否則同樣的數位和符號在整個附圖中代表同樣或相似的部分。實施例中的尺寸比例可不同於附圖所示比例。另外，實施例中的尺寸可能不同於圖中所示相關部分尺寸。為更好地理解本發明，下述細節描述以及附圖將被提供以作為參考。
第1圖所示為現有技術中典型肖特基二極體100的剖面圖。
第2A圖所示為本發明的一個實施例中低漏電流的肖特基二極體20的剖面圖。
第2B圖所示為第2A圖中所示實施例中肖特基二極體20的等效電路示意圖。
第3A圖所示為根據本發明一實施例的低漏電流肖特基二極體30的版圖示意圖。
第3B圖所示為本發明一個實施例中，低漏電流肖特基二極體30沿第3A圖中剖面線A的剖面圖。
第4A圖所示為根據本發明另一實施例的低漏電流肖特基二極體40的版圖示意圖。
第4B圖所示為本發明一個實施例中，低漏電流肖特基二極體晶片401沿第4A圖中剖面線B的剖面圖。
第4C圖為本發明另外一個實施例中，另一肖特基二極體晶片402的剖面圖。
第5A圖所示為根據本發明又一實施例的低漏電流肖特基二極體50的版圖示意圖。
第5B圖所示為本發明一個實施例中，低漏電流肖特基二極體50沿第5A圖中剖面線C的剖面圖。
第1圖所示為現有技術中典型肖特基二極體100的剖面圖。
第2A圖所示為本發明的一個實施例中低漏電流的肖特基二極體20的剖面圖。
第2B圖所示為第2A圖中所示實施例中肖特基二極體20的等效電路示意圖。
第3A圖所示為根據本發明一實施例的低漏電流肖特基二極體30的版圖示意圖。
第3B圖所示為本發明一個實施例中，低漏電流肖特基二極體30沿第3A圖中剖面線A的剖面圖。
第4A圖所示為根據本發明另一實施例的低漏電流肖特基二極體40的版圖示意圖。
第4B圖所示為本發明一個實施例中，低漏電流肖特基二極體晶片401沿第4A圖中剖面線B的剖面圖。
第4C圖為本發明另外一個實施例中，另一肖特基二極體晶片402的剖面圖。
第5A圖所示為根據本發明又一實施例的低漏電流肖特基二極體50的版圖示意圖。
第5B圖所示為本發明一個實施例中，低漏電流肖特基二極體50沿第5A圖中剖面線C的剖面圖。
20．．．肖特基二極體
201．．．P型半導體襯底
202．．．N型掩埋層
203．．．N阱區
204．．．電介質隔離層
205．．．肖特基二極體金屬接觸
206．．．陰極
207．．．N+陰極接觸區
208．．．P型保護環
209．．．電阻模組
210．．．保護環電極
2050．．．肖特基二極體介面
2080．．．保護環介面
Claims (15)
- 一種半導體裝置，包含：
第一半導體層，具有第一導電類型，其中所述第一半導體層形成於一半導體襯底之上，所述半導體襯底具有第二導電類型；
陰極接觸區，形成於第一半導體層上，其中所述陰極接觸區為重摻雜，具有第一導電類型；
保護環，形成於所述第一半導體層上，形成一肖特基視窗，其中所述保護環與所述第一半導體層的交界處為保護環介面，所述保護環具有第二導電類型，所述保護環與一保護環接觸相連；
肖特基二極體金屬接觸，連接到所述第一半導體層，所述肖特基二極體金屬接觸與所述第一半導體層交界處為肖特基二極體介面，其中，所述肖特基二極體介面位於所述肖特基視窗內部，並與所述保護環隔開；以及
電阻模組，耦接於所述肖特基二極體金屬接觸和所述保護環之間。 - 如申請專利範圍第1項所述半導體裝置，進一步包含一個少子收集區，所述少子收集區形成於所述保護環的四周，與所述保護環隔離開，其中所述少子收集區連接到所述陰極接觸區，且所述少子收集區具有第二導電類型。
- 如申請專利範圍第1項所述之半導體裝置，其中所述肖特基二極體介面與所述保護環的最小間距為1.4um。
- 如申請專利範圍第1項所述之半導體裝置，其中所述電阻模組的電阻值與從所述保護環介面到所述肖特基二極體介面的路徑電阻值之比為0.1-10。
- 如申請專利範圍第1項所述之半導體裝置，其中所述電阻模組包含集成電阻。
- 如申請專利範圍第5項所述之半導體裝置，其中所述集成電阻為一個擴散電阻。
- 如申請專利範圍第6項所述之半導體裝置，其中所述擴散電阻進一步包含一個擴散區和三個排成一行的電阻接觸，其中位於中間位置的所述電阻接觸通過一第一金屬連線連接到所述肖特基二極體金屬接觸，其他兩個所述電阻接觸通過一第二金屬連線連接到所述保護環接觸。
- 如申請專利範圍第1項所述之半導體裝置，其中所述電阻模組進一步包含一個分立電阻，其中所述分立電阻包含第一端和第二端，所述第一端連接到肖特基二極體金屬接觸，所述第二端連接到所述保護環接觸。
- 如申請專利範圍第1項所述之半導體裝置，其中所述電阻模組進一步包含一個寄生電阻，其中所述寄生電阻包含一個具有第二導電類型的輕摻雜區和一個具有第二導電類型的重摻雜保護環接觸區，所述輕摻雜區包圍所述保護環的外側，所述重摻雜保護環接觸區位於所述輕摻雜區內並與所述保護環隔離開。
- 一種半導體裝置，包含：
陰極端，連接到一半導體層，其中所述半導體層具有第一導電類型；
陽極端，連接到一肖特基二極體金屬接觸，其中所述肖特基二極體金屬接觸形成於所述半導體層之上，與所述半導體層交界處為肖特基二極體介面；以及
保護環端，連接到一保護環，其中所述保護環具有第二導電類型，所述保護環位於所述半導體層中且包圍所述肖特基二極體介面，所述保護環與所述肖特基二極體介面相互隔離。 - 如申請專利範圍第10項所述之半導體裝置，進一步包含一個電阻模組，所述電阻模組耦接於所述陽極端和所述保護環端之間。
- 一種製作半導體裝置的方法，其特徵在於所述方法包含：
在半導體襯底上製作第一半導體層，所述第一半導體層具有第一導電類型，所述半導體襯底具有第二導電類型；
在所述第一半導體層上製作一重摻雜的陰極接觸區，所述陰極接觸區具有第一導電類型；
在所述第一半導體層上製作保護環，然後製作保護環接觸並與所述保護環連接，其中所述保護環具有第二導電類型；
在所述第一半導體層上製作肖特基二極體金屬接觸，其中所述肖特基二極體金屬接觸與所述第一半導體層交界處為肖特基二極體介面，所述保護環位於肖特基二極體介面的周圍且所述保護環和所述肖特基二極體介面相互隔離；以及
耦接一電阻模組到所述肖特基二極體金屬接觸和所述保護環之間。 - 如申請專利範圍第12項所述之製作半導體裝置的方法，其中所述耦接電阻模組包含製作一個集成電阻耦接於所述肖特基二極體金屬接觸和所述保護環之間。
- 如申請專利範圍第12項所述之製作半導體裝置的方法，其中所述耦接電阻模組包含耦接一個分立電阻到所述肖特基二極體金屬接觸和所述保護環之間。
- 如申請專利範圍第12項所述之製作半導體裝置的方法，其中所述耦接電阻模組包含製作寄生電阻耦接於所述肖特基二極體金屬接觸和所述保護環之間，其中所述製作寄生電阻包含：
製作一個輕摻雜阱區，包圍所述保護環並與所述保護環隔離，其中所述輕摻雜阱區具有第二導電類型；以及
在所述輕摻雜阱區內製作一個保護環接觸區，所述保護環接觸製作於所述保護環接觸區上，其中所述輕摻雜阱區將所述保護環與所述保護環接觸隔離開，所述保護環接觸區具有第二導電類型。
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