TW201318141A - 半導體裝置 - Google Patents
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Abstract
本發明係實現確保所期望的崩潰電壓，且可流動較大的放電電流之ESD保護特性良好之ESD保護元件。本發明係藉由以適當的雜質濃度之N+型埋入層2及P+型埋入層3所形成之PN接合二極體35，以及將與P型擴散層連接之P+型埋入層5a作為射極、將N-型磊晶層4作為基極、將P型半導體基板1作為集極之寄生PNP雙極電晶體38來構成ESD保護元件。P+型埋入層3係連接於陽極電極10，P+型擴散層6及與該P+型擴散層6連接且予以圍繞之N+型擴散層7係連接於陰極電極9。在對陰極電極9施加較大的靜電時，PN接合二極體35係產生崩潰，且藉由此時的放電電流I1使N-型磊晶層4的電位下降至比P+型埋入層5a更低，並使寄生PNP雙極電晶體38導通而流動較大之放電電流I2。
Description
本發明係關於一種半導體裝置，尤其關於由ESD保護特性佳之ESD保護元件所構成之半導體裝置。
以往，係提案有組裝有半導體裝置的保護電路以作為ESD對策之各種半導體裝置。例如就典型例而言係如第6圖所示，於輸入輸出端子50及電源線51間連接PN接合二極體(PN junction diode)52，於輸入輸出端子50及接地線53間連接PN接合二極體54，於電源線51及電源線53間連接PN接合二極體55，藉此進行內部電路56之保護。另外，ESD係Electro-Static Discharge之略稱，意指靜電放電。
然而，隨著由於高速化之要求等而造成構成元件的細微化之進展，半導體裝置的靜電破壞耐性會變弱，更適當之ESD保護元件之採用係變得不可或缺。於以下之專利文獻1係揭示有：在內建有作為高耐壓元件之MOS型電晶體(transistor)及作為低耐壓元件之NPN雙極電晶體(bipolar transistor)之BiCMOS型積體電路中，將低耐壓NPN電晶體作為ESD保護元件之技術內容和其問題點及解決方法。
再者，專利文獻2係揭示有在電源線及接地線之間使用將基極/射極(base/emitter)間以電阻連接之NPN雙極電晶體作為ESD保護元件來取代PN接合二極體之技術內
容。專利文獻3係揭示有在將MOS電晶體作為ESD保護元件之情形時，使其驟回電壓(snapback voltage)下降，而改善ESD保護特性之技術內容。
並且，關於驟回電壓雖於後述，惟其係在對輸入輸出端子施加較大之靜電突波(surge)時，將該靜電開始導出至接地線之觸發電壓(trigger voltage)。若保護元件的驟回電壓比被保護元件的驟回電壓更低，則由於使靜電通過保護元件而導出至接地線，故可保護被保護元件免於受到靜電之影響。
專利文獻1：日本特開2006-128293號公報
專利文獻2：日本特開平05-90481號公報
專利文獻3：日本特開平06-177328號公報
如第7圖所示，於專利文獻2係揭示有在與第6圖同樣的構成中，在成為電源線51之最高電位端子與成為接地線53之最低電位端子間施加靜電時的新的ESD保護元件59。以往藉由將N型磊晶(epitaxial)層作為陰極(cathod)，並將P型半導體基板作為陽極(anode)之以虛線所示之寄生PN接合二極體55a，係成為施加於兩端子間之靜電的放電路徑而保護內部電路56。藉由寄生PN接合二極體55a來取代第6圖之PN接合二極體55。
然而，由於因細微化之進展等而導致之靜電的放電路徑之阻抗(impedance)增加等，該寄生PN接合二極體55a未有效地動作，而經由內部電路56之任一者的接合產生靜電的放電路徑，而有造成內部電路56的接合部被破壞之情形。因此，揭示有以新的ESD保護元件59來應對靜電之技術內容，該ESD保護元件59係與該寄生NP接合二極體55a並聯地連接藉由電阻58將基極與射極間予以分流之NPN雙極電晶體57而成者。
當來自靜電之正電壓從電源線51施加於連接在該電源線51之NPN雙極電晶體57的集極，且負電壓從接地線53施加於連接在該接地線53之射極時，係於到達將電阻58連接在該PNP雙極電晶體57的基極/射極間之狀態下之集極/射極間崩潰(breakdown)電壓BVCER以上之電壓時，該NPN雙極電晶體57係產生崩潰。
反過來說，在施加將電源線51作為負極、將接地線53作為正極之靜電時，由於經由前述電阻58而基極/集極間接合為順方向，故被箝制。
因此，電源線51與接電線53之間係藉由新的ESD保護元件59而保護其免於受到靜電之影響，該新的ESD保護元件59係與以往之寄生性地存在之ESD保護PN接合二極體55a並聯，且具有更低的崩潰電壓，並由NPN雙極電晶體57及前述電阻58所構成。靜電的放電路經之一部份係為半導體基板內、一部份係為半導體基板的表面。
然而，於使用在追求更低電壓動作之行動機器等的半
導體裝置中，係需要新的ESD保護元件，該新的ESD保護元件係為在施加靜電時藉由更低的電壓產生崩潰之ESD保護元件，且由於放熱關係而須儘可能將靜電放電路徑形成於半導體基板的內部。
本發明之半導體裝置係包括：第一導電型的半導體基板；第二導電型之磊晶層，係堆積於前述半導體基板上；第二導電型之第一埋入層，係形成於前述半導體基板與前述磊晶層之間，且具有圍繞由前述半導體基板與前述磊晶層所構成之PN接合之開口；第一導電型之第二埋入層，係與前述第一埋入層的周圍區域連接且從前述半導體基板內延伸至前述磊晶層內；第一導電型之第一拉出層，係從前述磊晶層的表面往前述磊晶層內延伸且與前述第2埋入層形成為一體；第一導電型之第二拉出層，係從由前述第二埋入層與前述第一拉出層所圍繞之前述磊晶層的表面往前述磊晶層內延伸；第一導電型之第一擴散層，係形成於包含前述第二拉出層之前述磊晶層的表面；第二導電型之第二擴散層，係與前述第一擴散層連接且圍繞該第一擴散層而形成；以及ESD保護元件，具有連接於前述第一擴散層與前述第二擴散層之陰極電極、及連接於前述第一拉出層之陽極電極；且由以前述第一埋入層及前述第二埋入層所形成之PN接合二極體，以及以前述第二拉出層、前述磊晶層、及前述半導體基板或前述第二埋入層所形成之寄生雙極電晶體所構成。
再者，本發明之半導體裝置係包括：第一導電型的半導體基板；第二導電型之磊晶層，係堆積於前述半導體基板上；第二導電型之第一埋入層，係形成於前述半導體基板與前述磊晶層之間，且具有圍繞由前述半導體基板與前述磊晶層所構成之PN接合之開口；第一導電型之第二埋入層，係與前述第一埋入層的周圍區域連接且從前述半導體基板內延伸至前述磊晶層內；第一導電型之第一拉出層，係從前述磊晶層的表面往前述磊晶層內延伸且與前述第2埋入層形成為一體；第二導電型之第一擴散層，係形成於由前述第二埋入層與前述第一拉出層所圍繞之前述磊晶層的表面；第一導電型之第二拉出層，係連接於前述第一擴散層且圍繞該第一擴散層，並從前述磊晶層的表面往前述磊晶層內延伸；以及ESD保護元件，具有連接於前述第一擴散層與前述第二拉出層之陰極電極、及連接於前述第一拉出層之陽極電極，且由以前述第一埋入層及前述第二埋入層所形成之PN接合二極體，以及以前述第二拉出層、前述磊晶層、及前述半導體基板或前述第二埋入層所形成之寄生雙極電晶體所構成。
依據本發明之半導體裝置，可實現一種半導體裝置，係具有在所期望之耐壓產生崩潰，且可流動較大之放電電流之ESD保護特性優良之ESD保護元件。
針對使用於本實施形態之半導體裝置之ESD保護元件
37的特徵，係依據第1圖、第2圖而於以下進行說明。第1圖(A)係本發明實施形態之ESD保護元件37的平面圖。第1圖(B)係於第1圖(A)的A-A線之剖面圖，且為顯示靜電的放電路徑之示意圖。另外，在第1圖(A)中，第1圖(B)所示之陰極電極9、陽極電極10係省略記載。
第2圖(A)係將本實施形態之ESD保護元件37連接於電源線31及接地線33間之ESD保護電路之電路圖。於電源線31及接地線33之間係連接有內部電路36。從內部電路36係拉出輸入輸出端子30，輸入輸出端子30與電源線31之間係連接有PN接合二極體32，作為ESD保護元件，而輸入輸出端子30與接地線33間係連接有PN接合二極體34，作為ESD保護元件。另外，針對PN接合二極體32、34，亦可將其置換為ESD保護元件37之構成。
如第2圖(A)所示，ESD保護元件37係由PN接合二極體35、電阻39、寄生PNP雙極電晶體38、電阻42、寄生PNP雙極電晶體41所構成。於第2圖(A)中，以虛線所示之寄生PNP雙極電晶體38、41等係將二個應描繪部位省略成一個來顯示。
再者，如第1圖(B)所示，PN接合二極體35係由N+型埋入層2及P+型埋入層3所構成。電阻39、42係由N-型磊晶層4的電阻所構成。寄生PNP雙極電晶體38、41係分別構成為將經由P+型擴散層6及P+型拉出層5a作為射極(emitter)，將N-型磊晶層4作為基極，將P型半導體基板1、P+型埋入層3作為集極(collector)。
依據第1圖(A)、第2圖(B)，進一步針對ESD保護元件37的構成進行說明，之後，針對將靜電施加於該ESD保護元件37時所流動之靜電的放電路徑進行說明。如第1圖(B)所示，係由形成於P型半導體基板1與N-型磊晶層4之間且具有圍繞由P型半導體基板1與N-型磊晶層4所構成之PN接合之開口之N+型埋入層2，以及圍繞該N+型埋入層2之P+型埋入層3來構成PN接合二極體35。
雖至少接近於該PN接合部之區域的N+型埋入層2的雜質濃度距係比N-型磊晶層4更高，惟係設定成比一般的NPN雙極電晶體的集電層之高濃度的N+型埋入層、以及本實施形態之P+型埋入層3更低。此係為了將由N+型埋入層2及P+型埋入層3所構成之PN接合二極體35的耐壓設為所期望之值。
P+型埋入層3及P+型拉出層5係形成為一體且貫通N-型磊晶層4，並連接於連接至接地線33之陽極電極10。再者，在第1圖(B)的中心區域中，P型半導體基板1與N-型磊晶層4係未經由N+型埋入層2而直接連接。
從第1圖(B)之由P+型埋入層3、P+型拉出層5所圍繞之N-型磊晶層4的表面形成有P+型擴散層6，以及鄰接於該P+型擴散層6之N+型擴散層7。
如第1圖(A)所示，於由P+型拉出層5等所圍繞之N-型磊晶層4形成有P+型擴散層6，並以鄰接於該P+型擴散層6且圍繞該P+型擴散層6之構成而形成有N+型擴散層7。再者，如第1圖(B)所示，N+型擴散層7係從N-型擴散
層4的表面往內部以與P+型擴散層6相同程度之深度形成。於P+型擴散層6的下方係形成有與該P+型擴散層6形成為一體，且在N-型磊晶層4中朝向其內部之未形成N+型埋入層2之區域延伸之P+型拉出層5a。
透過由形成於包含有N+型擴散層7之P型半導體基板1的表面之矽(silicon)氧化膜等所構成之絕緣膜8的開口而形成有與P+型拉出層5連接之陽極電極10、與N+型擴散層7以及P+型擴散層6連接之陰極電極9。陰極電極9係連接於電源線31。
針對對本實施形態的ESD保護元件37施加靜電時的放電電流以及其放電路徑，係依據第1圖(A)、第2圖(A)、第2圖(B)而於以下說明。
在對第2圖(A)所示之電源端子VDD施加來自正靜電之突波電壓時，如第1圖(B)所示，係從連接於電源端子VDD之電源線31經由陰極電極9、N+型擴散層7、N-型磊晶層4而對N+型埋入層2施加來自該正靜電之突波電壓。另一方面，連接於接地線33之陽極電極10、連結於陽極電極10之P+型拉出層5、P+型埋入層3係成為接地電位。
因此，當來自正靜電之突波電壓為由N+型埋入層2及P+型埋入層3所構成之PN接合二極體35的耐壓以上之大小時，PN接合二極體35係產生崩潰。此係由於PN接合二極體35的耐壓係以成為比構成內部電路之裝置(device)的耐壓更小之方式，將N+型埋入層2的雜質濃度設定為比N-型磊晶層4的雜質濃度更高且比相鄰接之P+型埋入層3
的雜質濃度更低之值。
結果，如第1圖(B)所示，放電電流I1係從N+型擴散層7經由具有電阻成分之N-型磊晶層4、N+型埋入層2、P+型埋入層3、P+型拉出層5而流向陽極電極10。若以第2圖(B)來說，PN接合二極體35係因電壓a而產生崩潰，放電電流I1係以因應於N-磊晶層4的電阻等之梯度而流動至電壓b之位置。
在放電電流I1流動於成為電阻39、42之N-型磊晶層4時，於N-型磊晶層4係產生電位梯度，且N-型磊晶層4的電位會變得比經由陰極電極9及P+型擴散層6而連接之高電位的P+型拉出層5a的電位更低。
因此，將與P+型擴散層6連接之P+型拉出層5a作為射極、將N-型磊晶層4作為基極、將P型半導體基板作為集極之寄生PNP雙極電晶體38以及將P+型埋入層3等作為集極之寄生PNP雙極電晶體41係成為導通(ON)狀態。
P+型拉出層5a及其附近之N-型磊晶層4之間的電位差係在P+型拉出層5a的前端區域成為最大，且在該區域成為基極寬度之N-型磊晶層亦成為最小。因此，於將P+型拉出層5a的前端區域作為射極之寄生PNP雙極電晶體38、41雖流動有較大之導通電流，惟將比其更淺區域之P+型拉出層5a作為射極之寄生PNP雙極電晶體38、41若與其附近之N-型磊晶層4之電位差為預定的電位差以上，則亦會成為導通狀態，故可使導通電流增大。
由於由P+型拉出層5a與P型半導體基板1或P+型埋
入層3等所夾住之N-型磊晶層4的寬度，係成為寄生PNP雙極電晶體38、41的基極寬度，故P+型拉出層5a較佳為在耐壓容許之限度下使其往N-型磊晶層4內之較深的位置延伸。此係由於基極寬度變窄而電流放大率會變高，而可使導通電流增大。
如第1圖(B)所示，於成為導通狀態之寄生PNP雙極電晶體38、41係有較大的放電電流I2、I4從成為其射極之P+型拉出層5a往成為集極之P型半導體基板1、P+型埋入層3等流動。由於放電電流係在N-型磊晶層4內的較深區域往P+型埋入層3等流動，且放電電流I2係往半導體裝置的底面側之P型半導體基板1流動，故散熱效果較高，且可使放電電流I2、I4增大。
因此，藉由流動於寄生PNP雙極電晶體38、41之較大的放電電流I2、I4，從電源線31進入陰極電極9之正靜電係從P+型擴散層6經由P+型拉出層5a、N-型磊晶層4、P型半導體基板1或P+型埋入層3等而迅速地流出至接地線33。結果，係迅速地保護內部電路36免於受到靜電之影響。
若以第2圖(B)顯示，則當放電電流I1流動且陰極電極9的電壓達到電壓b時，亦即，當P+型拉出層5a與N-型磊晶層4的電位差達到預定值時，寄生PNP雙極電晶體38、41係成為導通狀態。
在該時間點係產生驟回現象，之後，在寄生PNP雙極電晶體38、41的集極-射極間電壓VCE下降至電壓c之後，
係放電電流I2、I4係依因應於寄生PNP雙極電晶體38、41的集極電阻等之梯度而增大。電壓c係相當於屬於在以電阻R對寄生雙極電晶體38等的射極與基極間進行分流時的耐壓之BVCER。
電壓c的大小係因寄生PNP雙極電晶體38與41而有不同之情形亦有相同之情形。該相同或不同係由構成寄生PNP雙極電晶體38的基極寬度之P+型拉出層5a與P型半導體基板1間的N-型磊晶層4的寬度，以及構成寄生PNP雙極電晶體41的基極寬度之P+型拉出層5a與P+型埋入層3等間的N-型磊晶層4的寬度的大小來決定。
寄生PNP雙極電晶體38與41的基極寬度的不同係由於會影響兩電晶體38、41的電流放大率之差，故亦大幅地影響放電電流I2與I4之相對於整體的放電電流之貢獻率。電壓c的大小若於兩電晶體38、41不同，則在第2圖(B)的驟回後產生之放電電流亦由不同之電壓所產生。
若以第2圖(A)顯示，則於ESD保護元件37中，首先，藉由從電源線31經由陰極電極9、電阻39、42而施加於PN接合二極體35之來自正靜電之突波電壓，PN接合二極體35會產生崩潰，且放電電流I1流動於電源線31及接地線33間。
結果，由於電阻39、42而產生電壓下降而使寄生PNP雙極電晶體38、41的基極電位下降至比射極電位更低，故寄生PNP雙極電晶體38、41係導通，而可從電源線31將較大之放電電流I2、I4放出至接地線33。如前所述，I2
與I4的開始流動之驟回後的電壓的大小係取決於各自的基極寬度。基極寬度亦與放電電流I2、I4的大小相關。
本實施形態之ESD保護元件37係如上所述，藉由以由預定雜質濃度所成之N+型埋入層2、以及P+型埋入層3所構成，而可實現所期望之耐壓，且藉由其崩潰而產生之放電電流I1使寄生PNP雙極電晶體38、41導通而流動較大之放電電流I2、I4。
由於放電電流I2係往成為半導體裝置的底面之P型半導體基板1流動，放電電流I4係於N-型磊晶層4的較深區域往P+型埋入層3等流動，故散熱效果變大，而可流動較大之放電電流I2、I4。因此，本實施形態之ESD保護元件37之特徵在於，可迅速地保護內部電路36免於受到靜電之影響。
於以下針對本實施形態之ESD保護元件之製造方法，依據第1圖(B)、第3圖、第4圖簡單地進行說明。基本上係與二極積體電路的製造方法相同。
首先，如第3圖(A)所示，準備P型半導體基板1，且於其表面形成由矽熱氧化膜等所構成之絕緣膜20。接著，藉由預定的光蝕刻(photo etching)而將由預定寬度所構成且圍繞P型半導體基板1之開口20a形成於絕緣膜20，並將被覆包含該開口20a之P型半導體基板1上之銻(stibium，Sb)摻雜(dope)塗布膜21，以與一般的雙極製程(process)之N+型埋入層的形成條件相同的條件予以形成。
之後，藉由進行熱處理而於P型半導體基板1內形成N+型埋入沉積(deposition)層2a。亦可將銻(Sb)予以離子(ion)注入而形成N+型埋入沉積層2a來取代塗布膜21。
接著，如第3圖(B)所示，在去除塗布膜21之後，以1100℃左右之溫度進行熱處理，而使N+型埋入沉積層2a擴散至P型半導體基板1內的橫方向及下側的更深區域，而形成N+型埋入層2。此時，於包含N+型埋入層2之P型半導體基板1上形成矽氧化膜22。
接著，如第3圖(C)所示，藉由預定的光蝕刻而於矽氧化膜22形成開口22a，並以矽氧化膜22等為遮罩(mask)而對露出於開口22a內之P型半導體基板1等以離子注入等注入硼(boron，B)等，而形成P+型埋入沉積層3a。
接著，如第4圖(A)所示，將矽氧化膜22去除後，於包含N+埋入層2等之P型半導體基板1上藉由預定的磊晶法來堆積N-型磊晶層4。之後，以形成於N-型磊晶層4的表面之矽氧化膜等為遮罩，以離子注入等將硼(B)等注入於N-型磊晶層4的預定位置，並藉由進行預定的熱處理而如第4圖(A)所示，形成貫通N-型磊晶層4且一體成形之P+型埋入層3與P+型拉出層5的連續體。
此時，同時地形成從由P+型拉出層5所夾住之N-型磊晶層4的表面往未形成N+型埋入層2之區域之N-型磊晶層4內延伸之P+型拉出層5a。P+型拉出層5與P+型拉出層5a係延伸至N-型磊晶層4內的相同深度。P+型拉出層5a亦可延伸至比P+型拉出層5更深之位置。
N+型埋入層2係藉由上述之N-型磊晶層4的堆積以及之後的熱處理，而熱擴散於該N-型磊晶層4內，且朝其上方及橫方向延伸。其中，該擴散寬度係由於N+型埋入層2的雜質為銻(Sb)等之擴散係數較小之元素，故擴散寬度較窄。
因此，由N+型埋入層2所圍繞之區域係保持在直接連接N-磊晶層4與P型半導體基板1之區域。於包含P+型拉出層5之N-型磊晶層4上係形成有由矽氧化膜等所構成之絕緣膜23。
即便最慢亦於N-型磊晶4的堆積時或之後的前述熱處理時，朝橫方向擴散於N-型磊晶層4內等之P+型埋入層3，係與從第3圖(A)的開口部20a而朝橫方向擴散於P型半導體基板1內之N+型埋入層2的雜質濃度較低之前端區域互相接觸，並形成具有所期望的耐壓之PN接合二極體35。
亦即，在PN接合二極體35中，係藉由適當地調整第3圖(A)所示之開口部20a的端部與第3圖(C)所示之開口部22a的端部之距離，而使PN接合部附近的N+型埋入層2的雜質濃度成為適當之濃度。結果，在對PN接合二極體35施加逆偏壓(bias)時，空乏層係朝低雜質濃度之N+型埋入層2側更大幅地延伸，而確保所期望之耐壓。
另外，將N+型埋入層2的雜質濃度設計為比一般的雙極製程的N+型埋入層及P+型埋入層3的雜質濃度更低，並藉由離子注入法等與P+型埋入層3重疊而形成，而在該低雜質濃度之N+型埋入層2與P+型埋入層3之間構成PN接
合二極體35。PN接合二極體35的所期望之耐壓，係可藉由將該區域之以離子注入法等而形成之低濃度雜質的N+型埋入層2的雜質濃度設為預定值而實現。
再者，亦可在與P+型埋入層3分離之區域形成與一般的雙極製程之N+型埋入層的雜質濃度同等之高雜質濃度之N+型埋入層2，並藉由低雜質濃度之N+型埋入層2使高雜質濃度之N+型埋入層2與P+型埋入層3之間的區域連續，而藉由低雜質濃度之N+型埋入層2與P+型埋入層3來形成PN接合二極體35。
於本實施形態中，在產生開口20a與開口22a之遮罩偏移時，會有PN接合二極體35的耐壓產生變異之虞。然而，在將N+型埋入層2藉由離子注入等與P+型埋入層3重疊而形成之情形時，由於不會產生相當於遮罩偏移之現象，故可改善PN接合二極體35的耐壓之變異。
接著，如第4圖(B)所示，藉由預定的方法將絕緣膜23或光阻劑(photo resist)膜作為遮罩，並以離子注入砷(As)等或硼(B)等，而依序形成N+型擴散層7以及P+型擴散層6。本步驟亦可與一般的雙極電晶體的射極層、基極接觸層等形成同時地進行。於包含N+型擴散層7等之P型半導體基板1上係形成有由矽氧化膜所構成之絕緣膜8。
接著，如第1圖(B)所示，透過藉由預定的光蝕刻而形成於絕緣膜8之開口，並藉由對以濺鍍(spatter)等而堆積之由鋁(aluminum，Al)等所構成之薄膜進行預定的光蝕刻，而形成與P+型拉出層5連接之陽極電極10、及與N+
型擴散層7及P+型擴散層6連接之陰極電極9。因應需要而形成多層配線構造，且在最後藉由形成鈍化(passivation)膜而完成具有ESD保護元件37之半導體裝置。
接著，針對本實施形態的變形例之ESD保護元件，依據第5圖簡單地進行說明。第5圖(A)係該平面圖、第5圖(B)係該剖面圖。如第5圖(A)所示，與本實施形態之不同點在於，N+型擴散層7係由與該N+型擴散層7的周圍連接之P+型拉出層6a所圍繞。
結果，在PN接合二極體35產生崩潰時，從N+型擴散層7流出之放電電流I1，係不會分散而集中地流動於由P+型拉出層6a所圍繞之N+型擴散層7的正下方之N-型磊晶層4內。
因此，該區域的N-型磊晶層4與P+型拉出層6a間的電位差會變大，而寄生PNP雙極電晶體38係以P+型拉出層6a之較廣範圍來導通。結果，由於可使放電電流I2比寄生PNP雙極電晶體41的放電電流I4更大，故散熱特性變佳。
如第1圖(A)等所示，就本實施形態等而言，雖記載關於一個ESD保護元件，惟亦可於該圖等的前後、左右藉由將同樣的構成形成為格子狀而形成使放電電流I2更進一步增大之ESD保護元件。
1‧‧‧P型半導體基板
2‧‧‧N+型埋入層
2a‧‧‧N+型埋入沉積層
3‧‧‧P+型埋入層
3a‧‧‧P+型埋入沉積層
4‧‧‧N-型磊晶層
5、5a、6a‧‧‧P+型拉出層
6‧‧‧P+型擴散層
7‧‧‧N+型擴散層
8‧‧‧絕緣層
9‧‧‧陰極電極
10‧‧‧陽極電極
20、23‧‧‧絕緣膜
20a、22a‧‧‧開口
21‧‧‧銻(Sb)摻雜塗布膜
22‧‧‧矽氧化膜
30、50‧‧‧輸入輸出端子
31、51‧‧‧電源線
32、34、35‧‧‧PN接合二極體
33、53‧‧‧接地線
36、56‧‧‧內部電路
37‧‧‧ESD保護元件
38、41‧‧‧寄生PNP雙極電晶體
39、40、42、58‧‧‧電阻
52、54、55‧‧‧PN接合二極體
55a‧‧‧寄生PN接合二極體
57‧‧‧NPN雙極電晶體
59‧‧‧ESD保護元件
I1、I2、I4‧‧‧放電電流
第1圖(A)及(B)係為概念性地顯示本發明之實施形態
之ESD保護元件的平面圖及其製造方法，以及靜電的放電路徑之剖面圖。
第2圖(A)及(B)係為顯示利用本發明實施形態之ESD保護元件之ESD保護電路的電路圖，以及施加於ESD保護元件之靜電電壓與放電電流的關係之圖。
第3圖(A)至(C)係為顯示本發明實施形態之ESD保護元件的製造方法之剖面圖。
第4圖(A)及(B)係為顯示本發明實施形態之ESD保護元件的製造方法之剖面圖。
第5圖(A)及(B)係為示意性地顯示本發明實施形態之變形例之ESD保護元件的平面圖及其製造方法，以及靜電的放電路徑之剖面圖。
第6圖係為以往之利用一般的PN接合二極體作為ESD保護元件之ESD保護電路的電路圖。
第7圖係為除了以往之屬於ESD保護元件之一般的PN接合二極體以外，採用由NPN雙極電晶體及電阻所構成之新的ESD保護元件之ESD保護電路的電路圖。
理由：須用整個圖式[第1圖(A)及(B)]才能顯示完整技術特徵。
1‧‧‧P型半導體基板
2‧‧‧N+型埋入層
3‧‧‧P+型埋入層
4‧‧‧N-型磊晶層
5‧‧‧P+型拉出層
6‧‧‧P+型擴散層
7‧‧‧N+型擴散層
8‧‧‧絕緣層
9‧‧‧陰極電極
10‧‧‧陽極電極
35‧‧‧PN接合二極體
33、53‧‧‧接地線
37‧‧‧ESD保護元件
38、41‧‧‧寄生PNP雙極電晶體
39、42‧‧‧電阻
Ii、I2、I4‧‧‧放電電流
Claims (7)
- 一種半導體裝置，係包括：第一導電型的半導體基板；第二導電型之磊晶層，係堆積於前述半導體基板上；第二導電型之第一埋入層，係形成於前述半導體基板與前述磊晶層之間，且具有圍繞由前述半導體基板與前述磊晶層所構成之PN接合之開口；第一導電型之第二埋入層，係與前述第一埋入層的周圍區域連接且從前述半導體基板內延伸至前述磊晶層內；第一導電型之第一拉出層，係從前述磊晶層的表面往前述磊晶層內延伸且與前述第2埋入層形成為一體；第一導電型之第二拉出層，係從由前述第二埋入層與前述第一拉出層所圍繞之前述磊晶層的表面往前述磊晶層內延伸；第一導電型之第一擴散層，係形成於包含前述第二拉出層之前述磊晶層的表面；第二導電型之第二擴散層，係與前述第一擴散層連接且圍繞該第一擴散層而形成；以及ESD保護元件，具有連接於前述第一擴散層及前述第二擴散層之陰極電極、及連接於前述第一拉出層之陽極電極，且由以前述第一埋入層及前述第二埋入層所形成之PN接合二極體，以及以前述第二拉出層、前述磊 晶層、及前述半導體基板或前述第二埋入層所形成之寄生雙極電晶體所構成。
- 一種半導體裝置，係包括：第一導電型的半導體基板；第二導電型之磊晶層，係堆積於前述半導體基板上；第二導電型之第一埋入層，係形成於前述半導體基板與前述磊晶層之間，且具有圍繞由前述半導體基板與前述磊晶層所構成之PN接合之開口；第一導電型之第二埋入層，係與前述第一埋入層的周圍區域連接且從前述半導體基板內延伸至前述磊晶層內；第一導電型之第一拉出層，係從前述磊晶層的表面往前述磊晶層內延伸且與前述第2埋入層形成為一體；第二導電型之第一擴散層，係形成於由前述第二埋入層與前述第一拉出層所圍繞之前述磊晶層的表面；第一導電型之第二拉出層，係連接於前述第一擴散層且圍繞該第一擴散層，並從前述磊晶層的表面往前述磊晶層內延伸；以及ESD保護元件，具有連接於前述第一擴散層與前述第二拉出層之陰極電極、及連接於前述第一拉出層之陽極電極，且由以前述第一埋入層及前述第二埋入層所形成之PN接合二極體，以及以前述第二拉出層、前述磊晶層、及前述半導體基板或前述第二埋入層所形成之寄 生雙極電晶體所構成。
- 如申請專利範圍第1項或第2項所述之半導體裝置，其中，前述寄生雙極電晶體係前述第二拉出層成為射極，前述磊晶層成為基極，前述半導體基板或前述第二埋入層成為集極。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述PN接合二極體係前述第一埋入層的雜質濃度至少在鄰接於前述第二埋入層之區域比前述磊晶層的雜質濃度更高，且比前述第二埋入層的雜質濃度更低。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述陰極電極係連接於電源線，而前述陽極電極係連接於接地線。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述第一埋入層的雜質濃度係在決定前述PN接合二極體的耐壓之前述第二埋入層附近以外的區域比該埋入層附近濃度更高。
- 如申請專利範圍第1項所述之半導體裝置，其中，前述ESD保護元件係並聯地且格子狀地形成有複數個。
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