DE10351014B4

DE10351014B4 - Diodenstruktur und integrale Leistungsschaltanordnung mit Low-Leakage-Diode

Info

Publication number: DE10351014B4
Application number: DE10351014A
Authority: DE
Inventors: Nils Dr. Jensen
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2008-06-05
Anticipated expiration: 2023-11-01
Also published as: US7253456B2; US20050104155A1; DE10351014A1

Abstract

Diodenstruktur mit
– einem in einem Halbleitersubstrat (1) ausgebildeten ersten Halbleitergebiet (4) mit einer Grunddotierung von einem ersten Leitfähigkeitstyp,
– einem an das erste Halbleitergebiet (4) anschließenden zweiten Halbleitergebiet (3) von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp,
– einem die Funktionalität der Diodenstruktur bestimmenden pn-Übergang (D) zwischen dem ersten (4) und dem zweiten (3) Halbleitergebiet,
– einem an das zweite Halbleitergebiet (3) anschließenden dritten Halbleitergebiet (2) vom ersten Leitfähigkeitstyp, wobei das dritte Halbleitergebiet (2) an ein Grundsubstrat (6) vom zweiten Leitfähigkeitstyp anschließt,
– mindestens einem innerhalb des ersten Halbleitergebiets (4) ausgebildeten und an eine Substratoberfläche (11) des Halbleitersubstrats (1) anschließenden ersten inneren Kontaktgebiet (41) mit einer gegenüber der Grunddotierung erhöhten Kontaktdotierung vom ersten Leitfähigkeitstyp,
– einem mit dem ersten Halbleitergebiet (4) im Bereich des inneren Kontaktgebiets (41) verbundenen ersten Anschluss (K, A) und
– einem mit dem zweiten Halbleitergebiet (3) verbundenen...

Description

Die Erfindung bezieht sich auf eine Diodenstruktur mit einem in einem Halbleitersubstrat ausgebildeten ersten Halbleitergebiet mit einer Grunddotierung von einem ersten Leitfähigkeitstyp, einem an das erste Halbleitergebiet anschließenden zweiten Halbleitergebiet von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp, einem die Funktionalität der Diodenstruktur bestimmenden pn-Übergang zwischen dem ersten und dem zweiten Halbleitergebiet, einem an das zweite Halbleitergebiet anschließenden dritten Halbleitergebiet vom ersten Leitfähigkeitstyp, mindestens einem innerhalb des ersten Halbleitergebiets ausgebildeten und an eine Substratoberfläche des Halbleitersubstrats anschließenden ersten inneren Kontaktgebiet mit einer gegenüber der Grunddotierung erhöhten Kontaktdotierung vom ersten Leitfähigkeitstyp, einem mit dem ersten Halbleitergebiet im Bereich des inneren Kontaktgebiets verbundenen ersten Anschluss und einem mit dem zweiten Halbleitergebiet verbundenen zweiten Anschluss, wobei einer der Anschlüsse als Kathodenanschlusss und der andere Anschluss als Anodenanschluss zu betreiben ist und das dritte Halbleitergebiet mit dem zweiten Anschluss verbunden ist.
Halbleiter-Leistungsschalter werden etwa als Highside-Schaltelemente zwischen einem Gleichstrommotor als induktiver Last einerseits und der positiven Versorgungsspannung oder als Lowside-Schaltelemente zwischen der induktiven Last und der negativen Versorgungsspannung vorgesehen.
Wie in der 1 dargestellt, werden bei Lowside-Leistungsschaltern zur Ansteuerung einer induktiven Last L Freilaufdioden D eingesetzt, die beim Abschalten eines Strompfads durch den Lowside-Schalter und der in Serie zum Lowside-Schalter angeordneten induktiven Last L einen Strompfad zum Abklingen des Stroms durch die Induktivität L öffnet. Im einfachsten Fall einer Ansteuerung der induktiven Last L ist der Netzwerkknoten Q1 mit einer positiven Versorgungsspannung +V und ein weiterer Anschluss Q3 mit einer negativen Versorgungsspannung –V bzw. GND verbunden.
In neueren Konzepten werden dabei sowohl die Freilaufdiode D als auch der Leistungsschalter M als integrale Leistungsschaltanordnung SPT im selben Halbleitersubstrat vorgesehen. Die Anschlüsse der integralen Leistungsschaltanordnung P sind auf die Netzwerkknoten Q1, Q2 und Q3 geführt.
Unabhängig davon, ob die Freilaufdiode D als ein diskretes Bauelement oder als eine in die integrale Leistungsschaltanordnung P integrierte Diodenstruktur D ausgebildet wird, sind ihre Anschlüsse im Transportfall von außen zugänglich und daher gegen elektrostatische Belastung (ESD, electrostatic discharge) geschützt vorzusehen.
Bei herkömmlichen integralen Leistungsschaltanordnungen mit integrierter Freilaufdiode sind etwa der Lowside-Schalter und die Freilaufdiode in n-dotierten Wannenstrukturen ausgebildet. Die n-dotierten Wannenstrukturen liegen auf einem mit einer p-Grunddotierung versehenen Grundsubstrat auf und sind durch vertikale p-dotierte Trennsinkerstrukturen voneinander isoliert. Im Fall einer Diode kann durch die n-Wanne eine Kathode ausgebildet sein. Die Anode wird durch eine von der n-Wanne im Bereich des Halbleitersubstrats umschlossene p-dotierte Wanne ausgebildet. Die p-Wanne, die die p-Wanne umschließende n-Wanne sowie das p-dotierte Grundsubstrat formen eine pnp-Substratstruktur.
Wird die Diodenstruktur in Flussrichtung betrieben, so fließt ein Ladungsträgerstrom von der inneren p-Wanne zur n-Wanne.
Ein beträchtlicher Teil davon wird nicht direkt von der Kathode eingesammelt sondern gelangt durch die n-Wanne hindurch in das Grundsubstrat. Das Grundsubstrat ist wegen der niedrigen Dotierung vergleichsweise hochohmig und in der Regel an das negative Versorgungspotential bzw. an GND-Potential angeschlossen. In der Folge reicht bereits eine Anodenspannung von mehreren Volt gegenüber dem negativen Versorgungspotential aus, um eine nachteilige vergleichsweise hohe thermische Verlustleistung der Diodenstruktur zu begründen. Zusätzlich wird durch den Spannungsabfall im Grundsubstrat ein weiterer, von jeweils zwei benachbarten n-Wannen und dem dazwischen liegenden Abschnitt des Grundsubstrats gebildeter parasitärer npn-Transistor angesteuert und aktiviert, so dass ein zusätzlicher Ladungsträgertransport zwischen den beiden benachbarten n-Wannen ausgelöst wird.
Eine solche Diodenstruktur erfordert aufwendige Guardringe sowie in geeigneter Weise auszubildende Substratanschlüsse, um durch den parasitären Substrattransistor in das Grundsubstrat geschleuste Ladungsträger bzw. Löcher effektiv abzuleiten.
Ein weiterer Effekt, der dazu führt, dass Ladungsträger in das Grundsubstrat gelangen, ist der Querstromfall. Der Querstromfall tritt etwa dann ein, wenn eine Drain-Spannung eines Leistungsschaltelements, etwa eines DMOSFETs (diffused metal Oxide semiconductor field effect transistors) unter das Potential des Grundsubstrats absinkt. In diesem Fall werden aus der Drain-Struktur des DMOSFETs Elektronen in das Grundsubstrat injiziert und teilweise von benachbarten n-Wannen eingesammelt.
Nachteilig an der beschriebenen Ausbildung der Diode ist demnach insbesondere die hohe thermische Verlustleistung durch den hohen Substratstrom im Durchlassbetrieb der Diode, sowie ein durch einen npn-Substrattransistor zwischen benachbarten n-Wannen induzierter Strom.
Eine alternative Anordnung, bei der die hohe Verstärkung des Substrattransistors in vorteilhafter Weise reduziert ist, ist die Ausbildung der Diode als Low-Leckage-Diode. Eine herkömmliche Low-Leckage-Diode, wie sie etwa in der US 4,887,142 oder in der US 2002/0079554 A1 beschrieben ist, ist in der 2 stark vereinfacht im Querschnitt dargestellt. Dem Querschnitt überlagert ist eine schematische Darstellung eines Ersatzschaltbildes der realen Low-Leckage-Diode.
Der pn-Übergang der Diode D ist zwischen einer inneren, n-dotierten Wanne 4 und einer mittleren, p-dotierten Wanne 3 ausgebildet. Die aus den beiden Wannen 4, 3 gebildete Diode ist ihrerseits in eine stark n-dotierte, äußere Wanne 2 eingebettet und durch die äußere Wanne 2 von einer umgebenden gleitenden Struktur 6 im Halbleitersubstrat 1 getrennt. Die innere Wanne 4 weist in einem an die Substratoberfläche 10 anschließenden Abschnitt ein inneres Kontaktgebiet 41 mit einer gegenüber einer Grunddotierung der inneren Wanne 4 erhöhten n-Dotierung auf. In ähnlicher Weise ist im oberflächennahen Abschnitt der mittleren Wanne 3 ein gegenüber der umgebenden mittleren Wanne 3 hoch p-dotiertes, mittleres Kontaktgebiet 31 und im an die Substratoberfläche 10 anschließenden Abschnitt der äußeren Wanne 2 ein äußeres Kontaktgebiet 21, das stark n-dotiert ist, ausgebildet. Das innere Kontaktgebiets 41 ist mit einem Kathodenanschluss K verbunden. Im Bereich der mittleren Kontaktgebiete 31 wird ein Anodenanschluss A ausgeführt. Die äußere Wanne 2 wird im Bereich der äußeren Kontaktgebiete 21 kontaktiert und im gezeigten Ausführungsbeispiel mit dem Anodenanschluss verbunden und auf das Anodenpotential gelegt.
Die äußere n-Wanne 2 ist an das selbe Potential anzuschließen wie die mittlere p-Wanne 3. Im Durchlassbetrieb der Diodenstruktur werden durch die mittlere Wanne tretende Ladungsträger durch die äußere n-Wanne abgesaugt. Im Querstromfall ist der pn-Übergang zwischen der mittleren Wanne und der äußeren Wanne immer gesperrt und die Ladungsträger werden über den Anschluss der äußeren Wanne abgeführt.
Weiter ist im Ersatzschaltbild ein parasitärer npn-Wannentransistor T2 dargestellt, der über den Bahnwiderstand R2 der mittleren, p-leitenden Wanne 3 angesteuert wird und zwischen der inneren, n-leitenden Wanne 4 und der äußeren, n-leitenden Wanne 2 wirkt.
Es hat sich gezeigt, dass die in der 2 beschriebene Diodenstruktur in der Praxis eine geringe Standfestigkeit gegenüber einer elektrostatischen Belastung an den Kathoden- bzw. Anodenanschlüssen hat.
Ein Thyristor, dessen vier aufeinander folgende npnp-Gebiete jeweils in Wannenform ausgebildet sind, ist in der EP 0 822 596 A2 beschrieben. Ein durch den Thyristor gebildeter ESD-Schutzschaltkreis ist unterhalb einer Zündspannung in beide Richtungen hochohmig und leitet, sobald die zwischen den äußeren Anschlüssen angelegte Spannung unabhängig von der Polarität die Zündspannung überschreitet.
Eine laterale Thyristoranordnung, die auf einem SOI-Substrat ausgebildet ist, ist aus der US 6,242,763 B1 bekannt. Die npnp-Struktur ist jeweils durch zwei stark dotierte Gebiete ergänzt, die zusammen mit den beiden stark dotierten Gebieten an den Kopfenden der Streifenstruktur Zehnerdioden bilden. Die zusätzlichen, dotierten Gebiete sind mit dem je weils benachbarten Anschluß des Thyristors niederohmig verbunden.
Die US 4,862,310 beschreibt eine Diodenstruktur, bei der ein Kontaktgebiet zur Kontaktierung der Kathode ein Anodengebiet ringförmig umschliesst.
Der Erfindung liegt die Aufgabe zugrunde, eine Diodenstruktur mit hoher ESD-Standfestigkeit zur Verfügung zu stellen. Ferner wird von der Aufgabe eine integrale Leistungsschaltanordnung mit integrierter Low-Leckage-Diode umfasst.
Diese Aufgabe wird bei einer Diodenstruktur der eingangs genannten Art durch das im kennzeichnenden Teil des Patentanspruchs 1 angegebene Merkmal gelöst. Eine die Aufgabe lösende integrale Leistungsschaltanordnung ist im Patentanspruch 10 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.
Der Erfindung liegt in einem ersten Schritt zunächst die Analyse der Mechanismen zugrunde, die zum Ausfall einer herkömmlichen Low-Leckage-Diode im ESD-Belastungsfall führen. Dabei wird von einer Diodenstruktur ausgegangen, die ein in einem Halbleitersubstrat ausgebildetes erstes Halbleitergebiet mit einer Grunddotierung von einem ersten Leitfähigkeitstyp aufweist. An das erste Halbleitergebiet schließt ein zweites Halbleitergebiet von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp und an das zweite Halbleitergebiet ein drittes Halbleitergebiet vom ersten Leitfähigkeitstyp an. Innerhalb des ersten Halbleitergebiets ist ein an eine Substratoberfläche des Halbleitersubstrats anschließendes ersten inneres Kontaktgebiet mit einer gegenüber der Grunddotierung erhöhten Kontaktdotierung vom ersten Leitfähigkeitstyp ausgebildet.
Im Folgenden wird exemplarisch auf eine Diodenstruktur Bezug genommen, bei der der erste Leitfähigkeitstyp der n-Leitfähigkeitstyp ist. In diesem Fall ist ein Kathodenanschluss der Diodenstruktur mit dem inneren Kontaktgebiet verbunden sowie in der realen Diodenstruktur eine parasitäre npn-Transistorstruktur ausgebildet, die zwischen dem ersten und dem dritten Halbleitergebiet wirkt und bei einer in Sperrrichtung der Diodenstruktur wirkenden ESD-Belastung durch einen Bahnwiderstand des zweiten Halbleitergebiets gesteuert wird.
Es kann gezeigt werden, dass bei einer Beaufschlagung des Kathodenanschlusses mit einem schnellen, kurzen Stromimpuls äquivalent einer simulierten ESD-Belastung ein Zünden des parasitären npn-Transistors zur Verlagerung eines Maximums eines elektrischen Felds im Bereich des Übergangs zwischen dem stark n-dotierten inneren Kontaktgebiet und dem anschließenden schwächer n-dotierten ersten Halbleitergebiet in Richtung eines oberflächennahen Bereichs des Übergangs führt.
Innerhalb der flächig ausgebildeten Struktur des parasitären npn-Transistors ergeben sich in Abhängigkeit eines Abstands zum Anodenanschluss unterschiedliche Spannungsverhältnisse. Die Basis des npn-Transistors ist in dem von der Anode entferntesten Abschnitt am höchsten vorgespannt, so dass sich die größte Stromdichte etwa bei der in der 2 dargestellten Diodenstruktur in einem mittleren Bereich der Diodenstruktur auftritt. Die Stromdichte ist dabei in einem unmittelbar an eine Substratoberfläche des Halbleitersubstrats anschließenden Abschnitt des mittleren Bereichs am höchsten. Die entstehende Verlustwärme wird nur schlecht über eine auf dem Halbleitersubstrat aufliegende Struktur, typischerweise ein Oxid, abgeleitet.
Eine Wanderung der Stromverteilung im oberflächennahen Bereich des Übergangs zwischen dem inneren Kontaktgebiet und dem ersten Halbleitergebiet kann dabei auf die Temperaturabhängigkeit des Avalanche-Koeffizienten zurückgeführt werden. Insgesamt wird der Strom im ESD-Belastungsfall durch den Avalanche-Mechanismus im Übergangsbereich des inneren Kontaktgebiets mit dem ersten Halbleitergebiet gespeist. Die dem Avalanche-Mechanismus zugrunde liegende Generation von Ladungsträgern nimmt mit zunehmender Temperatur des Halbleitersubstrats stark ab. Daher verschiebt sich ein dem Avalanche-Mechanismus zuzuordnender Anteil des Stroms in kältere Bereiche. Die kälteren Bereiche sind zunächst die äußeren, oberflächennahen Bereiche des Übergangs zwischen der inneren Kontaktstruktur und dem ersten Halbleitergebiet. Dort wird die Diodenstruktur im weiteren zeitlichen Ablauf thermisch zerstört.
In einem zweiten Schritt der Erfindung wird eine konstruktive Maßnahme getroffen, die dem Mechanismus, der zur Zerstörung der Diode im ESD-Belastungsfall führt, entgegenwirkt.
Bei einer Diodenstruktur der eingangs genannten Art werden neben dem ersten inneren Kontaktgebiet vom Leitfähigkeitstyp des anschließenden ersten Halbleitergebiets zweite innere Kontaktgebiete vorgesehen, die eine zum ersten Halbleitergebiet entgegen gesetzte Dotierung aufweisen. Eine entgegen gesetzte Dotierung ist dabei eine Dotierung von einem Leitfähigkeitstyp, der dem jeweils anderen Leitfähigkeitstyp entgegen gesetzt ist.
Durch das zweite innere Kontaktgebiet vom zweiten Leitfähigkeitstyp wird ein zusätzlicher parasitärer Kontakttransistor ausgebildet, der zwischen dem zweiten inneren Kontaktgebiet und dem zweiten Halbleitergebiet wirkt und durch einen Bahnwiderstand des ersten Halbleitergebiets gesteuert wird.
Für den im Vorangegangenen ausgeführten Fall eines n-leitenden ersten Halbleitergebiets ist das zweite innere Kontaktgebiet p-leitend. Der zusätzliche parasitäre pnp-Kontakttransistor wird durch den Thyristoreffekt zusätzlich zum parasitären npn-Wannentransistor aktiviert. Durch die Löcherinjektion in das an das erste Halbleitergebiet anschließende zweite Halbleitergebiet wird das elektrische Feld im Übergangsbereich zwischen den inneren Kontaktgebieten und dem ersten Halbleitergebiet tiefer in das Halbleitersubstrat verdrängt. Damit bildet sich das Zentrum einer Erwärmung in einem größeren Abstand zur Substratoberfläche und tiefer im Halbleitersubstrat. Damit ist eine bessere Wärmeableitung in das umgebende Halbleitersubstrat gegeben. Auch erreicht die maximale Feldstärke im Halbleitersubstrat und damit die in Wärme umgesetzte Energie nicht die Maximalwerte, wie sie sich für eine äquivalente herkömmliche Diodenstruktur ergeben. Beide Mechanismen wirken in vorteilhafter Weise einer Zerstörung des Bauelements entgegen.
In vorteilhafter Weise schließt das zweite innere Kontaktgebiet an die Substratoberfläche des Halbleitersubstrats an. Das zweite innere Kontaktgebiet ist in gleicher Weise wie das erste innere Kontaktgebiet mit einem ersten Anschluss der Diodenstruktur verbunden. Das zweite Halbleitergebiet ist mit einem zweiten Anschluss der Diodenstruktur verbunden. Einer der beiden Anschlüsse ist dabei als Kathodenanschluss und der jeweils andere Anschluss als Anodenanschluss zu betreiben.
Das erste Halbleitergebiet ist bevorzugt als mindestens eine im Halbleitersubstrat vom zweiten Halbleitergebiet umschlossene innere Wanne und das zweite Halbleitergebiet als mindestens eine im Halbleitersubstrat vom dritten Halbleitergebiet umschlossene mittlere Wanne ausgebildet. Das dritte Halbleitergebiet schließt an ein Grundsubstrat vom zweiten Leitfähigkeitstyp an. Jede mittlere Wanne kann eine Mehrzahl von inneren Wannen und jede äußere Wanne eine Mehrzahl von mittleren Wannen aufweisen. Jede Wanne kann mit mehreren unterschiedlich stark dotierten Teilgebieten vorgesehen sein.
Das dritte Halbleitergebiet ist mit dem zweiten Anschluss verbunden, der auch mit dem zweiten Halbleitergebiet bzw. der mittleren Wanne verbunden ist.
Bezüglich der Anordnung der beiden inneren Kontaktgebiete ergibt sich, dass in vorteilhafter Weise das zweite innere Kontaktgebiet in einem an die Substratoberfläche anschließenden Abschnitt vom ersten inneren Kontaktgebiet oder das erste innere Kontaktgebiet vom zweiten inneren Kontaktgebiet umschlossen ist.
In einer anderen bevorzugten Ausführungsform der erfindungsgemäßen Diodenstruktur umfassen das erste und das zweite innere Kontaktgebiet jeweils eine Mehrzahl von Teilgebieten. Jeweils ein Teilgebiet des ersten inneren Kontaktgebiets und ein Teilgebiet des zweiten inneren Kontaktgebiets bilden eine Zellenstruktur, die sich entlang mindestens einer der Flächenachsen der Substratoberfläche wiederholt. Teilgebiete, die eine einzelne Zellenstruktur ausbilden, können dabei einander jeweils einschließen oder aneinander anschließen.
Gemäß einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Diodenstruktur umfasst mindestens das erste oder das zweite innere Kontaktgebiet eine Mehrzahl von Teilgebieten. Ausgehend von einem ersten Teilgebiet eines der beiden inneren Kontaktgebiete aus umfängt aufeinander folgend jeweils ein Teilgebiet des einen inneren Kontaktgebiets ein Teilgebiet des jeweils anderen inneren Kontaktgebiets schalenartig.
Ausgehend von einem kreisförmigen oder sechseckigen ersten Teilgebiet umgeben die folgenden Teilgebiete die vorhergehenden anderen Teilgebiete jeweils ringartig, wobei der Leitfähigkeitstyp aufeinander folgender Teilgebiete jeweils abwechselt.
Die erfindungsgemäße Diodenstruktur ist bezüglich der Stromtragfähigkeit durch eine Parallelschaltung von identischen Einzel-Diodenstrukturen auf einfache Weise skalierbar.
In bevorzugter Weise ist der erste Leitfähigkeitstyp der n-Leitfähigkeitstyp.
Die erfindungsgemäße Diodenstruktur kann sowohl als diskretes Diodenbauteil als auch integriert in eine Leistungsschaltanordnung vorgesehen werden.
Eine Leistungsschaltanordnung umfasst dabei eine oder mehrere Transistorstrukturen, die jeweils innerhalb einer auf einem Grundsubstrat von einem zweiten Leitfähigkeitstyp aufliegenden ersten Wannenstruktur von einem dem zweiten Leitfähigkeitstyp entgegen gesetzten ersten Leitfähigkeitstyp ausgebildet sind. Ferner umfasst die Leistungsschaltanordnung eine oder mehrere Diodenstrukturen, die jeweils innerhalb einer auf dem Grundsubstrat vorgesehenen zweiten Wannenstruktur vom ersten Leitfähigkeitstyp vorgesehen sind. Zwischen den Wannenstrukturen sind jeweils zum Grundsubstrat vertikale Trennstrukturen vom zweiten Leitfähigkeitstyp vorgesehen.
Erfindungsgemäß ist mindestens eine der in der zweiten Wannenstruktur ausgebildeten Diodenstrukturen als eine wie oben beschriebene erfindungsgemäße Diodenstruktur vorgesehen, wobei die Wannenstruktur durch die äußere Wanne bzw. das dritte Halbleitergebiet der erfindungsgemäßen Diodenstruktur ausgebildet wird.
Die äußere Wanne wird bevorzugt abschnittsweise aus einer vergrabenen Schicht gebildet, die zwischen einer Unterkante der mittleren Wanne und dem unterliegenden Grundsubstrat ausgebildet ist. Weitere Abschnitte der äußeren Wanne werden von vertikalen äußeren Sinkerstrukturen gebildet, die von einer Substratoberfläche aus in eine auf dem Grundsubstrat epitaktisch aufgewachsene Prozessschicht eingebracht werden.
In bevorzugter Weise ist die Dotierung der vergrabenen Schicht und der äußeren Sinkerstrukturen gegenüber einer Grunddotierung der auf dem Grundsubstrat epitaktisch aufgewachsenen Prozessschicht um mindestens eine Größenordnung erhöht.
Die äußere Wanne kann an das Potential der mittleren Wanne angeschlossen werden, so dass im Querstromfall in das Grundsubstrat injizierte Ladungsträger über die äußere Wanne der Diodenstruktur unschädlich abgeleitet werden können.
Nachfolgend werden die Erfindung und deren Vorteile anhand von Zeichnungen näher erläutert, wobei einander entsprechende Bauteile und Komponenten mit jeweils dem gleichen Bezugszeichen versehen sind. Es zeigen:
1 eine Schaltungsanordnung mit Lowside-Schalter und Freilaufdiode,
2 einen schematischen Querschnitt durch eine in eine integrale Leistungsschaltanordnung integrierte herkömmliche Low-Leckage-Diode,
3 einen schematischen Querschnitt durch eine in eine integrale Leistungsschaltanordnung integrierte Low-Leakage-Diode nach einem ersten Ausführungsbeispiel der Erfindung,
4 einen schematischen Querschnitt durch eine in eine integrale Leistungsschaltanordnung integrierte Low-Leakage-Diode nach einem zweiten Ausführungsbeispiel der Erfindung,
5 Stromdichte- und Wärmeverteilung in einer herkömmlichen Low-Leakage-Diode für verschiedene Zeitpunkte nach Beaufschlagung mit einer ESD-Belastung,
6 Stromdichte- und Wärmeverteilung für eine Low-Leakage-Diode nach einem dritten Ausführungsbeispiel der Erfindung zu verschiedenen Zeitpunkten nach einer ESD-Belastung,
7 Diagramme zur Feldstärkeverteilung nach einer ESD-Belastung in einer herkömmlichen Low-Leakage-Diode und einer Low-Leakage-Diode nach dem dritten Ausführungsbeispiel der Erfindung,
8 schematische Draufsichten auf innere Kontaktgebiete nach einem weiteren Ausführungsbeispiel der erfindungsgemäßen Diodenstruktur,
9 schematische Draufsichten auf die inneren Kontaktstrukturen nach einem weiteren Ausführungsbeispiel der erfindungsgemäßen Diodenstruktur und
10 schematische Draufsichten auf innere Kontaktstrukturen von weiteren Ausführungsbeispielen der erfindungsgemäßen Low-Leakage-Diode.
Die 1 und 2 wurden bereits eingangs erläutert.
Die 3 stellt im Querschnitt ein erstes Ausführungsbeispiel der erfindungsgemäßen Diodenstruktur dar. Dem Querschnitt ist ein Ersatzschaltbild der realen Diodenstruktur überlagert.
Ein die Funktionalität der Diodenstruktur bestimmender pn-Übergang D ist zwischen einer inneren Wanne 4 und einer mittleren Wanne 3 ausgebildet. Die mittlere Wanne 3 ist schwach p-dotiert, während die innere Wanne 4 n-dotiert ist. Die aus den beiden Wannen 3, 4 gebildete Struktur ist innerhalb einer weiteren, stark n-dotierten äußeren Wanne 2 ausgebildet. Durch die äußere Wanne 2 wird die innerhalb der äußeren Wanne 2 ausgebildete Diode D vom umgebenden Halbleitersubstrat 1 getrennt. Im Halbleitersubstrat 1 können weitere Bauteile, die durch weitere n-Wannen begrenzt werden, ausgebildet sein. Innerhalb der Wannen 2, 3 und 4 sind in an eine Substratoberfläche 10 des Halbleitersubstrats 1 anschließenden Abschnitten jeweils äußere 21, mittlere 31 und erste innere 41 Kontaktgebiete ausgebildet. Die Kontaktgebiete weisen jeweils eine Dotierung vom Typ der umgebenden Wanne, jedoch in um mindestens eine Größenordnung höherer Konzentration bzw. Dichte auf.
Im Vergleich zu der in der 2 beschriebenen herkömmlichen Diodenstruktur weist die Diodenstruktur der 3 im Bereich der inneren Wanne 4 zusätzlich ein zweites Kontaktgebiet 42 mit einer Dotierung von einem dem Leitfähigkeitstyp der inneren Wanne entgegen gesetzten Leitfähigkeitstyp auf. In diesem Fall trägt die innere Wanne 4 eine n-Dotierung. Entsprechend weist das zweite innere Kontaktgebiet 42 eine Dotierung vom p-Leitfähigkeitstyp auf.
Zwischen dem zweiten inneren Kontaktgebiet 42 und der mittleren Wanne 3 ist ein zusätzlicher pnp-Kontakttransistor T3 ausgebildet, der über den Bahnwiderstand R3 der inneren Wanne 4 ansteuerbar ist und im ESD-Belastungsfall zusätzlich zu einem parasitären npn-Wannentransistor T2 anspricht. Die mit dem Ansprechen des pnp-Kontakttransistors T3 einhergehende Löcherinjektion führt zu einer Verlagerung des sich im ESD-Belastungsfall durch den Stromfluss einstellenden elektrischen Felds in die Tiefe des Halbleitersubstrats 1 sowie zu einer Abflachung des elektrischen Feldstärkeverlaufs. Insgesamt ergibt sich eine bessere Verteilung der durch den ESD-Belastungsfall hervorgerufenen lokalen thermischen Belastung im Halbleitersubstrat.
Die 4 führt die in der 3 stark vereinfacht dargestellte Diodenstruktur näher aus. Die Diodenstruktur 92 ist in einem Halbleitersubstrat 1 ausgebildet, das ein schwach p-dotiertes Grundsubstrat 6 und eine auf das Grundsubstrat 6 epitaktisch aufgewachsene schwach n-dotierte Prozessschicht 5 umfasst. Die äußere Wanne 2 umfasst eine in einem Übergangsbereich zwischen dem Grundsubstrat 6 und der epitaktischen Schicht 5 ausgebildete vergrabene Schicht 22 und von einer Substratoberfläche 10 des Halbleitersubstrats 1 eingebrachte äußere Sinkerstrukturen 23. Sowohl die äußeren Sinkerstrukturen 21 als auch die vergrabene Schicht 22 weisen eine gegenüber der Dotierung der epitaktischen Schicht um mindestens den Faktor 10 erhöhte Dotierung auf.
Die mittlere Wanne 3 setzt sich aus einer inneren Schicht 33 (p_bot) und aus vertikalen inneren Sinkerstrukturen 32 (p_top) zusammen.
Die innere Wanne 4 umfasst einen Abschnitt der unveränderten epitaktischen Schicht 5 als Grundgebiet 44. Vom Grundgebiet 44 ist im Halbleitersubstrat 1 ein n-leitendes Kerngebiet 43 eingeschlossen, das eine gegenüber der Dotierung des Grundgebiets um mindestens den Faktor 10 erhöhte Dotierung aufweist. Vom Kerngebiet 43 sind im Halbleitersubstrat 1 n-leitende erste innere Kontaktgebiete 41 und p-leitende zweite innere Kontaktgebiete umschlossen. Das n-leitende erste innere Kontaktgebiet 41 weist eine gegenüber dem Kerngebiet 43 um mindestens den Faktor 10 erhöhte Dotierung auf.
Die äußere Wanne 2 der Diodenstruktur 92 ist durch p-leitende Trennsinkerstrukturen 51, 52 von benachbarten weiteren Wannenstrukturen 24 getrennt, in denen etwa Transistorstrukturen 91 ausgebildet sind. Das Grundsubstrat 6 ist mit einem Substratanschluss S verbunden.
Die 5A bis 5C zeigen Simulationsergebnisse für die Stromdichte- und Wärmeverteilung in einer herkömmlichen Diodenstruktur jeweils 2 Nanosekunden, 8 Nanosekunden bzw. 12 Nanosekunden nach Beaufschlagung des Kathodenanschlusses mit einer linearen Stromrampe von 2mA/μm/ns und einer Dauer von 5 Nanosekunden im Bereich des n-leitenden Kerngebiets 43 und des n-leitenden Grundgebiets 44, der anschließenden g-leitenden mittleren Wanne 3 sowie der der n-leitenden äußeren Wanne 2. Die Dichte von Strompfadlinien 7 korrespondiert mit einer sich einstellenden Stromdichte.
In der 5A geben eine 300°-Isotherme 81' und eine 340°-Isotherme 82' die Temperaturverteilung im Halbleitersubstrat Nanosekunden nach Beaufschlagung mit der Stromrampe wieder. Anhand des Verlaufs der 325°-Isotherme 83' in der 5B nach 8 Nanosekunden und der 325°-Isotherme 84' sowie der 500°-Isotherme 85' nach 12 Nanosekunden lässt sich erkennen, dass die Stromverteilung thermisch bedingt lateral in Richtung des pn-Übergangs zwischen dem n-dotierten Grundgebiet 44 und der p-dotierten mittleren Wanne 3 wandert.
In der Folge kommt es dort zu einer lokalen Überhitzung, die zur Zerstörung der Diodenstruktur führt.
Die 6A bis 6D zeigen den 5A bis 5C entsprechende Simulationsergebnisse für die Stromdichte- und Wärmeverteilung in einer Diodenstruktur nach einem Ausführungsbeispiel der Erfindung jeweils 2 Nanosekunden, 8 Nanosekunden, 12 Nanosekunden und 50 Nanosekunden nach Beaufschlagung des Kathodenanschlusses mit der Stromrampe entsprechend der 5.
Dabei ist in der 6A eine 300°-Isotherme 81 und eine 311,6°-Isotherme 82, in der 6B die 300°-Isotherme 83', in der 6C die 300°-Isotherme 84' sowie in der 6D die 300°-Isotherme 84' und die 330°-Isotherme 86 dargestellt.
An der Verteilung der Strompfadlinien 7 ändert sich bis 50 Nanosekunden nach Beaufschlagung mit der Stromrampe wenig. Entsprechend verteilt sich die Erwärmung im Halbleitersubstrat vergleichsweise gleichmäßig. Insbesondere aus der 6A ergibt sich zusätzlich, dass sich ein Temperaturmaximum im Vergleich zur 5A in einer größeren Tiefe im Halbleitersubstrat einstellt, in der sich eine bessere Wärmeableitung ergibt als in oberflächennahen Bereichen.
Die in der 7A bzw. 7B dargestellten Diagramme geben die elektrische Feldstärke im Halbleitersubstrat in Abhängigkeit von einem Abstand zur Substratoberfläche für die Diodenstrukturen entsprechend der 5 bzw. 6 jeweils 2 Nanosekunden nach Beaufschlagung mit der Stromrampe entsprechend der 5 wieder.
Während sich die maximale Feldstärke in einer herkömmlichen Diodenstruktur gemäß der 7A innerhalb eines Bereichs von 200 bis 700 Nanometern unterhalb der Substratoberfläche einstellt und ein Maximum von über 2·10⁵ V/m erreicht, ist der Feldstärkeverlauf in der Diodenstruktur der 6 abgeflacht und erreicht ein Maximum von lediglich etwa 10⁴ V/m in einem vergleichsweise großen Abstand von 4 Mikrometern zur Substratoberfläche.
Die folgenden Figuren beziehen sich auf die Anordnung von erstem und zweitem inneren Kontaktgebiet zueinander. Bei allen beschriebenen Strukturen sind dabei das erste und das zweite innere Kontaktgebiet gegeneinander austauschbar.
In der 8A ist ein Ausführungsbeispiel der erfindungsgemäßen Diodenstruktur gezeigt, bei dem ein erstes inneres Kontaktgebiet 41 rechteckförmig ausgebildet und von einem zweiten inneren Kontaktgebiet 42 umgeben ist.
Im Ausführungsbeispiel der 8B sind zwei gleichartig ausgebildete Teilgebiete des ersten inneren Kontaktgebiets 41 von einem zweiten inneren Kontaktgebiet 42 umschlossen. Die Struktur der 8B ist um weitere Teilgebiete des ersten inneren Kontaktgebiets 41 erweiterbar.
In der 9A ist das erste innere Kontaktgebiet als regelmäßiges Sechseck ausgebildet und vom zweiten inneren Kontaktgebiet 42 umschlossen.
Die 9A lässt sich wie in der 9B gezeigt um weitere Teilgebiete der beiden inneren Kontaktgebiete 41, 42 erweitern, so dass Teilgebiete der beiden inneren Kontaktgebiete 41, 42 jeweils abwechselnd aufeinander folgen.
Gemäß der 9C kann die in der 9A gezeigte Zellenstruktur sich in mindestens einer Flächenachse wiederholend angeordnet werden.
Die in den 10A und 10B gezeigten Anordnungen entsprechen den Anordnungen der 9A und 9B, wobei die inneren Kontaktgebiete bzw. die Teilgebiete der inneren Kontaktgebiete kreis- bzw. ringförmig ausgebildet sind.

1: Halbleitersubstrat
10: Substratoberfläche
2: drittes Halbleitergebiet (äußere Wanne)
21: äußeres Kontaktgebiet
22: vergrabene Schicht
23: äußere Sinkerstruktur
24: Nachbarwanne
3: zweites Halbleitergebiet (mittlere Wanne)
31: mittleres Kontaktgebiet
32: innere Sinkerstruktur
33: innere Schicht
4: erstes Halbleitergebiet (innere Wanne)
41: inneres Kontaktgebiet vom ersten Leitfähigkeitstyp
42: inneres Kontaktgebiet vom zweiten Leitfähigkeitstyp
43: Kerngebiet
44: Grundgebiet
5: Prozessschicht
51: Trennsinkerstruktur
52: Trennsinkerstruktur
7: Strompfadlinie
81: 300°-Isotherme
81': 300°-Isotherme
82: 311,6°-Isotherme
82': 340°-Isotherme
83: 300°-Isotherme
83': 325°-Isotherme
84: 300°-Isotherme
84': 325°-Isotherme
85: 300°-Isotherme
85': 500°-Isotherme
86: 330°-Isotherme
9: Leistungsschaltanordnung
91: Transistorstruktur
92: Diodenstruktur
A: Anodenanschluss
D: Diode
K: Kathodenanschluss
L: induktive Last
M: Feldeffekttransistor
P: Leistungsschaltanordnung
Q1: Anschluss
Q2: Anschluss
Q3: Anschluss
R1: Bahnwiderstand von 2
R2: Bahnwiderstand von 3
R3: Bahnwiderstand von 4
R4: Bahnwiderstand von 1
S: Substratanschluss
T1: parasitärer bipolarer Substrattransistor
T2: parasitärer Wannentransistor
T3: parasitärer Kontakttransistor
+V: positive Versorgungsspannung
–V: negative Versorgungsspannung

Claims

Diodenstruktur mit – einem in einem Halbleitersubstrat (1) ausgebildeten ersten Halbleitergebiet (4) mit einer Grunddotierung von einem ersten Leitfähigkeitstyp, – einem an das erste Halbleitergebiet (4) anschließenden zweiten Halbleitergebiet (3) von einem dem ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp, – einem die Funktionalität der Diodenstruktur bestimmenden pn-Übergang (D) zwischen dem ersten (4) und dem zweiten (3) Halbleitergebiet, – einem an das zweite Halbleitergebiet (3) anschließenden dritten Halbleitergebiet (2) vom ersten Leitfähigkeitstyp, wobei das dritte Halbleitergebiet (2) an ein Grundsubstrat (6) vom zweiten Leitfähigkeitstyp anschließt, – mindestens einem innerhalb des ersten Halbleitergebiets (4) ausgebildeten und an eine Substratoberfläche (11) des Halbleitersubstrats (1) anschließenden ersten inneren Kontaktgebiet (41) mit einer gegenüber der Grunddotierung erhöhten Kontaktdotierung vom ersten Leitfähigkeitstyp, – einem mit dem ersten Halbleitergebiet (4) im Bereich des inneren Kontaktgebiets (41) verbundenen ersten Anschluss (K, A) und – einem mit dem zweiten Halbleitergebiet (3) verbundenen zweiten Anschluss (A, K), wobei einer der Anschlüsse (A, K) als Kathodenanschlusss (K) und der andere Anschluss als Anodenanschluss (A) zu betreiben ist und das dritte Halbleitergebiet (2) mit dem zweiten Anschluss (A, K) verbunden ist, gekennzeichnet durch mindestens ein innerhalb des ersten Halbleitergebiets (4) ausgebildetes und mit dem ersten Anschluss (K, A) verbundenes zweites inneres Kontaktgebiet (42) vom zweiten Leitfähigkeitstyp.
Diodenstruktur nach Anspruch 1, dadurch gekennzeichnet, dass das zweite innere Kontaktgebiet (42) an die Substratoberfläche (11) des Halbleitersubstrats (1) anschließt.
Diodenstruktur nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass das erste Halbleitergebiet (4) als mindestens eine im Halbleitersubstrat (1) vom zweiten Halbleitergebiet (3) umschlossene innere Wanne (4) ausgebildet ist.
Diodenstruktur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das zweite Halbleitergebiet (3) als mindestens eine im Halbleitersubstrat (1) vom dritten Halbleitergebiet (2) umschlossene mittlere Wanne (3) ausgebildet ist.
Diodenstruktur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das zweite innere Kontaktgebiet (42) in einem an die Substratoberfläche (11) anschließenden Abschnitt vom ersten inneren Kontaktgebiet (41) umfangen ist.
Diodenstruktur nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das erste innere Kontaktgebiet (42) in einem an die Substratoberfläche (11) anschließenden Abschnitt vom zweiten inneren Kontaktgebiet (41) umfangen ist.
Diodenstruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das erste und das zweite innere Kontaktgebiet (42) jeweils eine Mehrzahl von Teilgebieten umfassen, wobei durch jeweils ein Teilgebiet des ersten inneren Kontaktgebiets (41) und ein Teilgebiet des zweiten inneren Kontaktgebiets (42) eine sich in mindestens in eine der Flächenachsen der Substratoberfläche (11) wiederholende Zellenstruktur ausgebildet ist.
Diodenstruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass mindestens das erste (41) oder das zweite (42) innere Kontaktgebiet jeweils eine Mehrzahl von Teilgebieten umfassen, wobei jeweils ausgehend von einem ersten Teilgebiet eines der beiden inneren Kontaktgebiete (41, 42) aus jeweils aufeinander folgend ein Teilgebiet des einen inneren Kontaktgebiets (41, 42) von einem Teilgebiet des jeweils anderen inneren Kontaktgebiets (42, 41) schalenartig umfangen ist.
Diodenstruktur nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp der n-Leitfähigkeitstyp ist.
Leistungsschaltanordnung (9) mit einer Diodenstruktur (92) nach einem der Ansprüche 1 bis 9, wobei die Leistungsschaltanordnung (9) mindestens eine innerhalb einer auf dem Grundsubstrat (6) aufliegenden ersten Wannenstruktur (24) vom ersten Leitfähigkeitstyp ausgebildete Transistorstruktur (91) aufweist, die Diodenstruktur (92) innerhalb einer aus dem dritten Halbleitergebiet gebildeten zweiten Wannenstruktur (2) vom ersten Leitfähigkeitstyp ausgebildet ist und die Leistungsschaltanordnung (9) die erste (24) und zweite (2) Wannenstruktur voneinander trennende und zum Grundsubstrat (6) vertikale Trennstrukturen (51, 52) vom zweiten Leitfähigkeitstyp aufweist.
Leistungsschaltanordnung nach Anspruch 10, dadurch gekennzeichnet, dass die zweite Wannenstruktur (2) aus einer vergrabenen Schicht (22) zwischen einer Unterkante des zweiten Halbleitergebiets (3) und dem unterliegenden Grundsubstrat (6) sowie aus von einer Substratoberfläche (10) aus implantierten vertikalen äußeren Sinkerstrukturen (23) gebildet wird.
Leistungsschaltanordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Dotierung der vergrabenen Schicht (22) und der äußeren Sinkerstrukturen (23) gegenüber einer Grunddotierung einer auf dem Grundsubstrat (6) epitaktisch aufgewachsenen Prozessschicht (5) erhöht ist.