DE19654163B4 - Schutzvorrichtung für eine Halbleiterschaltung - Google Patents

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Abstract

Schutzvorrichtung für eine Halbleitersubstrat mit:
einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps;
einem ersten Gebiet (2a) eines zweiten Leitfähigkeitstyps, das im Substrat (1) ausgebildet ist und ein darin ausgebildetes erstes Gebiet (3a) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) sowie ein darin ausgebildetes erstes Gebiet (4a) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des ersten Gebiets (2a) aufweist;
einem zweiten Gebiet (2b) eines zweiten Leitfähigkeitstyps, welches im Substrat (1) ausgebildet ist und vom ersten Gebiet (2a) eines zweiten Leitfähigkeitstyps beabstandet ist, wobei das zweite Gebiet (2b) des zweiten Leitfähigkeitstyps ein darin ausgebildetes zweites Gebiet (3b) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) sowie ein darin ausgebildetes zweites Gebiet (4b) des zweiten Leitfähigkeitstyps aufweist mit einer größeren Dotierungdichte als die des zweiten Gebiets (2b);
einem dritten Gebiet (6a) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Schutzvorrichtung für eine Halbleiterschaltung und insbesondere auf eine bilaterale Schutzvorrichtung mit der eine Halbleiterschaltung sowohl vor positiven als auch vor negativen Überspannungen geschützt wird.
  • Halbleitervorrichtungen besitzen oftmals Eingangs/Ausgangs-Schutzschaltungen, die die interne Schaltung der Halbleitervorrichtung gegenüber hohen Spannungen, wie beispielsweise einer elektrostatischen Entladung (ESD), schützen, die einem Eingangsanschluß oder einem Ausgangsanschluß der internen Schaltung unabsichtlich zugeführt wird. Herkömmliche Schutzvorrichtungen verwenden eine Diode, einen Widerstand oder einen Transistor, um die internen Halbleiterschaltungen zu schützen. In letzter Zeit wurden sogar Thyristoren oder ein Silizium gesteuerter Gleichrichter (SCR) in Schutzvorrichtungen verwendet.
  • Die 1 zeigt eine schematische Schnittansicht, die eine herkömmliche elektrostatische Schutzvorrichtung darstellt, und einen Silizium gesteuerten Gleichrichter (SCR) aufweist. Ein n-Gebiet 2 wird in einem p-Substrat 1 ausgebildet. Ein p+-Gebiet 3 und ein benachbartes n+-Gebiet 4 werden in dem n-Gebiet 2 ausgebildet. Ein zweites n+-Gebiet 5 wird im Substrat 1 ausgebildet. Das Gebiet 5 ist vom n-Gebiet 2 beabstandet. Die Tiefe des Übergangs des Gebiets 5 ist flacher als die des n-Gebiets 2 und ähnlich zur Tiefe des Übergangs des p+-Gebiets 3 und des n+-Gebiets 4. Eine Oxidschicht 10 wird zwischen dem p+-Gebiet 3 und dem ersten n+-Gebiet 4 ausgebildet. Hierbei entsteht ein parasitärer pnp-Transistor, wobei das Gebiet 3 den Emitter, das Gebiet 2 die Basis und das Substrat 1 den Kollektor darstellt. Das p+-Gebiet 3 und das n+-Gebiet 4 sind mit dem Eingangs/Ausgangs-Anschluß PAD der Halbleitervorrichtung verbunden und werden gemeinsam als Anode bezeichnet. Das n+-Gebiet 5 ist mit Masse Vss verbunden und wird als Kathode bezeichnet.
  • Wenn eine große positive Spannung an den Anschluß PAD angelegt wird, tritt im parasitären pnp-Transistor ein Durchbruch auf, wodurch der Strom über die Kathode auf Masse entladen wird. Der SCR besitzt einen Vorteil dahingehend, daß ein großer Strombetrag selbst durch einen kleinen Bereich des gesamten SCRs entladen werden kann. Die Durchbruchspannung des parasitären pnp-Transistors (d.h. die Triggerspannung des SCR) ist jedoch sehr hoch, üblicherweise liegt sie zwischen 40 bis 70 Volt. Die internen Schaltungen der Halbleitervorrichtung können jedoch bereits durch eine ESD von weniger als 40 Volt beschädigt werden, weshalb sie ungeschützt sind.
  • Die Durchbruchsspannung des parasitären pnp-Transistors kann durch Erhöhung der Dotierdichte von entweder dem Substrat 1 oder dem n-Gebiet 2 verringert werden. So wurden bereits ein SCR mit geringer Triggerspannung (LVTSCR) und ein modifizierter bilateralter SCR (MLSCR) vorgeschlagen, die eine erhöhte Dotierdichte aufweisen, um die Triggerspannung zu verringern.
  • Die 2 zeigt eine schematische Schnittansicht, die einen herkömmlichen SCR mit geringer Triggerspannung (LVTSCR) darstellt. In einer SCR-Schutzvorrichtung gemäß 2 wird ein n+-Drain-Anstich 6 an der Schnittstelle zwischen dem Substrat 1 und dem n-Gebiet 2 ausgebildet. Die Tiefe des Übergangs des Drain-Anstichs 6 ist ähnlich der Tiefe des zweiten n+-Gebiets 5. Eine dicke Oxidschicht 10 wird zwischen dem Drain-Anstich 6 und dem p+-Gebiet 3 ausgebildet. Ein isoliertes Gate mit einem dünnen Gateisolator 22 und einer Gateelektrode 24 wird über dem Substrat 1 ausgebildet und überbrückt den Drain-Anstich 6 und das zweite n+-Gebiet 5. Das Gate und das n+-Gebiet 5 sind mit Masse verbunden. Der MLSCR unterscheidet sich vom LVSCR dahingehend, daß anstelle eines Gates eine Oxidschicht über dem Substrat abgeschieden wird und die n+-Gebiete 5 und 6 überbrückt.
  • Wenn am Anschluß PAD eine Überspannung angelegt wird, tritt zunächst ein Durchbruch zwischen dem Substrat 1 und dem Drain-Anstich 6 auf, bevor ein Durchbruch zwischen dem Substrat 1 und dem n-Gebiet 2 auftritt, da der Drain-Anstich 6 eine hohe n+-Ladungsträgerdichte aufweist. Darüber hinaus ist die Triggerspannung bzw. Auslösespannung sehr gering, da der MLSCR einen Metall-Oxid-Halbleiter (MOS)-Transistor aufweist, bei dem der Drain-Anstich 6 und das zweite n-Gebiet 5 eine jeweilige Source und Drain darstellen. Die Triggerspannung eines LVTSCR ist sehr gering und beträgt üblicherweise 10 bis 15 Volt.
  • Wenn eine positive Spannung unterhalb der Triggerspannung des LVTSCR dem Anschluß PAD zugeführt wird, fließt ein kleiner Strom zwischen der Anode und der Kathode. Wenn eine über der Triggerspannung des LVTSCR liegende positive Spannung dem Anschluß PAD zugeführt wird, schaltet der parasitäre vertikale pnp-Transistor EIN, wodurch der Überstrom nach Masse entladen wird, und die internen Schaltungen geschützt werden. Wenn der Durchbruch zwischen dem Drain-Anstich 6 und der Kathode auftritt, erhöht sich die Temperatur des Drain-Anstichs 6. Unter Hochspannungsbedingungen wird jedoch der relative Hochtemperatur-Drain-Anstich 6 umgangen, da der Strom ebenso durch eine große Übergangsoberfläche des parasitären horizontalen npn-Transistors und den vertikalen pnp-Transistors entladen wird. Demzufolge besitzt der LVTSCR hervorragende Schutzeigenschaften gegenüber positiver ESD.
  • Wenn eine relativ kleine negative ESD dem Anschluß PAD zugeführt wird, wird ein Elektron aus dem n-Gebiet 2 in das Substrat 1 ausgestoßen, wodurch ein Stromfluß entsteht, wenn eine schwache negative Spannung dem PAD-Anschluß zugeführt wird. Wenn eine große negative ESD-Spannung dem Anschluß PAD zugeführt wird, schaltet der aus dem n-Gebiet 2 (Emitter), dem Substrat 1 (Basis) und dem zweiten n+-Gebiet 5 (Kollektor) bestehende parasitäre Transistor ein, wodurch ein Stromentladungspfad geschaffen wird. Jedoch erhöht sich die Temperatur der Kathode, d.h. des zweiten n+-Gebiets 5 mit ihrer dazugehörigen Umgebung, da die Tiefe des Übergangs des zweiten n+-Gebiets 5 flach ist. Wenn der hohe Stromfluß die Temperatur der Kathode ausreichend anhebt, wird die Metallelektrode kurzgeschlossen oder unterbrochen, wodurch die Vorrichtung beschädigt wird. Demzufolge liefert ein herkömmlicher LVTSCR oder MLSCR keinen angemessenen Schutz gegenüber großen negativen Spannungen, die dem Anschluß PAD zugeführt werden.
    •
  • Der Erfindung liegt daher die Aufgabe zugrunde eine Schutzvorrichtung für interne Schaltungen einer Halbleitervorrichtung zu schaffen, die einen von entweder einer positiven oder negativen Überspannung herrührenden Strom wirkungsvoll entladen kann, wodurch die Nachteile und Begrenzungen des Standes der Technik beseitigt werden.
  • Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst.
  • Eine erfindungsgemäße Vorrichtung ist in einer Schutzvorrichtung für eine Halbleiterschaltung realisiert, die ein p-Halbleitersubstrat und erste und zweite voneinander beabstandete n-Gebiete aufweist, die im Substrat ausgebildet sind. Jedes im Substrat ausgebildete n-Gebiet besitzt ein p+- und ein erstes n+-Gebiet, welches darin ausgebildet ist. Jedes n-Gebiet besitzt darüber hinaus einen darin ausgebildeten n+-Drain-Anstich, der einen Abschnitt im Substrat in der Nähe des n-Gebiets aufweist. Die Drain-Anstiche sind derart ausgebildet, daß sie eine höhere Dotierstoffkonzentration bzw. Dotierdichte aufweisen als die in den n-Gebieten ausgebildeten n+-Gebiete. Zum Ausbilden eines MOS-Transistors wird ein Gate auf dem Substrat ausgebildet, wobei die n+-Drain-Anstiche als Source und Drain wirken. Das in einem n-Gebiet ausgebildete p+-Gebiet und n+-Gebiet ist mit einem Anschluß PAD der Halbleitervorrichtung verbunden. Die p+- und +-Gebiete des anderen n-Gebiets sind mit einem Versorgungsspannungsanschluß oder mit Masse verbunden, die als Vss der Halbleitervorrichtung bezeichnet wird. Das Gate ist mit Masse verbunden.
  • Die Schutzvorrichtung für eine Halbleiterschaltung gemäß der vorliegenden Erfindung schützt eine Halbleitervorrichtung sowohl vor positiven als auch vor negativen Überspannungen.
  • Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher beschrieben.
    •
  • Es zeigen:
  • 1 eine schematische Schnittansicht eines herkömmlichen elektrostatischen Schutz-siliziumgesteuerten Gleichrichters (SCR);
  • 2 eine schematische Schnittansicht eines herkömmlichen Niederspannungstrigger-SCR (LVTSCR);
  • 3 eine Schnittansicht einer elektrostatischen Schutzvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung; und
  • 4 eine graphische Darstellung, die die Charakteristika einer elektrostatischen Schutzvorrichtung gemäß dem Ausführungsbeispiel nach 3 darstellt.
  • Eine elektrostatische Schutzvorrichtung gemäß einem bevorzugten erfindungsgemäßen Ausführungsbeispiel ist in 3 allgemein dargestellt. Zwei n-Gebiete 2a und 2b sind in einem p-Substrat 1 ausgebildet. Die Gebiete 2a und 2b sind mit einem ausreichenden Abstand voneinander beabstandet, wodurch auf dem Substrat 1 Raum für n+-Gebiete 6a und 6b sowie das nachfolgend im Einzelnen beschriebene Gate geschaffen wird. Im dargestellten Ausführungsbeispiel sind die Gebiete 2a und 2b mit einer ähnlichen Tiefe ausgebildet, obwohl die Erfindung nicht auf diesen Aufbau beschränkt ist.
  • Ein p+-Gebiet 3a und n+-Gebiet 4a werden in einem Gebiet 2a ausgebildet. Ein p+-Gebiet 3b und ein n+-Gebiet 4b werden im Gebiet 2b ausgebildet. Im dargestellten Ausführungsbeispiel sind die Gebiete 3a und 4a ebenso wie die Gebiete 3b und 4b beabstandet, obwohl die Erfindung nicht darauf beschränkt ist. Ein n+-Drain-Anstich 6a wird derart ausgebildet, daß er sowohl das Gebiet 2a als auch das Substrat 1 überlappt und kontaktiert. Ein zweiter n+-Drain-Anstich 6b wird ebenso derart ausgebildet, daß er die Grenze zwischen dem Gebiet 2b und dem Substrat 1 überlappt. Die n+-Drain-Anstiche 6a und 6b werden in der Nähe eines zentralen Bereichs des Substrats 1 ausgebildet. Die Gebiete 2a, 2b, 3a, 3b, 4a, 4b, 6a und 6b sind hinsichtlich dieses mittleren Bereichs bzw. Zentrums symetrisch und identisch.
  • Für den Fachmann ergibt sich dadurch, daß ein Paar von vertikalen pnp-Transistoren Tr.1 und Tr.2 dadurch ausgebildet werden, wobei die entsprechenden Gebiete 3a und 3b als Emitter, die Gebiete 2a und 2b als Basis und das Substrat 1 als Kollektor für jeden Transistor dienen. Darüber hinaus wird ein horizontaler npn-Transistor Tr.3 ausgebildet, der mit seinem n-Gebiet 2b einen Emitter, dem Substrat 1 eine Basis und dem n-Gebiet 2a einen Kollektor aufweist.
  • Im dargestellten Ausführungsbeispiel wird auf dem Substrat 1 zum Ausbilden eines MOS-Transistors mit den Gebieten 6a und 6b als Source und Drain ein Gate ausgebildet. Das Gate besitzt eine leitende Schicht 24 und eine dünne isolierende Schicht 22, obwohl die Erfindung nicht auf diesen Aufbau beschränkt ist.
  • Die Gebiete 3a und 4a sind mit dem Eingangs/Ausgangs-Anschluß PAD der zu schützenden Halbleiterschaltung verbunden. Die Gebiete 3b und 4b sind mit einem ersten Spannungsanschluß verbunden, der sich entweder auf einen Versorgungsspannungsanschluß (Vdd) oder eine Masse (Vss) der Halbleiterschaltung bezieht. Das Gate ist mit einem zweiten Spannungsanschluß verbunden, der auf Masse liegt. Die Arbeitsweise der erfindungsgemäßen Schutzvorrichtung wird nachfolgend beschrieben. In der Beschreibung sind die Gebiete 3b und 4b mit Vdd verbunden. Wenn dem Anschluß PAD eine positive Spannung zugeführt wird, bildet sich eine Verarmungsschicht aus, da der Übergang des mit dem Anschluß PAD und dem Substrat 1 verbundenen Drain-Anstich in umgekehrter Richtung vorgespannt ist. Wenn die Spannung die Durchbruchsspannung des npn-Transistors Tr.1 übersteigt, tritt ein Übergangs-Durchbruch auf und der Transistor Tr.1 wird eingeschaltet. Da der Kollektorstrom des pnp-Transistors auch der Basisstrom des horizontalen npn-Transistors Tr.3 ist, wird ebenso der horizontale Transistor eingeschaltet, wodurch der Strom entladen wird.
  • Wenn eine negative Spannung dem Anschluß PAD zugeführt wird, wird eine Verarmungsschicht ausgebildet, da der Übergang des mit der Versorgungsspannung Vdd und dem Substrat 1 verbundene Drain-Anstichs 6b in umgekehrter Richtung vorgespannt ist. Wenn die Spannung groß genug ist, tritt Übergangs-Durchbruch auf und der vertikale pnp-Transistor Tr.2 wird eingeschaltet. Da der Kollektorstrom des pnp-Transistors Tr.2 ebenso der Basisstrom eines horizontalen npn-Transistors Tr.4 mit dem n-Gebiet 2a als Emitter, dem Substrat 1 als Basis und dem n-Gebiet 2b als Kollektor ist, wird der horizontale Transistor Tr.4 eingeschaltet, wodurch der Strom entladen wird.
  • In einem weiteren Ausführungsbeispiel der Erfindung ist der gesamte Aufbau und die Arbeitsweise gleich der des bevorzugten Ausführungsbeispiels mit Ausnahme, daß die Dotierdichten fo der n+-Drain-Anstiche 6a und 6b größer sind als die Dotierdichten der Gebiete 4a und 4b. Diese höheren Dotierdichten der n+-Drain-Anstiche 6a und 6b verringern die Übergangs-Durchbruchsspannung und verringern darüber hinaus die Triggerspannung.
  • Die 4 zeigt eine graphische Darstellung, die eine Charakteristik einer elektrostatischen bilateralen Schutzvorrichtung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung darstellt. Eine horizontale Achse bezeichnet die Spannung während eine vertikale Achse den Strom angibt, wobei VT die Triggerspannung der bilateralen Vorrichtung gemäß dem erfindungsgemäßen bevorzugten Ausführungsbeispiel angibt.
  • Wie vorstehend beschrieben ist die erfindungsgemäße Schutzvorrichtung gemäß dem bevorzugten Ausführungsbeispiel eine bilaterale Vorrichtung, wobei die Wirkung der vorliegenden Erfindung in der Tatsache begründet liegt, daß der Strom durch die SCR-Operation für positive und negative Überspannungen entladen werden kann. Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung liefert eine Schutzvorrichtung, die aufgrund von am Anschluß PAD der Halbleiterschaltung anliegenden entweder positiven oder negativen Überspannungen Strom entlädt, wodurch die Erfindung insbesondere für den Schutz von Wechselstromschaltungen geeignet ist.
  • Eine erfindungsgemäße Vorrichtung kann darüber hinaus wesentlich breiter charakterisiert werden, wobei sie ein Halbleitersubstrat 1 von einem ersten Leistungstyp mit voneinander beabstandeten ersten und zweiten Gebieten 4 und 5 von einem zweiten Leitungstyp aufweisen kann. Jedes Gebiet des zweiten Leitungstyps besitzt ein erstes Gebiet 4 eines dritten Leitungstyps und ein erstes Gebiet 4 eines vierten Leitungstyps. Ein Drain-Anstich 6 eines vierten Leitungstyps ist in einem jeweiligen ersten und zweiten Gebiet 4 und 5 vom zweiten Leitungstyp ausgebildet und erstreckt sich in das Substrat 1. In dieser Vorrichtung bestehen die Gebiete vom ersten Leitungstyp aus einem p-Leitungstyp, die Gebiete vom zweiten Leitungstyp aus einem n-Leitungstyp, die Gebiete vom dritten Leitungstyp aus einem p+-Leitungstyp und die Gebiete vom vierten Leitungstyp aus einem n+-Leitungstyp. Ein Gate 20 ist über dem Substrat zum Ausbilden eines MOS-Transistors ausgebildet, der Drain-Anstiche 6a und 6b eines vierten Leitungstyp als Source und Drain aufweist.
  • Weitere Ausführungsbeispiele der vorliegenden Erfindung ergeben sich für den Fachmann in naheliegender Weise, wenn die in der Beschreibung offenbarte Erfindung näher betrachtet wird. Die Beschreibung und die Beispiele sind lediglich beispielhaft, wobei sich der Schutzumfang der folgenden Erfindung aus den Patentansprüchen ergibt.
  • Es wird eine Schutzvorrichtung zum Schützen einer Halbleiterschaltung vor positiven und negativen Überspannungen, wie beispielsweise statischen elektrischen Entladungen, offenbart. Ein p-Substrat besitzt ein Paar von voneinander beabstandeten n-Gebieten, die darin ausgebildet sind. Jedes der voneinander beabstandeten n-Gebiete besitzt ein darin ausgebildetes p+-Gebiet und ein n+-Gebiet. Jedes der voneinander beabstandeten n-Gebiete be sitzt darüber hinaus einen n+-Drain-Anstich, der einen Abschnitt aufweist, der in Kontakt mit dem Substrat steht. Das n+-Gebiet und ein p+-Gebiet eines der voneinander beabstandeten n-Gebiete ist mit einem Anschluß der Halbleiterschaltung verbunden. Das n+-Gebiet und das p+-Gebiet des anderen n-Gebiets ist mit einer Versorgungsspannung der Halbleitervorrichtung verbunden. Auf dem p-Halbleitersubstrat ist ein isolierendes Gate ausgebildet, welches mit beiden n+-Drain-Anstichen in Kontakt steht. Das Gate liegt auf Masse. Die bilaterale Schutzvorrichtung gemäß der vorliegenden Erfindung schützt Halbleiterschaltungen gegenüber positiven und negativen Überspannungen.

Claims (3)

  1. Schutzvorrichtung für eine Halbleitersubstrat mit: einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; einem ersten Gebiet (2a) eines zweiten Leitfähigkeitstyps, das im Substrat (1) ausgebildet ist und ein darin ausgebildetes erstes Gebiet (3a) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) sowie ein darin ausgebildetes erstes Gebiet (4a) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des ersten Gebiets (2a) aufweist; einem zweiten Gebiet (2b) eines zweiten Leitfähigkeitstyps, welches im Substrat (1) ausgebildet ist und vom ersten Gebiet (2a) eines zweiten Leitfähigkeitstyps beabstandet ist, wobei das zweite Gebiet (2b) des zweiten Leitfähigkeitstyps ein darin ausgebildetes zweites Gebiet (3b) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) sowie ein darin ausgebildetes zweites Gebiet (4b) des zweiten Leitfähigkeitstyps aufweist mit einer größeren Dotierungdichte als die des zweiten Gebiets (2b); einem dritten Gebiet (6a) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des ersten Gebiets (2a), das zentral im Substrat (1) ausgebildet ist und in Kontakt mit dem ersten Gebiet (2a) des zweiten Leitfähigkeitstyps steht; und einem vierten Gebiet (6b) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des zweiten Gebiets (2b), das zentral im Substrat (1) ausgebildet ist und in Kontakt mit dem zweiten Gebiet (2b) des zweiten Leitfähigkeitstyps steht, wobei ein Gate in dem Substrat (1) ausgebildet ist, wodurch ein MOS-Transistor mit dem dritten Gebiet (6a) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des ersten Gebiets (2a) und dem vierten Gebiet (6b) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des zweiten Gebiets (2b) als Source und Drain entsteht, und das erste Gebiet (3a) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) und das erste Gebiet (4a) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des ersten Gebiets (2a) mit einem Anschluß (PAD) des Halbleiters verbunden ist, das zweite Gebiet (3b) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) und das zweite Gebiet (4b) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des zweiten Gebiets (2b) mit einem ersten Spannungsanschluß (Vdd) verbunden ist, und das Gate mit einem zweiten Spannungsanschluß (Vss) verbunden ist.
  2. Vorrichtung nach Anspruch 1, bei der das Gate mit einem Massepotential verbunden ist.
  3. Vorrichtung nach Anspruch 1 oder 2, bei der das Gebiet des zweiten Leitfähigkeitstyps (2a, 2b), das Gebiet (3a, 3b) des ersten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des Substrats (1) und das Gebiet (4a, 4b, 6a, 6b) des zweiten Leitfähigkeitstyps mit einer größeren Dotierungdichte als die des ersten bzw. zweiten Gebiets (2a) bzw. (2b) symmetrisch identisch von einem Zentrum des Substrats (1) aus sind.
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