JP2006186225A - 半導体装置 - Google Patents

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Abstract

【課題】 トランジスタを含む半導体装置において、トランジスタ動作後の耐圧を向上させる。
【解決手段】 半導体装置１００は、Ｎ型コレクタ領域１１８と同じ導電型の第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８を介して電流が流れるトランジスタを含む。半導体装置１００において、Ｎ型コレクタ領域１１８と第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８とを含む経路上に、トランジスタが動作状態となったときに、インパクトイオン化により第二導電型領域を形成する部位であるＮ型接続領域１０７が設けられる。
【選択図】 図１

Description

本発明は、半導体装置に関する。
図１９は、基板上にバイポーラトランジスタが形成された従来の半導体装置の構造を示す断面図である。
半導体装置１０は、Ｐ型基板１２と、その上に形成されたＮ型領域１４と、Ｐ型基板１２とＮ型領域１４との間に形成されたＮ型埋込領域１６と、Ｎ型領域１４に形成されたＰ型ベース領域１８と、Ｐ型ベース領域１８に形成されたＮ型エミッタ領域２０およびＰ型ベース引出領域２２と、Ｎ型領域１４に形成されたＮ型コレクタ領域２４と、を含む。ここで、Ｎ型エミッタ領域２０、Ｐ型ベース領域１８、およびＮ型コレクタ領域２４とでＮＰＮトランジスタが構成される。
図２０は、このようなＮＰＮトランジスタのコレクタの電圧Ｖｃとコレクタに流れる電流Ｉｃとの関係を示す図である。コレクタの電圧Ｖｃがコレクタ−ベース間のアバランシェブレークダウン耐圧Ｖｂに達すると、バイポーラトランジスタはブレークダウンを起こし、コレクタからＰ型ベース領域１８を介してベースに電流Ｉｂｄが流れ始める。この電流Ｉｂｄが増加すると、Ｐ型ベース領域１８の抵抗成分Ｒｂにより、Ｎ型エミッタ領域２０直下の電位ＶｂｅがＩｂｄ×Ｒｂ分上昇する。この電位Ｖｂｅにより、エミッタ−ベース間のジャンクションがオンし、ベースからエミッタに電流が流れるようになる。このときの電圧がＶｔとなる。これにより、ＮＰＮトランジスタが動作し、電流Ｉｃが流れるようになる。ＮＰＮトランジスタが動作を開始し、電流Ｉｃが流れるようになるにつれ、Ｎ型エミッタ領域２０からＰ型ベース領域１８に注入される電子が増加し、これに伴いホール密度も増加し、実効的なベース幅が増加し始める。これにより、コレクタ−ベース間の空乏層幅が狭められることになり、耐圧が低下し始める。さらに電流Ｉｃが増加すると、ベース幅も増加するが、下方向にはＮ型埋込領域１６が形成されているため、ベース幅の広がりが抑えられ、空乏層幅の縮小も制限され、耐圧の低下も抑えられる。この電圧がＶｈｏｌｄとなる。
特許文献１には、半導体基板上に埋め込み拡散層が形成され、その上に形成されたウェル領域にＭＯＳトランジスタが形成された半導体素子が記載されている。
特開２００３−１９７９０８号公報
ところで、Ｖｈｏｌｄが電源電圧よりも低いと、パルス等の入力によりバイポーラトランジスタが一度スナップバックを起こしたら、その原因がなくなってももとの状態に戻らず、電流が流れ続けるおそれがある。そのため、Ｖｈｏｌｄを高くすることが好ましい。しかし、従来、スナップバック後の電圧Ｖｈｏｌｄは、電流経路上の濃度が大きく変化する箇所（Ｎ型埋込領域１６とＮ型領域１４との境界（Ｃ））の濃度プロファイルで決定される。そのため、耐圧の大幅な向上を容易に実現することは困難であった。
本発明によれば、コレクタまたはドレイン領域と同じ第一導電型の埋込領域を介して電流が流れるトランジスタを含み、前記コレクタまたはドレイン領域と前記埋込領域とを含む経路上に、前記トランジスタが動作状態となったときに、インパクトイオン化により第二導電型領域を形成する部位が設けられたことを特徴とする半導体装置が提供される。
このような構成とすることにより、トランジスタが動作してスナップバックを起こした後には、上記経路上に第二のトランジスタが形成されたのと同様の構成とすることができ、スナップバック後のＶｈｏｌｄを向上させることができる。これにより、トランジスタの耐圧を向上することができる。また、このような構成とすることにより、スナップバック後に半導体装置における電界の集中点を複数に分散させることができるので、個々の点でのストレスを緩和することも可能であり、デバイスの耐久性も良好に保つことができる。
また、本発明の半導体装置において、トランジスタが動作状態となる前は、従来と同様のトランジスタ特性を示すように構成される。これにより、トランジスタをＥＳＤ保護回路として用いた場合に、保護対象の素子を破壊することなく、保護することができる。
ここで、コレクタ（またはドレイン領域）および埋込領域を含む領域を、前記経路上において電流方向に対し垂直に複数に分割することができ、前記部位は、分割された箇所に形成することができる。
本発明によれば、トランジスタを含む半導体装置であって、半導体基板と、前記半導体基板上に形成された第一導電型のドリフト領域と、前記半導体基板と前記ドリフト領域との間に形成されるとともに、前記ドリフト領域よりも不純物濃度が高い第一導電型の埋込領域と、前記ドリフト領域の主面に形成された第一導電型のコレクタまたはドレイン領域、第二導電型のベースまたはボディ領域、および第一導電型のエミッタまたはソース領域と、を含み、前記コレクタまたはドレイン領域と前記埋込領域と含む経路上に、これらの領域よりも不純物濃度が低く、前記ドリフト領域よりも不純物濃度が高い第一導電型の接続領域が形成されたことを特徴とする半導体装置が提供される。
このような構成とすることにより、トランジスタが動作してスナップバックを起こした後にも大電流が接続領域上を流れるようにすることができ、コレクタまたはドレイン領域と埋込領域よりも濃度の低い接続領域でインパクトイオン化が生じ、これらの領域を第二のトランジスタとして機能させることができる。
ここで、トランジスタのスナップバック後に接続領域でインパクトイオン化を生じさせ、コレクタまたはドレイン領域と埋込領域と接続領域とを第二のトランジスタとして機能させるためには、これらの領域における不純物の濃度や経路上の電流方向の接続領域の幅等を好適に制御する必要がある。
本発明によれば、トランジスタを含む半導体装置において、トランジスタ動作後の耐圧を向上させることができる。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本実施の形態において、半導体装置は、コレクタまたはドレイン領域と同じ第一導電型の埋込領域を介して電流が流れるトランジスタを含む。半導体装置において、コレクタまたはドレイン領域と埋込領域とを含む経路上に、トランジスタが動作状態となったときに、インパクトイオン化により第二導電型領域として機能する部位である接続領域が設けられる。
以下の実施の形態において、トランジスタは、ＥＳＤ保護回路として用いられる。また、以下の実施の形態において、第一導電型がＮ型、第二導電型がＰ型である場合を例として説明する。
（第一の実施の形態）
図１は、本実施の形態における半導体装置の構成を模式的に示す図である。本実施の形態において、半導体装置は、ＮＰＮバイポーラトランジスタ（以下、トランジスタＱ１という）を含む。
半導体装置１００は、Ｐ型基板１０２と、Ｐ型基板１０２上に形成されたＰ型エピタキシャル成長層１０４と、Ｐ型エピタキシャル成長層１０４内に形成されたＮ型ドリフト領域１１０と、Ｐ型基板１０２とＮ型ドリフト領域１１０との間に形成された第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８と、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の間に形成されたＮ型接続領域１０７と、Ｎ型ドリフト領域１１０内に形成されたＰ型ベース領域１１２と、Ｐ型ベース領域１１２上に形成されたＮ型エミッタ領域１１４およびＰ型ベース引出領域１１６と、第一のＮ型埋込領域１０６上に形成されたＮ型コレクタ領域１１８と、Ｐ型エピタキシャル成長層１０４上に形成された絶縁酸化膜１２０とを含む。第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、および第二のＮ型埋込領域１０８にかけては、Ｎ型不純物が連続して拡散されている。
図２は、図１の矢印に沿って切断した面における不純物濃度を示す図である。第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８との間のＮ型接続領域１０７（図中Ａと表示）では、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８よりも不純物濃度が低くなっている。また、第二のＮ型埋込領域１０８とＮ型ドリフト領域１１０との境界（図中Ｂと表示）でも、不純物濃度差が生じている。
ここで、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８は、実質的に同じ不純物濃度を有する。また、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８は、実質的に同じ不純物のプロファイルを有する。第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の不純物のピーク濃度は、たとえば１×１０１８ｃｍ−３以上とすることができる。これにより、電流が第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８を流れる際の抵抗を低くすることができる。また、トランジスタＱ１動作時の実効的なＰ型ベース領域１１２の広がりを第二のＮ型埋込領域１０８により阻止することもできる。なお、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の不純物のピーク濃度は、とくに制限されないが、たとえば１×１０２０ｃｍ−３以下とすることができる。
Ｎ型接続領域１０７は、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８よりも不純物濃度が低くなるように形成される。これにより、トランジスタＱ１動作時に、インパクトイオン化によりＮ型接続領域１０７にＰ型領域として振舞う部位が形成されるようにすることができる。また、Ｎ型接続領域１０７は、Ｎ型ドリフト領域１１０よりも不純物濃度が高くなるように形成される。これにより、電流がＮ型接続領域１０７を優先的に流れるようになる。
次に、図３を参照して、本実施の形態における半導体装置１００の動作を説明する。
まず、コレクタの電圧を上げていくと、ベースとコレクタ間の空乏層が広がる。コレクタの電圧Ｖｃがコレクタ−ベース間のアバランシェブレークダウン耐圧Ｖｂに達すると、トランジスタＱ１はブレークダウンを起こし、コレクタからＰ型ベース領域１１２を経由してベースに電流Ｉｂｄが流れ始める。電流Ｉｂｄが増加すると、Ｐ型ベース領域１１２の抵抗成分Ｒｂにより、Ｎ型エミッタ領域１１４直下の電位ＶｂｅがＩｂｄ×Ｒｂ分上昇する。この電位Ｖｂｅにより、エミッタ−ベース間のジャンクションがオンし、ベースからエミッタに電流が流れるようになる。これにより、トランジスタＱ１が動作し、電流Ｉｃが流れるようになる。このとき、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の間のＮ型接続領域１０７は、抵抗Ｒ１として働き、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８間では、Ｉｃ×Ｒ１分の電圧降下が起こる（図３（ａ））。
トランジスタＱ１が動作し、電流Ｉｃが増加するにつれ、Ｎ型エミッタ領域１１４からＰ型ベース領域１１２に注入される電子が増加し、これに伴いホール密度も増加し、実効的なベース幅が増加し始める。これにより、コレクタ−ベース間の空乏層幅が狭められることになり、耐圧が低下し始める。
図４は、トランジスタＱ１動作時における実効的ベース領域１１２'を示す図である。電流Ｉｃがさらに増加すると、ベース幅も増加するが、下方向には第二のＮ型埋込領域１０８が形成されているため、ベース幅の広がりが抑えられ、空乏層幅の縮小も制限される。これにより耐圧の低下も抑えられる。
本実施の形態において、電流Ｉｃの増加に伴い、第二のＮ型埋込領域１０８、Ｎ型接続領域１０７、および第一のＮ型埋込領域１０６における電子密度が増加し、Ｎ型接続領域１０７では電子濃度がＮ型の不純物濃度よりも高くなる。そうすると、Ｎ型接続領域１０７と第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８との境界領域でインパクトイオン化が生じ、ホールが生成され始める。ここで生成されたホールは、負電位側（第一のＮ型埋込領域１０６から第二のＮ型埋込領域１０８の方向）に流れる。さらに電流Ｉｃが増加すると、Ｎ型接続領域１０７のホール密度がさらに上昇する。この状態を図５（ａ）に示す。これにより、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、および第二のＮ型埋込領域１０８は、実質的に、Ｎ型接続領域１０７をベース、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８をそれぞれコレクタおよびエミッタとし、ホール電流をベース電流としたＮＰＮトランジスタ（以下、トランジスタＱ２という）として機能するようになる（図３（ｂ））。そのため、第一のＮ型埋込領域１０６とＮ型接続領域１０７、およびＮ型接続領域１０７と第二のＮ型埋込領域１０８の間で空乏層が急激に広がるようになり、Ｎ型接続領域１０７には電界が集中し（図５（ｂ））、電位差を生じる（図５（ｃ））。
図６は、図１の矢印に沿って切断した面における電位差を示す図である。本実施の形態における半導体装置１００は、ＡとＢの２カ所（図１参照）で電位差を大きく生じるようになる。このため、トランジスタＱ１動作後のスナップバック後の耐圧の低下を抑えることができる。
図７は、本実施の形態における半導体装置１００の回路図である。
図７（ａ）は、Ｎ型接続領域１０７が抵抗Ｒ１として機能している状態を示す図である。図７（ｂ）は、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７および第二のＮ型埋込領域１０８がトランジスタＱ２として機能している状態を示す図である。このように、本実施の形態における半導体装置１００は、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、および第二のＮ型埋込領域１０８に高電流が流れる際には、二つのＮＰＮトランジスタが直列に接続されたのと同等の回路構成を形成する。
図８は、本実施の形態における半導体装置１００において、コレクタの電圧Ｖｃとコレクタに流れる電流Ｉｃとの関係を示す図である。ここでは、参考として図１９に示した従来の半導体装置におけるコレクタの電圧Ｖｃとコレクタに流れる電流Ｉｃとの関係も破線で示す。
本実施の形態における半導体装置１００は、コレクタの電圧ＶｃがＶｔに達してトランジスタＱ１が動作するまでは、従来の半導体装置と同様の特性を有する。一方、トランジスタＱ１が動作すると、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、および第二のＮ型埋込領域１０８によりトランジスタＱ２が構成されることになり、Ｖｈｏｌｄが上昇する。これにより、スナップバック後もＶｈｏｌｄが電源電圧より高くなるようにすることができるため電流が流れ続けるのを阻止することができる。
また、本実施の形態における半導体装置１００によれば、耐圧を高めることができるとともに、電流が上昇しても電圧がＶｔ以上にならないようにすることが可能である。そのため、トランジスタＱ１をＥＳＤ保護回路として用いた場合に、保護対象の素子を破壊することなく、保護することができる。
図９は、本実施の形態における半導体装置１００の製造手順の一部を示す工程断面図である。
まず、Ｐ型基板１０２上にＡｓやＳｂ等のＮ型不純物をイオン注入して第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８を形成する（図９（ａ））。このとき、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の打ち込み領域および不純物濃度を制御することにより、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の間に形成されるＮ型接続領域１０７の不純物濃度を適切に制御することができる。これにより、Ｎ型接続領域１０７において好適にインパクトイオン化を生じさせることができる。
つづいて、押し込み処理により、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の不純物を拡散させる（図９（ｂ））。
次いで、たとえば常圧下で１０５０℃程度の比較的低温状態でＰ型基板１０２上にＰ型エピタキシャル成長層１０４を形成する（図９（ｃ））。これにより第一の埋込領域１０６および第二の埋込領域１０８からのＮ型不純物のオートドープが抑制され、Ｎ型接続域領域１０７の濃度のコントロールが容易となる。またこのとき、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の不純物はさらに拡散し、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の間にＮ型接続領域１０７が形成される。
その後、不純物のイオン注入を行い、Ｎ型ドリフト領域１１０、Ｎ型コレクタ領域１１８、Ｐ型ベース領域１１２、Ｎ型エミッタ領域１１４、およびＰ型ベース引出領域１１６を形成する。これにより、図１に示した構成の半導体装置１００が得られる。
このように、本実施の形態における半導体装置１００の製造手順によれば、複雑な工程を追加することなく、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８を形成し、これらをこれらよりも不純物濃度の低いＮ型接続領域１０７で接続することができる。
図１０は、半導体装置１００の上面模式図である。
ここでは、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、第二のＮ型埋込領域１０８、Ｐ型ベース領域１１２、Ｎ型エミッタ領域１１４、Ｐ型ベース引出領域１１６、およびＮ型コレクタ領域１１８の配置を模式的に示している。Ｎ型接続領域１０７は、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の間に形成される。
次に、半導体装置１００の好ましい構成を説明する。
トランジスタＱ１が動作状態となり、Ｎ型コレクタ領域１１８からＮ型エミッタ領域１１４に大電流が流れる際に、インパクトイオン化によりＮ型接続領域１０７にＰ型領域が形成されるようにするためには、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の距離やＮ型接続領域１０７の濃度等を好適に制御する必要がある。
また、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の分割領域であるＮ型接続領域１０７は、トランジスタＱ１動作時に実効的ベース領域１１２’（図４参照）と第一のＮ型埋込領域１０６とが接しない位置に形成される。ここで、実効的ベース領域１１２’とは、トランジスタＱ１の高電流下においてカーク効果によりＰ型ベース領域１１２が実効的に広がった領域のことである。この時、ほとんどの電流が第二のＮ型埋込領域１０８から実効的ベース領域１１２’を通ってＮ型エミッタ領域１１４及びＰ型ベース引出領域１１６に流れる。もしトランジスタＱ１動作時に実効的ベース領域１１２’と第一のＮ型埋込領域１０６が接していると、電流が第一のＮ型埋込領域１０６から実効的ベース領域１１２’に直接流れてしまい、電流がＮ型接続領域１０７を流れないようになり、Ｎ型接続領域１０７において上述したようなインパクトイオン化が生じなくなってしまう。
たとえば、トランジスタＱ１が非動作状態のときのＰ型ベース領域１１２とＮ型接続領域１０７との横方向における間隔は、トランジスタＱ１が非動作状態のときのＰ型ベース領域１１２と第二のＮ型埋込領域１０８との積層方向における間隔よりも広くなるようにすることができる。トランジスタＱ１が動作状態になって、実効的ベース領域１１２'が広がっても、積層方向において、実効的ベース領域１１２'の広がりが第二のＮ型埋込領域１０８により抑えられる。それと同時に横方向の広がりも同程度の距離で抑えられる。そのため、Ｐ型ベース領域１１２とＮ型接続領域１０７との間隔をＰ型ベース領域１１２と第二のＮ型埋込領域１０８との間隔よりも広くすることにより、トランジスタＱ１が動作時においても、実効的ベース領域１１２'と第一のＮ型埋込領域１０６とが接しないようにすることができる。
また、トランジスタＱ１に電流が流れる際に、Ｎ型接続領域１０７に流れる電子濃度と、Ｎ型接続領域１０７の不純物濃度とにより、Ｎ型接続領域１０７の機能特性が決定される。Ｎ型接続領域１０７のＮ型不純物濃度が電子濃度よりも高いときには、Ｎ型接続領域１０７は通常の導体として機能し、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、第二のＮ型埋込領域１０８間で電位差がほとんど生じない。一方、Ｎ型接続領域１０７のＮ型不純物濃度が電子濃度よりも低くなると、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、第二のＮ型埋込領域１０８間に電位差が生じるようになる。
そのため、Ｎ型接続領域１０７のＮ型不純物濃度が低すぎると、容易に電子濃度がＮ型不純物濃度よりも高くなり、早い段階で電位差が生じ、トランジスタＱ１のＶｔが上昇してしまう。そのような状態になると、トランジスタＱ１が、ＥＳＤ保護回路として機能しなくなってしまう。このような観点から、Ｎ型接続領域１０７の不純物濃度は、たとえば５×１０１５ｃｍ−３以上とすることができる。一方、Ｎ型接続領域１０７のＮ型不純物濃度が高すぎると、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、第二のＮ型埋込領域１０８間に容易に電位差が生じないため、これらの領域がトランジスタＱ１のスナップバック後にトランジスタＱ２として機能しなくなってしまう。このような観点から、Ｎ型接続領域１０７の不純物濃度は、たとえば１×１０１７ｃｍ−３以下とすることができる。さらに、第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８は、それぞれの不純物のテールが上記濃度のＮ型接続領域１０７で接続された構成とすることができる。
ここで、Ｎ型接続領域１０７部でインパクトイオン化を起こすためには接続部におけるＮ型不純物の最低濃度と第一のＮ型埋込領域１０６および第二Ｎ型埋込領域１０８のピーク濃度の濃度差が所定以上であることが必要となる。Ｎ型接続領域１０７の最低不純物濃度をＣａ、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の不純物ピーク濃度をＣｂとするとＣｂ／Ｃａ≧１０となるようにすることが好ましい。
半導体装置１００は、たとえば以下の構成とすることができる。このような構成とすることにより、トランジスタＱ１が動作する前には、Ｎ型接続領域１０７が抵抗として機能し、トランジスタＱ１の動作後には、第一のＮ型埋込領域１０６、Ｎ型接続領域１０７および第二のＮ型埋込領域１０８がトランジスタＱ２として機能するようになり、Ｖｈｏｌｄを高く保つことができるようになる。
第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８の不純物ピーク濃度：７×１０１８ｃｍ−３；
Ｎ型接続領域１０７の不純物濃度：１．５×１０１６ｃｍ−３；
不純物打ち込み時の第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８の間隔：１２μｍ；
Ｐ型エピタキシャル成長層１０４の厚さ：１０μｍ
トランジスタＱ１非動作時のＰ型ベース領域１１２の幅：横方向７μｍ
トランジスタＱ１動作時に実効的に働くＰ型ベース領域１１２の幅：横方向１１μｍ
図１１は、図１に示した半導体装置１００の他の例を示す断面図である。
以上では、Ｎ型不純物のイオン注入により第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８を形成し、これらの領域の不純物を拡散させることによりＮ型接続領域１０７を形成する例を示した。他の例において、Ｎ型接続領域１０７は、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８のイオン注入を行った後に、別途Ｎ型接続領域１０７の形成領域にイオン注入を行うことにより形成することができる。この場合の第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、および第二のＮ型埋込領域１０８における好ましい不純物の濃度範囲や形成領域等も上述したのと同様となる。
（第二の実施の形態）
本実施の形態において、半導体装置１００は、Ｎ型接続領域１０７とＰ型ベース領域１１２との間に形成され、Ｐ型ベース領域１１２の広がりを阻止する阻止領域をさらに含む。このような構成とすることにより、トランジスタＱ１動作時に実効的ベース領域１１２'が広がるような場合でも、横方向の広がりを阻止領域により阻止することができる。これにより、Ｐ型ベース領域１１２とＮ型接続領域１０７とを比較的近い位置に配置しても、Ｎ型コレクタ領域１１８からＮ型エミッタ領域１１４に大電流が流れる際に、電流がＮ型接続領域１０７を流れるので、Ｎ型接続領域１０７においてインパクトイオン化が生じる。
図１２は、本実施の形態における半導体装置１００の構成を示す図である。図１２（ａ）は、断面図、図１２（ｂ）は、上面模式図を示す。
半導体装置１００は、第一の実施の形態において、図１を参照して説明した構成に加えて、絶縁分離部１２２をさらに含む。絶縁分離部１２２は、Ｎ型接続領域１０７とＰ型ベース領域１１２との間に分割溝を形成し、その分割溝を絶縁材料で埋め込むことにより形成される。
これにより、トランジスタＱ１動作時の実効的ベース領域１１２'の広がりを考慮せずにＮ型接続領域１０７の形成位置を決定することができる。そのため、半導体装置１００を小型化することができる。
図１３は、絶縁分離部１２２の他の構成を示す図である。図１３（ａ）は、断面図、図１３（ｂ）は、上面模式図を示す。このように、絶縁分離部１２２でＰ型ベース領域１１２を囲むような構成としても、トランジスタＱ１動作時に実効的ベース領域１１２'が広がるのを阻止することができ、実効的ベース領域１１２'と第一のＮ型埋込領域１０６とが接するのを防ぐことができる。
図１４は、絶縁分離部１２２の他の構成を示す図である。図１４（ａ）は、断面図、図１４（ｂ）は、上面模式図を示す。このように、絶縁分離部１２２でＮ型接続領域１０７および第一のＮ型埋込領域１０６を囲むような構成としても、トランジスタＱ１動作時に実効的ベース領域１１２'が広がるのを阻止することができ、実効的ベース領域１１２'と第一のＮ型埋込領域１０６とが接するのを防ぐことができる。
図１５は、絶縁分離部１２２の他の構成を示す図である。図１５（ａ）は、断面図、図１５（ｂ）は、上面模式図を示す。このように、第一の絶縁分離部１２２ａおよび第二の絶縁分離部１２２ｂでＰ型ベース領域１１２、ならびにＮ型接続領域１０７および第一のＮ型埋込領域１０６を分離して囲むような構成としても、トランジスタＱ１動作時に実効的ベース領域１１２'が広がるのを阻止することができ、実効的ベース領域１１２'と第一のＮ型埋込領域１０６とが接するのを防ぐことができる。
図１６は、本実施の形態における半導体装置１００の他の例を示す断面図である。
ここでは、半導体装置１００は、図１２（ａ）に示した絶縁分離部１２２にかえて分離用Ｎ型領域１０９を有する。ここでは、分離用Ｎ型領域１０９は、第二のＮ型埋込領域１０８に達する深さに形成された例を示す。分離用Ｎ型領域１０９は、Ｎ型コレクタ領域１１８と同時にイオン注入により形成することができる。これにより、トランジスタＱ１動作時の実効的ベース領域１１２'の広がりを考慮せずにＮ型接続領域１０７の形成位置を決定することができる。そのため、半導体装置１００を小型化することができる。
また、分離用Ｎ型領域１０９は、Ｎ型コレクタ領域１１８よりも浅く、第二のＮ型埋込領域１０８まで達しない深さに形成することもできる。そのような構成としても、トランジスタＱ１動作時の実効的ベース領域１１２'の広がりを阻止することができる。これにより、半導体装置１００を小型化することができる。
（第三の実施の形態）
図１７は、本実施の形態における半導体装置の構成を示す断面図である。
第一の実施の形態および第二の実施の形態においては、Ｐ型基板１０２とＮ型ドリフト領域１１０の間に形成された埋込領域が第一のＮ型埋込領域１０６と第二のＮ型埋込領域１０８とに分割されており、これらの間にＮ型接続領域１０７が形成される形態を説明した。本実施の形態において、半導体装置１００は、第一のＮ型埋込領域１０６および第二のＮ型埋込領域１０８にかえてＮ型埋込領域１０５を有する。また、Ｎ型接続領域１０７は、Ｎ型コレクタ領域１１８とＮ型埋込領域１０５の間に形成される。
このような構成としても、トランジスタＱ１動作時にＮ型コレクタ領域１１８からＮ型エミッタ領域１１４に大電流が流れる際に、電流がＮ型接続領域１０７を流れ、Ｎ型接続領域１０７においてインパクトイオン化が生じる。これにより、第一の実施の形態で説明したのと同様の効果が得られる。
Ｎ型接続領域１０７は、たとえばイオン注入によりＮ型ドリフト領域１１０の表面にＮ型拡散層を形成した後に、このＮ型拡散層をＮ型ドリフト領域１１０中に拡散しＮ型コレクタ領域１１８を形成する。この時Ｎ型埋込領域１０５も拡散するが、拡散条件をコントロールすることでＮ型接続領域１０７を形成することができる。
また、本実施の形態においても、第二の実施の形態で説明したのと同様、Ｐ型ベース領域１１２とＮ型コレクタ領域１１８の間に絶縁分離部１２２や分離用Ｎ型領域１０９等の阻止領域を形成することができる。これにより、第二の実施の形態と同様の効果が得られる。
（第四の実施の形態）
図１８は、本実施の形態における半導体装置の構成を示す断面図である。本実施の形態において、半導体装置は、ＶＤＭＯＳ（Vertical Double-diffused ＭＯＳ）トランジスタ（以下、トランジスタＱ１という）を含む。
半導体装置１５０は、Ｐ型基板１５２と、Ｐ型基板１５２上に形成されたＰ型エピタキシャル成長層１５４と、Ｐ型エピタキシャル成長層１５４内に形成されたＮ型ドリフト領域１６０と、Ｐ型基板１５２とＮ型ドリフト領域１６０との間に形成された第一のＮ型埋込領域１５６および第二のＮ型埋込領域１５８と、第一のＮ型埋込領域１５６および第二のＮ型埋込領域１５８の間に形成されたＮ型接続領域１５７と、Ｎ型ドリフト領域１６０内に形成されたＰ型ボディ領域１６２と、Ｐ型ボディ領域１６２上に形成されたＰ型ボディ引出領域１６４、Ｎ型ソース領域１６６ａ、およびＮ型ソース領域１６６ｂと、第一のＮ型埋込領域１５６上に形成されたＮ型ドレイン領域１６８と、Ｎ型ドレイン領域１６８上に形成されたＮ型ドレイン引出領域１７０と、Ｐ型エピタキシャル成長層１５４上に形成された絶縁酸化膜１７２とを含む。また、半導体装置１５０は、Ｐ型エピタキシャル成長層１５４の表面に形成されたゲート絶縁膜１７４ａおよびゲート電極１７６ｂ、ならびにゲート絶縁膜１７４ａおよびゲート電極１７６ｂ上にそれぞれ形成されたゲート電極１７６ａおよびゲート電極１７６ｂをさらに含む。第一のＮ型埋込領域１５６、Ｎ型接続領域１５７、および第二のＮ型埋込領域１５８にかけては、Ｎ型不純物が連続して拡散されている。
本実施の形態において、第一のＮ型埋込領域１５６、Ｎ型接続領域１５７、および第二のＮ型埋込領域１５８は、それぞれ、第一の実施の形態で説明した第一のＮ型埋込領域１０６、Ｎ型接続領域１０７、および第二のＮ型埋込領域１０８と同様の不純物濃度のプロファイルを有する。
次に、本実施の形態における半導体装置１５０の動作を説明する。
トランジスタＱ１の通常の動作時には、ゲート電圧によりゲート直下のＰ型ボディ領域１６２表面が反転し、ソースからＰ型ボディ領域１６２を通り、Ｎ型ドリフト領域１６０に電子が流れる。Ｎ型ドリフト領域１６０に入った電子は抵抗が小さい第二のＮ型埋込領域１５８に流れ込み、これがドレイン電流となりＭＯＳトランジスタとして動作する。ところで、本実施の形態におけるトランジスタＱ１は、Ｎ型ソース領域１６６ａまたはＮ型ソース領域１６６ｂ／Ｐ型ボディ領域１６２／Ｎ型ドリフト領域１６０により構成される寄生ＮＰＮトランジスタを有している。ドレイン電圧を上げていくと、Ｎ型ドリフト領域１６０とＰ型ボディ領域１６２との間でブレークダウンを起こす。その結果、ドレイン電流は、Ｐ型ボディ領域１６２からＰ型ボディ引出領域１６４に流れるが、抵抗成分の影響で、Ｎ型ソース領域１６６ａまたはＮ型ソース領域１６６ｂ直下の電位が上昇し、寄生ＮＰＮトランジスタが動作を開始する。
この後、Ｎ型ドレイン領域１６８からＮ型ソース領域１６６ａまたはＮ型ソース領域１６６ｂに大電流が流れる際に、電流がＮ型接続領域１５７を流れ、Ｎ型接続領域１５７においてインパクトイオン化が生じる。これにより、第一の実施の形態で説明したのと同様に、トランジスタＱ１のＶｈｏｌｄを上昇させることができ、同様の効果が得られる。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
以上の実施の形態では、コレクタまたはドレイン領域と埋込領域とを含む経路上の領域が１カ所で分割された例を示したが、この経路上の領域を複数に分割した構成とすることもできる。つまり、この経路上に複数のＮ型接続領域１０７が形成された構成とすることができる。分割数を増やすことにより、半導体装置１００Ｖｈｏｌｄは、経路上の各点の電位差の積算となるので、分割数を増やすことで、Ｖｈｏｌｄをさらに向上することができる。
実施の形態における半導体装置の構成を模式的に示す図である。 図１の矢印に沿って切断した面における不純物濃度を示す図である。 実施の形態における半導体装置の動作を説明する断面図である。 トランジスタＱ１動作時における実効的ベース領域を示す断面図である。 トランジスタＱ１動作時におけるＮ型接続領域の状態を示す図である。 図１の矢印に沿って切断した面における電位差を示す図である。 実施の形態における半導体装置の回路図である。 実施の形態の半導体装置におけるコレクタの電圧Ｖｃとコレクタに流れる電流Ｉｃとの関係を示す図である。 実施の形態における半導体装置の製造手順の一部を示す工程断面図である。 半導体装置の上面模式図である。 図１に示した半導体装置の他の例を示す断面図である。 実施の形態における半導体装置の構成を示す図である。 実施の形態における半導体装置の構成を示す図である。 実施の形態における半導体装置の構成を示す図である。 実施の形態における半導体装置の構成を示す図である。 実施の形態における半導体装置の他の例を示す断面図である。 実施の形態における半導体装置の構成を示す断面図である。 実施の形態における半導体装置の構成を示す断面図である。 基板上にバイポーラトランジスタが形成された従来の半導体装置の構成を示す断面図である。 従来の半導体装置におけるコレクタの電圧Ｖｃとコレクタに流れる電流Ｉｃとの関係を示す図である。
符号の説明
１００ 半導体装置
１０２ Ｐ型基板
１０４ Ｐ型エピタキシャル成長層
１０５ Ｎ型埋込領域
１０６ 第一のＮ型埋込領域
１０７ Ｎ型接続領域
１０８ 第二のＮ型埋込領域
１１０ Ｎ型ドリフト領域
１１２ Ｐ型ベース領域
１１２' 実効的ベース領域
１１４ Ｎ型エミッタ領域
１１６ Ｐ型ベース引出領域
１１８ Ｎ型コレクタ領域
１１９ Ｎ型コレクタ領域
１２０ 絶縁酸化膜
１２２ 絶縁分離部
１５０ 半導体装置
１５２ Ｐ型基板
１５４ Ｐ型エピタキシャル成長層
１５６ 第一のＮ型埋込領域
１５８ 第二のＮ型埋込領域
１６０ Ｎ型ドリフト領域
１６２ Ｐ型ボディ領域
１６４ Ｐ型ボディ引出領域
１６６ａ Ｎ型ソース領域
１６６ｂ Ｎ型ソース領域
１６８ Ｎ型ドレイン領域
１７０ Ｎ型ドレイン引出領域
１７２ 絶縁酸化膜
１７４ａ ゲート絶縁膜
１７４ｂ ゲート絶縁膜
１７６ａ ゲート電極
１７６ｂ ゲート電極

Claims (17)

  1. コレクタまたはドレイン領域と同じ第一導電型の埋込領域を介して電流が流れるトランジスタを含み、前記コレクタまたはドレイン領域と前記埋込領域とを含む経路上に、前記トランジスタが動作状態となったときに、インパクトイオン化により第二導電型領域として機能する部位が設けられたことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記埋込領域は、前記経路上において複数に分割して形成され、前記部位は、分割された複数の前記埋込領域間に形成されたことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記部位は、前記埋込領域の不純物ピーク濃度よりも不純物濃度が低い第一導電型の低濃度領域により構成されたことを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記低濃度領域の不純物濃度をＣａ、前記埋込領域の不純物ピーク濃度をＣｂとすると、Ｃｂ／Ｃａ≧１０であることを特徴とする半導体装置。
  5. 請求項３または４に記載の半導体装置において、
    前記トランジスタのベースまたはボディ領域と、前記埋込領域との間には、第一導電型のドリフト領域が形成され、
    前記低濃度領域は、前記ドリフト領域よりも不純物濃度が高いことを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記低濃度領域の不純物濃度は、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下であることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記部位は、前記トランジスタが動作状態となったときに、実効的に働くベースまたはボディ領域と接しない位置に形成されたことを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記トランジスタが非動作状態のときの前記ベースまたは前記ボディ領域と前記部位との横方向における間隔は、前記トランジスタが非動作状態のときの前記ベースまたは前記ボディ領域と前記埋込領域との積層方向における間隔よりも広いことを特徴とする半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記部位と前記トランジスタのベースまたはボディ領域との間に形成され、前記ベースまたはボディ領域の広がりを阻止する阻止領域をさらに含むことを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記阻止領域は、絶縁材料により構成されたことを特徴とする半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記阻止領域は、第一導電型不純物材料により構成されたことを特徴とする半導体装置。
  12. トランジスタを含む半導体装置であって、
    半導体基板と、
    前記半導体基板上に形成された第一導電型のドリフト領域と、
    前記半導体基板と前記ドリフト領域との間に形成されるとともに、前記ドリフト領域よりも不純物濃度が高い第一導電型の埋込領域と、
    前記ドリフト領域の主面に形成された第一導電型のコレクタまたはドレイン領域、第二導電型のベースまたはボディ領域、および第一導電型のエミッタまたはソース領域と、
    を含み、
    前記コレクタまたはドレイン領域と前記埋込領域と含む経路上に、これらの領域よりも不純物濃度が低く、前記ドリフト領域よりも不純物濃度が高い第一導電型の接続領域が形成されたことを特徴とする半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記接続領域の不純物濃度をＣｃ、前記埋込領域の不純物ピーク濃度をＣｄとすると、Ｃｄ／Ｃｃ≧１０であることを特徴とする半導体装置。
  14. 請求項１２または１３に記載の半導体装置において、
    前記接続領域の不純物濃度は、５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下であることを特徴とする半導体装置。
  15. 請求項１２乃至１４いずれかに記載の半導体装置において、
    前記埋込領域は、前記経路上において複数に分割して形成され、前記接続領域は、分割された複数の前記埋込領域間に形成されたことを特徴とする半導体装置。
  16. 請求項１２乃至１５いずれかに記載の半導体装置において、
    前記接続領域は、前記トランジスタが動作状態となったときに、実効的に働くベースまたはボディ領域と接しない位置に形成されたことを特徴とする半導体装置。
  17. 請求項１乃至１６いずれかに記載の半導体装置において、
    前記トランジスタは、ＥＳＤ保護回路であることを特徴とする半導体装置。
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