JP2003243405A - 半導体装置及びその製造方法、半導体集積回路装置 - Google Patents
半導体装置及びその製造方法、半導体集積回路装置Info
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- JP2003243405A JP2003243405A JP2002035513A JP2002035513A JP2003243405A JP 2003243405 A JP2003243405 A JP 2003243405A JP 2002035513 A JP2002035513 A JP 2002035513A JP 2002035513 A JP2002035513 A JP 2002035513A JP 2003243405 A JP2003243405 A JP 2003243405A
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Abstract
(57)【要約】
【課題】バイポーラトランジスタのコレクタとベースと
の接合領域の面積のバラツキを低減できるようにすると
共に、電流増幅率等の特性を安定化できるようにする。 【解決手段】 ＰＮＰバイポーラトランジスタ５０を有
する半導体装置２００であって、コレクタとベース間の
実効ベース領域５９を有するコレクタ用のＰ型シリコン
基板５１と、実効ベース領域５９と接するようにこのシ
リコン基板５１の上方に設けられたベース用のＮ型層５
３Ａと、実効ベース領域５９を囲むようにシリコン基板
５１とこのＮ型層５３Ａとの間に設けられたＮ+埋め込
み層５５と、Ｎ型層５３Ａに選択的に設けられたエミッ
タ用のＰ+拡散層５７とを備え、Ｎ+埋め込み層５５の不
純物濃度は、Ｎ型層５３Ａの不純物濃度よりも濃くなさ
れたものである。コレクタとベース間の実効ベース領域
５９を外部ベースとなるＮ+埋め込み層５５で画定でき
る。
の接合領域の面積のバラツキを低減できるようにすると
共に、電流増幅率等の特性を安定化できるようにする。 【解決手段】 ＰＮＰバイポーラトランジスタ５０を有
する半導体装置２００であって、コレクタとベース間の
実効ベース領域５９を有するコレクタ用のＰ型シリコン
基板５１と、実効ベース領域５９と接するようにこのシ
リコン基板５１の上方に設けられたベース用のＮ型層５
３Ａと、実効ベース領域５９を囲むようにシリコン基板
５１とこのＮ型層５３Ａとの間に設けられたＮ+埋め込
み層５５と、Ｎ型層５３Ａに選択的に設けられたエミッ
タ用のＰ+拡散層５７とを備え、Ｎ+埋め込み層５５の不
純物濃度は、Ｎ型層５３Ａの不純物濃度よりも濃くなさ
れたものである。コレクタとベース間の実効ベース領域
５９を外部ベースとなるＮ+埋め込み層５５で画定でき
る。
Description
【０００１】
【発明の属する技術分野】この発明は、静電気等のサー
ジ電圧から内部回路を保護するための保護素子を搭載し
たＢｉｐｏｌａｒ−ＩＣや、ＢｉＣＭＯＳ−ＩＣ等に適
用して好適な半導体装置及びその製造方法、半導体集積
回路装置に関するものである。
ジ電圧から内部回路を保護するための保護素子を搭載し
たＢｉｐｏｌａｒ−ＩＣや、ＢｉＣＭＯＳ−ＩＣ等に適
用して好適な半導体装置及びその製造方法、半導体集積
回路装置に関するものである。
【０００２】詳しくは、コレクタ用の一導電型の第１の
半導体層とベース用の反対導電型の第２の半導体層とが
接する接合領域を囲むように、これら両半導体層の間に
反対導電型の第１の不純物拡散層を設け、この第１の不
純物拡散層の不純物濃度を第２の半導体層の不純物濃度
よりも濃くすることによって、バイポーラトランジスタ
の電流増幅率等の特性を安定化できるようにしたもので
ある。また、このバイポーラトランジスタを、サージ電
圧から内部回路を保護するための保護素子として使用で
きるようにしたものである。
半導体層とベース用の反対導電型の第２の半導体層とが
接する接合領域を囲むように、これら両半導体層の間に
反対導電型の第１の不純物拡散層を設け、この第１の不
純物拡散層の不純物濃度を第２の半導体層の不純物濃度
よりも濃くすることによって、バイポーラトランジスタ
の電流増幅率等の特性を安定化できるようにしたもので
ある。また、このバイポーラトランジスタを、サージ電
圧から内部回路を保護するための保護素子として使用で
きるようにしたものである。
【０００３】
【従来の技術】近年、半導体装置の動作信頼性を向上す
るために、種々の静電破壊防止用の保護素子が提案さ
れ、実用化されつつある。例えば、特許公開広報の特開
平１１−７４４６８では、保護素子としてバイオーラト
ランジスタを用い、半導体装置の内部回路をサージ電圧
から保護する方法が提案されている。
るために、種々の静電破壊防止用の保護素子が提案さ
れ、実用化されつつある。例えば、特許公開広報の特開
平１１−７４４６８では、保護素子としてバイオーラト
ランジスタを用い、半導体装置の内部回路をサージ電圧
から保護する方法が提案されている。
【０００４】図１１は、この種の従来例に係る半導体装
置１２０の応用例を示す回路図である。図１１に示すよ
うに、この半導体装置１２０は、内部回路１００と、こ
の内部回路１００を正（＋）のサージ電圧から保護する
ためのＰＮＰバイポーラトランジスタ（ＴＲ+正保護素
子）１１０とを備えている。図１１において、このＴＲ
+正保護素子のエミッタは、内部回路１００の端子Ａと
接続し、コレクタは内部回路１００の最高電位端子Ｖｃ
ｃと接続し、ベースは内部回路の最低電位端子Ｖｃｏｍ
と接続するようになされている。
置１２０の応用例を示す回路図である。図１１に示すよ
うに、この半導体装置１２０は、内部回路１００と、こ
の内部回路１００を正（＋）のサージ電圧から保護する
ためのＰＮＰバイポーラトランジスタ（ＴＲ+正保護素
子）１１０とを備えている。図１１において、このＴＲ
+正保護素子のエミッタは、内部回路１００の端子Ａと
接続し、コレクタは内部回路１００の最高電位端子Ｖｃ
ｃと接続し、ベースは内部回路の最低電位端子Ｖｃｏｍ
と接続するようになされている。
【０００５】図１２に示すように、この半導体装置１２
０は、ＴＲ+正保護素子１１０を構成するｐ型の半導体
基板（コレクタ）１と、この半導体基板１上に選択的に
設けられたｎ型不純物領域（ベース）２と、このｎ型不
純物領域２内に選択的に設けられたｐ型不純物領域（エ
ミッタ）１０とを備えている。
０は、ＴＲ+正保護素子１１０を構成するｐ型の半導体
基板（コレクタ）１と、この半導体基板１上に選択的に
設けられたｎ型不純物領域（ベース）２と、このｎ型不
純物領域２内に選択的に設けられたｐ型不純物領域（エ
ミッタ）１０とを備えている。
【０００６】また、この半導体装置１２０は、ｎ型不純
物領域２から半導体基板１に至る領域に設けられたｐ+
素子分離領域６と、ｐ型不純物領域１０直下のｎ型不純
物領域２と半導体基板１との間に設けられたｎ+埋め込
み領域４とを備えている。さらに、このｐ+素子分離領
域６とｎ+埋め込み領域４との間に離隔距離Ｘがとら
れ、ＴＲ+正保護素子のベース−コレクタ間の接合領域
が確保されている。
物領域２から半導体基板１に至る領域に設けられたｐ+
素子分離領域６と、ｐ型不純物領域１０直下のｎ型不純
物領域２と半導体基板１との間に設けられたｎ+埋め込
み領域４とを備えている。さらに、このｐ+素子分離領
域６とｎ+埋め込み領域４との間に離隔距離Ｘがとら
れ、ＴＲ+正保護素子のベース−コレクタ間の接合領域
が確保されている。
【０００７】従って、内部回路１００の端子Ａに正のサ
ージ電圧が印加された際には、このサージ電圧による正
電荷を、ｐ型不純物領域（エミッタ）１０からｎ型不純
物領域（ベース）２を通って、ｐ型の半導体基板１（コ
レクタ）へ逃がすことができる。これにより、正のサー
ジ電圧から内部回路１００を保護することができる。
ージ電圧が印加された際には、このサージ電圧による正
電荷を、ｐ型不純物領域（エミッタ）１０からｎ型不純
物領域（ベース）２を通って、ｐ型の半導体基板１（コ
レクタ）へ逃がすことができる。これにより、正のサー
ジ電圧から内部回路１００を保護することができる。
【０００８】
【発明が解決しようとする課題】ところで、従来例に係
る半導体装置１２０によれば、ｐ+素子分離領域６とｎ+
埋め込み領域４との間に離隔距離Ｘがとられ、ＴＲ+正
保護素子１１０のベース−コレクタ間の接合領域が確保
されていた。
る半導体装置１２０によれば、ｐ+素子分離領域６とｎ+
埋め込み領域４との間に離隔距離Ｘがとられ、ＴＲ+正
保護素子１１０のベース−コレクタ間の接合領域が確保
されていた。
【０００９】このため、この接合領域の面積は、ｐ+素
子分離領域６とｎ+埋め込み領域４との合わせズレや、
ｐ+素子分離領域６の拡散深さや拡散幅のバラツキ、そ
して、ｎ型不純物領域（エピタキシャル層）２の厚さの
バラツキを受けてしまうという問題があった。
子分離領域６とｎ+埋め込み領域４との合わせズレや、
ｐ+素子分離領域６の拡散深さや拡散幅のバラツキ、そ
して、ｎ型不純物領域（エピタキシャル層）２の厚さの
バラツキを受けてしまうという問題があった。
【００１０】接合領域の面積がこれら工程変動の影響を
受けてばらついてしまうと、ＴＲ+正保護素子（以下
で、バイポーラトランジスタともいう）１１０の電流増
幅率等の特性が安定せず、正のサージ電圧から内部回路
１００を信頼性良く保護できないおそれがあった。
受けてばらついてしまうと、ＴＲ+正保護素子（以下
で、バイポーラトランジスタともいう）１１０の電流増
幅率等の特性が安定せず、正のサージ電圧から内部回路
１００を信頼性良く保護できないおそれがあった。
【００１１】そこで、この発明はこのような問題を解決
したものであって、バイポーラトランジスタのコレクタ
とベースとの接合領域の面積のバラツキを低減できるよ
うにすると共に、電流増幅率等の特性を安定化できるよ
うにした半導体装置及びその製造方法、半導体集積回路
装置の提供を目的とする。
したものであって、バイポーラトランジスタのコレクタ
とベースとの接合領域の面積のバラツキを低減できるよ
うにすると共に、電流増幅率等の特性を安定化できるよ
うにした半導体装置及びその製造方法、半導体集積回路
装置の提供を目的とする。
【００１２】
【課題を解決するための手段】上述した課題は、バイポ
ーラトランジスタを有する半導体装置であって、コレク
タとベースとの接合領域を有する該コレクタ用の一導電
型の第１の半導体層と、この第１の半導体層の接合領域
と接するように該第１の半導体層の上方に設けられたベ
ース用の反対導電型の第２の半導体層と、接合領域を囲
むように第１の半導体層とこの第２の半導体層との間に
設けられた反対導電型の第１の不純物拡散層と、第２の
半導体層に選択的に設けられたエミッタ用の一導電型の
第２の不純物拡散層とを備え、第１の不純物拡散層の不
純物濃度は、この第２の半導体層の不純物濃度よりも濃
くなされたことを特徴とする半導体装置によって解決さ
れる。
ーラトランジスタを有する半導体装置であって、コレク
タとベースとの接合領域を有する該コレクタ用の一導電
型の第１の半導体層と、この第１の半導体層の接合領域
と接するように該第１の半導体層の上方に設けられたベ
ース用の反対導電型の第２の半導体層と、接合領域を囲
むように第１の半導体層とこの第２の半導体層との間に
設けられた反対導電型の第１の不純物拡散層と、第２の
半導体層に選択的に設けられたエミッタ用の一導電型の
第２の不純物拡散層とを備え、第１の不純物拡散層の不
純物濃度は、この第２の半導体層の不純物濃度よりも濃
くなされたことを特徴とする半導体装置によって解決さ
れる。
【００１３】本発明に係る半導体装置によれば、従来方
式と比べて、コレクタとベースとの接合領域を外部ベー
スとなる第１の不純物拡散層で画定でき、当該接合領域
の面積（実効ベース領域の接合面積）のバラツキを低減
できる。
式と比べて、コレクタとベースとの接合領域を外部ベー
スとなる第１の不純物拡散層で画定でき、当該接合領域
の面積（実効ベース領域の接合面積）のバラツキを低減
できる。
【００１４】本発明に係る半導体装置の製造方法は、バ
イポーラトランジスタを形成する方法であって、予め、
コレクタ用の一導電型の第１の半導体層に当該コレクタ
とベースとの接合領域を画定しておく工程と、この接合
領域を含む第１の半導体層上にベース用の反対導電型の
第２の半導体層を形成する工程と、この接合領域を囲む
ように第１の半導体層と第２の半導体層との間に、該第
２の半導体層よりも濃い不純物濃度を有した反対導電型
の第１の不純物拡散層を形成する工程と、この第１の不
純物拡散層が形成された第２の半導体層に一導電型の不
純物イオンを選択的に注入して、エミッタ用の第２の不
純物拡散層を形成する工程とを有することを特徴とする
ものである。
イポーラトランジスタを形成する方法であって、予め、
コレクタ用の一導電型の第１の半導体層に当該コレクタ
とベースとの接合領域を画定しておく工程と、この接合
領域を含む第１の半導体層上にベース用の反対導電型の
第２の半導体層を形成する工程と、この接合領域を囲む
ように第１の半導体層と第２の半導体層との間に、該第
２の半導体層よりも濃い不純物濃度を有した反対導電型
の第１の不純物拡散層を形成する工程と、この第１の不
純物拡散層が形成された第２の半導体層に一導電型の不
純物イオンを選択的に注入して、エミッタ用の第２の不
純物拡散層を形成する工程とを有することを特徴とする
ものである。
【００１５】本発明に係る半導体装置の製造方法によれ
ば、従来方式と比べて、外部ベースの形状と接合領域の
形状を、当該外部ベース形成用のマスクの形状で一義的
に定めることができるので、この接合領域の面積のバラ
ツキを低減できる。
ば、従来方式と比べて、外部ベースの形状と接合領域の
形状を、当該外部ベース形成用のマスクの形状で一義的
に定めることができるので、この接合領域の面積のバラ
ツキを低減できる。
【００１６】本発明に係る半導体集積回路装置は、信号
端子にエミッタが接続され、電源用の第１の端子にベー
スが接続され、かつ、電源用の第２の端子にコレクタが
それぞれ接続されてサージ電圧から内部回路を保護する
バイポーラ型のトランジスタを有した半導体集積回路装
置であって、このトランジスタは、コレクタとベースと
の接合領域を有する該コレクタ用の一導電型の第１の半
導体層と、この第１の半導体層の接合領域と接するよう
に該第１の半導体層の上方に設けられたベース用の反対
導電型の第２の半導体層と、接合領域を囲むように第１
の半導体層とこの第２の半導体層との間に設けられた反
対導電型の第１の不純物拡散層と、第２の半導体層に選
択的に設けられたエミッタ用の一導電型の第２の不純物
拡散層とを備え、第１の不純物拡散層の不純物濃度は、
第２の半導体層の不純物濃度よりも濃くなされたことを
特徴とするものである。
端子にエミッタが接続され、電源用の第１の端子にベー
スが接続され、かつ、電源用の第２の端子にコレクタが
それぞれ接続されてサージ電圧から内部回路を保護する
バイポーラ型のトランジスタを有した半導体集積回路装
置であって、このトランジスタは、コレクタとベースと
の接合領域を有する該コレクタ用の一導電型の第１の半
導体層と、この第１の半導体層の接合領域と接するよう
に該第１の半導体層の上方に設けられたベース用の反対
導電型の第２の半導体層と、接合領域を囲むように第１
の半導体層とこの第２の半導体層との間に設けられた反
対導電型の第１の不純物拡散層と、第２の半導体層に選
択的に設けられたエミッタ用の一導電型の第２の不純物
拡散層とを備え、第１の不純物拡散層の不純物濃度は、
第２の半導体層の不純物濃度よりも濃くなされたことを
特徴とするものである。
【００１７】本発明に係る半導体集積回路装置によれ
ば、上述の半導体装置が応用されるので、サージ電圧か
ら内部回路を信頼性高く保護することができる。
ば、上述の半導体装置が応用されるので、サージ電圧か
ら内部回路を信頼性高く保護することができる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら、この
発明の実施形態に係る半導体装置及びその製造方法、半
導体集積回路装置について詳しく説明する。 （１）実施形態 図１は本発明の実施形態に係る半導体装置２００の構成
例を示す断面図である。この実施形態では、コレクタ用
の一導電型の第１の半導体層に当該コレクタとベースと
の接合領域を画定した後、この接合領域を含む第１の半
導体層上にベース用の反対導電型の第２の半導体層を形
成し、この接合領域を囲むように第１の半導体層と第２
の半導体層との間に、該第２の半導体層よりも濃い不純
物濃度を有した反対導電型の第１の不純物拡散層を形成
して、バイポーラトランジスタのコレクタとベースとの
接合領域の面積のバラツキを低減できるようにすると共
に、電流増幅率等の特性を安定化できるようにしたもの
である。
発明の実施形態に係る半導体装置及びその製造方法、半
導体集積回路装置について詳しく説明する。 （１）実施形態 図１は本発明の実施形態に係る半導体装置２００の構成
例を示す断面図である。この実施形態では、コレクタ用
の一導電型の第１の半導体層に当該コレクタとベースと
の接合領域を画定した後、この接合領域を含む第１の半
導体層上にベース用の反対導電型の第２の半導体層を形
成し、この接合領域を囲むように第１の半導体層と第２
の半導体層との間に、該第２の半導体層よりも濃い不純
物濃度を有した反対導電型の第１の不純物拡散層を形成
して、バイポーラトランジスタのコレクタとベースとの
接合領域の面積のバラツキを低減できるようにすると共
に、電流増幅率等の特性を安定化できるようにしたもの
である。
【００１９】図１に示す半導体装置２００は、ＰＮＰバ
イポーラトランジスタ５０と、複数の個別素子から成る
内部回路（図示せず）等を同一のシリコン基板１に備え
たバイポーラ集積回路である。
イポーラトランジスタ５０と、複数の個別素子から成る
内部回路（図示せず）等を同一のシリコン基板１に備え
たバイポーラ集積回路である。
【００２０】まず、この半導体装置２００は、一導電型
の第１の半導体層の一例となるＰ型のシリコン基板５１
を備えている。このシリコン基板５１は、ＰＮＰバイポ
ーラトランジスタ５０のコレクタとして機能するもので
ある。このシリコン基板５１に含まれるＰ型の不純物
は、例えばリンであり、その濃度は５．０Ｅ１４ｃｍ-3
〜５．０Ｅ１５ｃｍ-3程度であるまた、この半導体装置
２００は、反対導電型の第２の半導体層の一例となるＮ
型の単結晶シリコン層（以下で、Ｎ型層ともいう）３Ａ
を備えている。この第１のＮ型層５３Ａは、ＰＮＰバイ
ポーラトランジスタ５０のベースとして機能するもので
ある。図１に示すように、このＮ型層５３Ａはシリコン
基板５１上に選択的に設けられている。このＮ型層５３
Ａに含まれるＮ型の不純物は、例えばリンであり、その
濃度は１．０Ｅ１５ｃｍ-3〜５．０Ｅ１６ｃｍ-3程度で
ある。
の第１の半導体層の一例となるＰ型のシリコン基板５１
を備えている。このシリコン基板５１は、ＰＮＰバイポ
ーラトランジスタ５０のコレクタとして機能するもので
ある。このシリコン基板５１に含まれるＰ型の不純物
は、例えばリンであり、その濃度は５．０Ｅ１４ｃｍ-3
〜５．０Ｅ１５ｃｍ-3程度であるまた、この半導体装置
２００は、反対導電型の第２の半導体層の一例となるＮ
型の単結晶シリコン層（以下で、Ｎ型層ともいう）３Ａ
を備えている。この第１のＮ型層５３Ａは、ＰＮＰバイ
ポーラトランジスタ５０のベースとして機能するもので
ある。図１に示すように、このＮ型層５３Ａはシリコン
基板５１上に選択的に設けられている。このＮ型層５３
Ａに含まれるＮ型の不純物は、例えばリンであり、その
濃度は１．０Ｅ１５ｃｍ-3〜５．０Ｅ１６ｃｍ-3程度で
ある。
【００２１】さらに、この半導体装置２００は、反対導
電型の第１の不純物拡散層の一例となるＮ型の埋め込み
層（以下で、Ｎ+埋め込み層ともいう）５５を備えてい
る。このＮ+埋め込み層５５は、ＰＮＰバイポーラトラ
ンジスタ５０の外部ベースとして機能するものである。
電型の第１の不純物拡散層の一例となるＮ型の埋め込み
層（以下で、Ｎ+埋め込み層ともいう）５５を備えてい
る。このＮ+埋め込み層５５は、ＰＮＰバイポーラトラ
ンジスタ５０の外部ベースとして機能するものである。
【００２２】このＮ+埋め込み層５５は、シリコン基板
（コレクタ）５１とＮ型層（ベース）５３Ａとが接する
接合領域５９を囲むように、当該シリコン基板５１とＮ
型層５３Ａとの間に選択的に設けられている。
（コレクタ）５１とＮ型層（ベース）５３Ａとが接する
接合領域５９を囲むように、当該シリコン基板５１とＮ
型層５３Ａとの間に選択的に設けられている。
【００２３】このＮ+埋め込み層５５に含まれるＮ型の
不純物濃度は、図１に示すＮ型層５３Ａよりも濃くなさ
れている。例えば、このＮ+埋め込み層５５に含まれる
不純物は、ヒ素であり、その濃度は１．０Ｅ１７ｃｍ-3
〜５．０Ｅ１８ｃｍ-3程度である。
不純物濃度は、図１に示すＮ型層５３Ａよりも濃くなさ
れている。例えば、このＮ+埋め込み層５５に含まれる
不純物は、ヒ素であり、その濃度は１．０Ｅ１７ｃｍ-3
〜５．０Ｅ１８ｃｍ-3程度である。
【００２４】従って、シリコン基板５１とＮ型層５３Ａ
間の接合領域５９の電位障壁よりも、シリコン基板５１
とＮ+埋め込み層５５間の電位障壁の方が高くなされ
る。これにより、このＮ型層５３Ａとシリコン基板５１
とが接する接合領域１０が、ＰＮＰバイポーラトランジ
スタ５０のコレクタ−ベース間の実際の電流経路とな
る。それゆえ、以下で、このコレクタ−ベース間の接合
領域５９を、実効ベース領域５９ともいう。
間の接合領域５９の電位障壁よりも、シリコン基板５１
とＮ+埋め込み層５５間の電位障壁の方が高くなされ
る。これにより、このＮ型層５３Ａとシリコン基板５１
とが接する接合領域１０が、ＰＮＰバイポーラトランジ
スタ５０のコレクタ−ベース間の実際の電流経路とな
る。それゆえ、以下で、このコレクタ−ベース間の接合
領域５９を、実効ベース領域５９ともいう。
【００２５】この実効ベース領域５９の面積が大きいほ
ど、コレクタ−ベース間の電荷の移動は容易となる。例
えば、このＰＮＰバイポーラトランジスタ５０のエミッ
タを接地して使用する場合には、この実効ベース領域５
９の面積を拡大することにより、電流増幅率ｈｆｅ（＝
β）を向上できる。
ど、コレクタ−ベース間の電荷の移動は容易となる。例
えば、このＰＮＰバイポーラトランジスタ５０のエミッ
タを接地して使用する場合には、この実効ベース領域５
９の面積を拡大することにより、電流増幅率ｈｆｅ（＝
β）を向上できる。
【００２６】また、図１に示すように、この半導体装置
２００は、一導電型の第２の不純物拡散層の一例となる
Ｐ型の不純物拡散層（以下で、Ｐ+拡散層ともいう）５
７を備えている。この第１のＰ+拡散層５７は、ＰＮＰ
バイポーラトランジスタ５０のエミッタとして機能する
ものである。このＰ+拡散層５７は、実効ベース領域５
９上方のＮ型層５３Ａに設けられている。このＰ+拡散
層に含まれるＰ型の不純物は、例えばボロンであり、そ
の濃度は少なくとも５．０Ｅ１７ｃｍ-3以上である。さ
らに、この半導体装置２００は、外部ベースとして機能
するＮ+埋め込み層５５をシリコン基板５１の上方に引
き出すための第２のＮ型拡散層５３Ｂを備えている。
２００は、一導電型の第２の不純物拡散層の一例となる
Ｐ型の不純物拡散層（以下で、Ｐ+拡散層ともいう）５
７を備えている。この第１のＰ+拡散層５７は、ＰＮＰ
バイポーラトランジスタ５０のエミッタとして機能する
ものである。このＰ+拡散層５７は、実効ベース領域５
９上方のＮ型層５３Ａに設けられている。このＰ+拡散
層に含まれるＰ型の不純物は、例えばボロンであり、そ
の濃度は少なくとも５．０Ｅ１７ｃｍ-3以上である。さ
らに、この半導体装置２００は、外部ベースとして機能
するＮ+埋め込み層５５をシリコン基板５１の上方に引
き出すための第２のＮ型拡散層５３Ｂを備えている。
【００２７】図１に示すように、このＮ型層５３Ｂは、
Ｎ+埋め込み層５５上に設けられている。このＮ型層５
３Ｂに含まれるＮ型の不純物は、例えばリンであり、そ
の濃度は１．０Ｅ１５ｃｍ-3〜５．０Ｅ１６ｃｍ-3程度
である。
Ｎ+埋め込み層５５上に設けられている。このＮ型層５
３Ｂに含まれるＮ型の不純物は、例えばリンであり、そ
の濃度は１．０Ｅ１５ｃｍ-3〜５．０Ｅ１６ｃｍ-3程度
である。
【００２８】また、この半導体装置２００は、バイポー
ラトランジスタ５０と他の個別素子とを素子分離すると
共に、第１のＮ型層５３Ａと第２のＮ型層５３Ｂとを隔
てるシリコン酸化膜１４をシリコン基板５１上に備えて
いる。このシリコン酸化膜１４の膜厚は、例えば１μｍ
程度である。
ラトランジスタ５０と他の個別素子とを素子分離すると
共に、第１のＮ型層５３Ａと第２のＮ型層５３Ｂとを隔
てるシリコン酸化膜１４をシリコン基板５１上に備えて
いる。このシリコン酸化膜１４の膜厚は、例えば１μｍ
程度である。
【００２９】また、このシリコン酸化膜１４とシリコン
基板５１との間には、素子分離用のＰ型の不純物拡散層
１６が選択的に設けられている。この第２のＰ+拡散層
１６に含まれるＰ型の不純物は、例えばボロンであり、
その濃度は５．０Ｅ１７ｃｍ -3〜１．０Ｅ１９ｃｍ-3程
度である。
基板５１との間には、素子分離用のＰ型の不純物拡散層
１６が選択的に設けられている。この第２のＰ+拡散層
１６に含まれるＰ型の不純物は、例えばボロンであり、
その濃度は５．０Ｅ１７ｃｍ -3〜１．０Ｅ１９ｃｍ-3程
度である。
【００３０】さらに、この半導体装置２００は、シリコ
ン基板５１の上方を覆う絶縁膜１８を備えている。この
絶縁膜１８には複数の開口部が設けられており、この開
口部からＰ+拡散層５７とＮ型層５３Ｂとが露出するよ
うになされている。この絶縁膜１８は、例えば厚さ２０
０ｎｍ程度のシリコン窒化膜である。
ン基板５１の上方を覆う絶縁膜１８を備えている。この
絶縁膜１８には複数の開口部が設けられており、この開
口部からＰ+拡散層５７とＮ型層５３Ｂとが露出するよ
うになされている。この絶縁膜１８は、例えば厚さ２０
０ｎｍ程度のシリコン窒化膜である。
【００３１】そして、この半導体装置２００は、絶縁膜
１８から露出されたＰ+拡散層５７と、Ｎ型層５３Ｂ上
にそれぞれエミッタ電極２２Ａとベース電極２２Ｂとを
備えている。これらのエミッタ電極２２Ａとベース電極
２２Ｂは、例えばアルミからなるものである。
１８から露出されたＰ+拡散層５７と、Ｎ型層５３Ｂ上
にそれぞれエミッタ電極２２Ａとベース電極２２Ｂとを
備えている。これらのエミッタ電極２２Ａとベース電極
２２Ｂは、例えばアルミからなるものである。
【００３２】このように、本発明に係る半導体装置２０
０によれば、ＰＮＰバイポーラトランジスタ５０を備
え、このＰＮＰバイポーラトランジスタ５０の実効ベー
ス領域５９は、Ｎ型層（ベース）５３Ａよりも濃い不純
物濃度を有したＮ+埋め込み層（外部ベース）５５によ
ってＰ+拡散層（エミッタ）５７の直下に画定されて成
るものである。
０によれば、ＰＮＰバイポーラトランジスタ５０を備
え、このＰＮＰバイポーラトランジスタ５０の実効ベー
ス領域５９は、Ｎ型層（ベース）５３Ａよりも濃い不純
物濃度を有したＮ+埋め込み層（外部ベース）５５によ
ってＰ+拡散層（エミッタ）５７の直下に画定されて成
るものである。
【００３３】従って、従来方式と比べて、実効ベース領
域５９のバラツキを低減できるので、ＰＮＰバイポーラ
トランジスタ５０の電流増幅率ｈｆｅ等の特性を安定化
できる。また、この半導体装置２００では、実効ベース
領域５９の周囲に高濃度のＮ+埋め込み層５５を備えて
いる。
域５９のバラツキを低減できるので、ＰＮＰバイポーラ
トランジスタ５０の電流増幅率ｈｆｅ等の特性を安定化
できる。また、この半導体装置２００では、実効ベース
領域５９の周囲に高濃度のＮ+埋め込み層５５を備えて
いる。
【００３４】従って、エミッタ電極２２Ａとベース電極
２２Ｂとの間に逆バイアスを印加した場合に、Ｐ+拡散
層５７とＮ型層５３Ａとの間の空乏層の延びをＮ+埋め
込み層５５で抑えることができる。これにより、エミッ
タ−コレクタ間でのパンチスルー耐圧を高く維持でき
る。
２２Ｂとの間に逆バイアスを印加した場合に、Ｐ+拡散
層５７とＮ型層５３Ａとの間の空乏層の延びをＮ+埋め
込み層５５で抑えることができる。これにより、エミッ
タ−コレクタ間でのパンチスルー耐圧を高く維持でき
る。
【００３５】次に、本発明の実施形態に係る半導体集積
回路装置２５０について説明する。図２は半導体集積回
路装置２５０の構成例を示す回路図である。この半導体
集積回路装置２５０は、上述した半導体装置２００を応
用したものである。従って、同じ符号のものは同じ機能
を有するので、その説明を省略する。
回路装置２５０について説明する。図２は半導体集積回
路装置２５０の構成例を示す回路図である。この半導体
集積回路装置２５０は、上述した半導体装置２００を応
用したものである。従って、同じ符号のものは同じ機能
を有するので、その説明を省略する。
【００３６】図２に示すように、この半導体集積回路装
置２５０は、上述したＰＮＰダイオード５０と、ＰＮ接
合ダイオード４０と、複数の個別素子からなる内部回路
６０を備えている。また、この半導体集積回路装置２５
０には、電源用の第１の端子の一例となる電源端子（Ｖ
ｃｃ）３１と、内部回路に所定の信号を供給する信号端
子３３と、電源用の第２の端子の一例となる接地端子
（ＧＮＤ）３５とが設けられている。
置２５０は、上述したＰＮＰダイオード５０と、ＰＮ接
合ダイオード４０と、複数の個別素子からなる内部回路
６０を備えている。また、この半導体集積回路装置２５
０には、電源用の第１の端子の一例となる電源端子（Ｖ
ｃｃ）３１と、内部回路に所定の信号を供給する信号端
子３３と、電源用の第２の端子の一例となる接地端子
（ＧＮＤ）３５とが設けられている。
【００３７】図２に示すように、この半導体集積回路装
置２５０では、電源端子３１が最高電位になされ、接地
端子３５が最低電位になされている。これらの電源端子
３１と、信号端子３３と、接地端子３５は全て内部回路
６０に接続されている。
置２５０では、電源端子３１が最高電位になされ、接地
端子３５が最低電位になされている。これらの電源端子
３１と、信号端子３３と、接地端子３５は全て内部回路
６０に接続されている。
【００３８】また、ＰＮＰバイポーラトランジスタ５０
のエミッタ電極２２Ａは、内部回路６０の手前で信号端
子３３に接続されている。さらに、コレクタ（シリコン
基板）１は接地端子３５に接続され、ベース電極２２Ｂ
は電源端子３１に接続されている。そして、ＰＮ接合ダ
イオード４０のＰ側端子３７は信号端子３３に接続さ
れ、Ｎ側端子３９は接地端子３５に接続されている。
のエミッタ電極２２Ａは、内部回路６０の手前で信号端
子３３に接続されている。さらに、コレクタ（シリコン
基板）１は接地端子３５に接続され、ベース電極２２Ｂ
は電源端子３１に接続されている。そして、ＰＮ接合ダ
イオード４０のＰ側端子３７は信号端子３３に接続さ
れ、Ｎ側端子３９は接地端子３５に接続されている。
【００３９】これにより、信号端子３３に正（＋）のサ
ージ電圧が印加された場合には、このサージ電圧が電源
端子３１の最高電位を越えた時点でＰＮＰバイポーラト
ランジスタ５０はオンし、信号端子３３から接地端子３
５へ正電荷を逃がすことができる。
ージ電圧が印加された場合には、このサージ電圧が電源
端子３１の最高電位を越えた時点でＰＮＰバイポーラト
ランジスタ５０はオンし、信号端子３３から接地端子３
５へ正電荷を逃がすことができる。
【００４０】また、信号端子３３に負（−）のサージ電
圧が印加された場合には、このサージ電圧が約−０．７
Ｖを下回った時点でＰＮ接合ダイオード４０は導通状態
となり、信号端子３３から接地端子３５へ負電荷を逃が
すことができる。
圧が印加された場合には、このサージ電圧が約−０．７
Ｖを下回った時点でＰＮ接合ダイオード４０は導通状態
となり、信号端子３３から接地端子３５へ負電荷を逃が
すことができる。
【００４１】このように、本発明に係る半導体集積回路
装置２５０によれば、上述の半導体装置２００が応用さ
れ、ＰＮＰバイポーラトランジスタ５０をサージ電圧に
対する正保護素子として備えたものである。従って、正
のサージ電圧から内部回路６０を信頼性高く保護するこ
とができる。
装置２５０によれば、上述の半導体装置２００が応用さ
れ、ＰＮＰバイポーラトランジスタ５０をサージ電圧に
対する正保護素子として備えたものである。従って、正
のサージ電圧から内部回路６０を信頼性高く保護するこ
とができる。
【００４２】次に、本発明の実施形態に係る半導体装置
２００の製造方法について説明する。図３〜図５は半導
体装置２００の製造例（その１〜３）を示す工程図であ
る。ここでは、上述した半導体装置２００を製造する場
合を想定する。
２００の製造方法について説明する。図３〜図５は半導
体装置２００の製造例（その１〜３）を示す工程図であ
る。ここでは、上述した半導体装置２００を製造する場
合を想定する。
【００４３】まず、図３Ａに示すシリコン基板５１を用
意する。次に、フォトリソグラフィによってこのシリコ
ン基板５１にレジストパターン４２を形成し、Ｎ+埋め
込み層５５（図１参照）となる領域以外のシリコン基板
５１をマスクする。
意する。次に、フォトリソグラフィによってこのシリコ
ン基板５１にレジストパターン４２を形成し、Ｎ+埋め
込み層５５（図１参照）となる領域以外のシリコン基板
５１をマスクする。
【００４４】次に、このレジストパターン４２が形成さ
れたシリコン基板５１に、例えばヒ素を注入して、この
シリコン基板１に外部ベースとなるＮ+埋め込み層５５
を形成する。
れたシリコン基板５１に、例えばヒ素を注入して、この
シリコン基板１に外部ベースとなるＮ+埋め込み層５５
を形成する。
【００４５】図３Ｂに示すように、このＮ+埋め込み層
５５によって、コレクタとベースとの接合領域（実効ベ
ース領域）５９は囲まれ、その位置と形状が決定され
る。これにより、Ｎ+埋め込み層５５と接合領域５９の
形状を、レジストパターン４２の形状で一義的に定める
ことができるので、従来方式と比べて、この接合領域５
９の面積のバラツキを低減できる。
５５によって、コレクタとベースとの接合領域（実効ベ
ース領域）５９は囲まれ、その位置と形状が決定され
る。これにより、Ｎ+埋め込み層５５と接合領域５９の
形状を、レジストパターン４２の形状で一義的に定める
ことができるので、従来方式と比べて、この接合領域５
９の面積のバラツキを低減できる。
【００４６】シリコン基板５１にＮ+埋め込み層５５を
形成した後、図４Ａに示すように、このシリコン基板５
１上に反対導電型の第２の半導体層の一例となるＮ型の
単結晶シリコン層５３を形成する。この単結晶シリコン
層５３は、後工程で第１のＮ型層５３Ａ（図１参照）と
第２のＮ型層５３Ｂ（図１参照）とになるものである。
形成した後、図４Ａに示すように、このシリコン基板５
１上に反対導電型の第２の半導体層の一例となるＮ型の
単結晶シリコン層５３を形成する。この単結晶シリコン
層５３は、後工程で第１のＮ型層５３Ａ（図１参照）と
第２のＮ型層５３Ｂ（図１参照）とになるものである。
【００４７】また、この単結晶シリコン層５３の形成
は、例えば１０００℃以上の高温度を要するエピタキシ
ャル成長により行う。このため、図３Ａ及びＢで形成し
たＮ+埋め込み層５５は単結晶シリコン層５３側へ約２
００ｎｍ程度せり出すように拡散される。このエピタキ
シャル成長により形成された単結晶シリコン層５３の膜
厚は、１．２μｍ程度である。
は、例えば１０００℃以上の高温度を要するエピタキシ
ャル成長により行う。このため、図３Ａ及びＢで形成し
たＮ+埋め込み層５５は単結晶シリコン層５３側へ約２
００ｎｍ程度せり出すように拡散される。このエピタキ
シャル成長により形成された単結晶シリコン層５３の膜
厚は、１．２μｍ程度である。
【００４８】次に、図４Ｂに示すように、このエピタキ
シャル層５を選択的に酸化して、シリコン基板５１の上
方にシリコン酸化膜１４を形成する。このエピタキシャ
ル層５の選択酸化は、例えば、シリコン窒化膜４４をマ
スクにしたＬＯＣＯＳプロセス（ｌｏｃａｌ ｏｘｉｄ
ａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により行う。形成
後のシリコン酸化膜１４の膜厚は、例えば２μｍ程度で
ある。また、このシリコン酸化膜１４の形成に伴って、
シリコン基板５１上に第１のＮ型層５３Ａと、第２のＮ
型層５３Ｂとが画定される。
シャル層５を選択的に酸化して、シリコン基板５１の上
方にシリコン酸化膜１４を形成する。このエピタキシャ
ル層５の選択酸化は、例えば、シリコン窒化膜４４をマ
スクにしたＬＯＣＯＳプロセス（ｌｏｃａｌ ｏｘｉｄ
ａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により行う。形成
後のシリコン酸化膜１４の膜厚は、例えば２μｍ程度で
ある。また、このシリコン酸化膜１４の形成に伴って、
シリコン基板５１上に第１のＮ型層５３Ａと、第２のＮ
型層５３Ｂとが画定される。
【００４９】次に、図４Ｃに示すように、シリコン酸化
膜１４が形成されたシリコン基板５１の上方全面を平坦
化する。この平坦化処理は、例えばＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により
行う。この平坦化処理後のシリコン酸化膜１４の膜厚
は、約１μｍ程度である。
膜１４が形成されたシリコン基板５１の上方全面を平坦
化する。この平坦化処理は、例えばＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により
行う。この平坦化処理後のシリコン酸化膜１４の膜厚
は、約１μｍ程度である。
【００５０】次に、図５Ａに示すように、平坦化された
シリコン酸化膜１４に囲まれたＮ型層５３Ａに選択的に
ボロンをイオン注入し、第１のＰ+拡散層５７を形成す
る。また、このＰ+拡散層５７の形成と前後して、図５
Ａの左右両端（素子間分離領域）にあるシリコン酸化膜
１４にのみボロンを高エネルギーでイオン注入し、第２
のＰ+拡散層１６を形成する。これら第１のＰ+拡散層５
７と、第２のＰ+拡散層１６の形成は、いずれもレジス
トパターンをマスクとしたイオン注入によって行う。
シリコン酸化膜１４に囲まれたＮ型層５３Ａに選択的に
ボロンをイオン注入し、第１のＰ+拡散層５７を形成す
る。また、このＰ+拡散層５７の形成と前後して、図５
Ａの左右両端（素子間分離領域）にあるシリコン酸化膜
１４にのみボロンを高エネルギーでイオン注入し、第２
のＰ+拡散層１６を形成する。これら第１のＰ+拡散層５
７と、第２のＰ+拡散層１６の形成は、いずれもレジス
トパターンをマスクとしたイオン注入によって行う。
【００５１】次に、第１のＰ+拡散層５７と、第２のＰ+
拡散層１６とが形成されたシリコン基板５１の上方全面
にシリコン窒化膜等の絶縁膜を形成する。例えば、ＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）により、シリコン窒化膜を約２００ｎｍ形成す
る。さらに、この絶縁膜に選択的にドライエッチング処
理を施して、図５Ｂに示すように、Ｐ+拡散層５７とＮ
型拡散層３Ｂ上の絶縁膜１８を除去し、開口部４６Ａ及
び４６Ｂを形成する。
拡散層１６とが形成されたシリコン基板５１の上方全面
にシリコン窒化膜等の絶縁膜を形成する。例えば、ＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）により、シリコン窒化膜を約２００ｎｍ形成す
る。さらに、この絶縁膜に選択的にドライエッチング処
理を施して、図５Ｂに示すように、Ｐ+拡散層５７とＮ
型拡散層３Ｂ上の絶縁膜１８を除去し、開口部４６Ａ及
び４６Ｂを形成する。
【００５２】次に、この開口部４６Ａ及び４６Ｂが形成
されたシリコン基板５１の上方全面にアルミニウム膜を
形成する。このアルミニウム膜の形成は、例えばスパッ
タリングにより行う。
されたシリコン基板５１の上方全面にアルミニウム膜を
形成する。このアルミニウム膜の形成は、例えばスパッ
タリングにより行う。
【００５３】そして、フォトリソグラフィとドライエッ
チングによって、このアルミニウム膜をパターニング
し、開口部４６Ａにエミッタ電極を、開口部４６Ｂにベ
ース電極をそれぞれ形成する。これにより、図１に示し
た半導体装置２００を完成する。
チングによって、このアルミニウム膜をパターニング
し、開口部４６Ａにエミッタ電極を、開口部４６Ｂにベ
ース電極をそれぞれ形成する。これにより、図１に示し
た半導体装置２００を完成する。
【００５４】このように、本発明に係る半導体装置２０
０の製造方法によれば、コレクタ用のＰ型シリコン基板
５１に実効ベース領域５９を画定した後、この実効ベー
ス領域５９を囲むようにＰ型シリコン基板５１上にベー
ス用のＮ型層５３Ａを形成し、この実効ベース領域５９
を除くＰ型シリコン基板５１とＮ型層５３Ａとの間に、
該Ｎ型層５３Ａよりも濃い不純物濃度を有したＮ+埋め
込み層５５を形成し、その後、このＮ+埋め込み層５５
が形成されたＮ型層５３Ａにボロンを選択的に注入し
て、エミッタ用のＰ+拡散層５７を形成するようになさ
れる。
０の製造方法によれば、コレクタ用のＰ型シリコン基板
５１に実効ベース領域５９を画定した後、この実効ベー
ス領域５９を囲むようにＰ型シリコン基板５１上にベー
ス用のＮ型層５３Ａを形成し、この実効ベース領域５９
を除くＰ型シリコン基板５１とＮ型層５３Ａとの間に、
該Ｎ型層５３Ａよりも濃い不純物濃度を有したＮ+埋め
込み層５５を形成し、その後、このＮ+埋め込み層５５
が形成されたＮ型層５３Ａにボロンを選択的に注入し
て、エミッタ用のＰ+拡散層５７を形成するようになさ
れる。
【００５５】従って、従来方式と比べて、実効ベース領
域５９の面積をＮ+埋め込み層５５の形状のみで制御で
きる。これにより、実効ベース領域５９のバラツキを低
減できるので、ＰＮＰバイポーラトランジスタ５０の電
流増幅率ｈｆｅ等の特性を安定化した半導体装置を再現
性良く製造できる。
域５９の面積をＮ+埋め込み層５５の形状のみで制御で
きる。これにより、実効ベース領域５９のバラツキを低
減できるので、ＰＮＰバイポーラトランジスタ５０の電
流増幅率ｈｆｅ等の特性を安定化した半導体装置を再現
性良く製造できる。
【００５６】尚、この実施形態では、ＰＮＰトランジス
タ５０の実効ベース領域５９をＰ+拡散層５７の直下に
一領域だけ設ける場合について説明したが、この実効ベ
ース領域５９はＰ+拡散層５７の直下に限られることは
なく、また、一領域に限られることもない。実効ベース
領域５９は、Ｐ+拡散層１０の直下からずれていても良
く、かつ、複数あっても良い。
タ５０の実効ベース領域５９をＰ+拡散層５７の直下に
一領域だけ設ける場合について説明したが、この実効ベ
ース領域５９はＰ+拡散層５７の直下に限られることは
なく、また、一領域に限られることもない。実効ベース
領域５９は、Ｐ+拡散層１０の直下からずれていても良
く、かつ、複数あっても良い。
【００５７】例えば、図６に示す半導体装置２００のよ
うに、シリコン基板５１とＮ型層５３Ａとの間の実効ベ
ース領域５９が、Ｎ+埋め込み層５５によって複数に細
分化されていても良い。この場合でも、図１に示した半
導体装置２００と同様に、電流増幅率ｈｆｅ等の特性を
安定化でき、パンチスルー耐圧を高く維持できる。
うに、シリコン基板５１とＮ型層５３Ａとの間の実効ベ
ース領域５９が、Ｎ+埋め込み層５５によって複数に細
分化されていても良い。この場合でも、図１に示した半
導体装置２００と同様に、電流増幅率ｈｆｅ等の特性を
安定化でき、パンチスルー耐圧を高く維持できる。
【００５８】また、図６に示したように、実効ベース領
域５９を複数に細分化する場合には、図７に示すよう
に、Ｎ+埋め込み層５５の形状を均等な碁盤状、或い
は、網目状にすると良い。これにより、細分化された実
効ベース領域の面積を平均化できるので、電流増幅率ｈ
ｆｅ等の特性をより一層安定化できる。また、均等に細
分化された個々の実効ベース領域を一領域ずつＮ+埋め
込み層５５で囲むことができるので、パンチスルー耐圧
をより一層向上できる。
域５９を複数に細分化する場合には、図７に示すよう
に、Ｎ+埋め込み層５５の形状を均等な碁盤状、或い
は、網目状にすると良い。これにより、細分化された実
効ベース領域の面積を平均化できるので、電流増幅率ｈ
ｆｅ等の特性をより一層安定化できる。また、均等に細
分化された個々の実効ベース領域を一領域ずつＮ+埋め
込み層５５で囲むことができるので、パンチスルー耐圧
をより一層向上できる。
【００５９】さらに、この実施形態では、ＰＮＰバイポ
ーラトランジスタ５０を備えた半導体装置２００及び半
導体集積回路装置２５０について説明したが、このバイ
ポーラトランジスタ５０はＰＮＰ型に限られることはな
い。このバイポーラトランジスタ５０はＮＰＮ型でも良
い。
ーラトランジスタ５０を備えた半導体装置２００及び半
導体集積回路装置２５０について説明したが、このバイ
ポーラトランジスタ５０はＰＮＰ型に限られることはな
い。このバイポーラトランジスタ５０はＮＰＮ型でも良
い。
【００６０】この場合には、シリコン基板５１を含めて
ＰＮＰバイポーラトランジスタ５０の各不純物層の導電
型をすべて反転（Ｐ型→Ｎ型、Ｎ型→Ｐ型）させる。こ
れにより、電流増幅率等の特性を安定化したＮＰＮバイ
ポーラトランジスタ５０を有する半導体装置２００を提
供できる。また、このＮＰＮバイポーラトランジスタ５
０のエミッタを信号端子に接続し、ベースを最低電位に
接続し、コレクタを最高電位に接続することによって、
このＮＰＮバイポーラトランジスタ５０をサージ電圧に
対する負側の保護素子（負保護素子）として機能させる
ことができる。それゆえ、負のサージ電圧から内部回路
を保護するＮＰＮバイポーラトランジスタ５０を備えた
半導体集積回路装置２５０を提供できる。
ＰＮＰバイポーラトランジスタ５０の各不純物層の導電
型をすべて反転（Ｐ型→Ｎ型、Ｎ型→Ｐ型）させる。こ
れにより、電流増幅率等の特性を安定化したＮＰＮバイ
ポーラトランジスタ５０を有する半導体装置２００を提
供できる。また、このＮＰＮバイポーラトランジスタ５
０のエミッタを信号端子に接続し、ベースを最低電位に
接続し、コレクタを最高電位に接続することによって、
このＮＰＮバイポーラトランジスタ５０をサージ電圧に
対する負側の保護素子（負保護素子）として機能させる
ことができる。それゆえ、負のサージ電圧から内部回路
を保護するＮＰＮバイポーラトランジスタ５０を備えた
半導体集積回路装置２５０を提供できる。
【００６１】（２）実施例
図８〜図１０は本発明の実施例に係る半導体装置３００
の形成例（その１〜３）を示す断面図である。この例で
は、図３〜図５において、正側の保護素子として機能す
るＰＮＰバイポーラトランジスタ５０と、既知構造のＮ
ＰＮバイポーラトランジスタ（内部回路の一部）７０と
を同一のシリコン基板５１に有する半導体装置３００を
製造する場合を想定する。他の条件は実施形態の半導体
装置２００と同様とする。従って、実施形態と同じ符号
のものは同じ機能を有するためその説明を省略する。
の形成例（その１〜３）を示す断面図である。この例で
は、図３〜図５において、正側の保護素子として機能す
るＰＮＰバイポーラトランジスタ５０と、既知構造のＮ
ＰＮバイポーラトランジスタ（内部回路の一部）７０と
を同一のシリコン基板５１に有する半導体装置３００を
製造する場合を想定する。他の条件は実施形態の半導体
装置２００と同様とする。従って、実施形態と同じ符号
のものは同じ機能を有するためその説明を省略する。
【００６２】まず、図８Ａに示すように、Ｐ型のシリコ
ン基板５１を用意する。次に、フォトリソグラフィによ
ってこのシリコン基板５１に選択的にレジストパターン
４２を形成する。そして、このレジストパターン４２が
形成されたシリコン基板５１に、例えばヒ素を注入す
る。
ン基板５１を用意する。次に、フォトリソグラフィによ
ってこのシリコン基板５１に選択的にレジストパターン
４２を形成する。そして、このレジストパターン４２が
形成されたシリコン基板５１に、例えばヒ素を注入す
る。
【００６３】これにより、ＰＮＰバイポーラトランジス
タ５０を形成する領域（以下で、ＰＮＰ−Ｔｒ領域とも
いう）のシリコン基板５１にＮ+埋め込み層５５を形成
すると共に、ＮＰＮバイポーラトランジスタ７０を形成
する領域（以下で、ＮＰＮ−Ｔｒ領域ともいう）のシリ
コン基板５１にＮ+埋め込み層７１を形成する。
タ５０を形成する領域（以下で、ＰＮＰ−Ｔｒ領域とも
いう）のシリコン基板５１にＮ+埋め込み層５５を形成
すると共に、ＮＰＮバイポーラトランジスタ７０を形成
する領域（以下で、ＮＰＮ−Ｔｒ領域ともいう）のシリ
コン基板５１にＮ+埋め込み層７１を形成する。
【００６４】次に、図８Ｂに示すように、このシリコン
基板５１上の全面にＮ型の単結晶シリコン層５３を形成
する。この時、図８Ａで形成したＮ+埋め込み層５５及
び７１は単結晶シリコン層５３側へ約２００ｎｍ程度せ
り出すように拡散される。
基板５１上の全面にＮ型の単結晶シリコン層５３を形成
する。この時、図８Ａで形成したＮ+埋め込み層５５及
び７１は単結晶シリコン層５３側へ約２００ｎｍ程度せ
り出すように拡散される。
【００６５】そして、図８Ｃに示すように、この単結晶
シリコン層５３を選択的に酸化して、ＰＮＰ−Ｔｒ領域
とＮＰＮ−Ｔｒ領域の両方にシリコン酸化膜１４を形成
する。この単結晶シリコン層５３の選択酸化は、シリコ
ン窒化膜４４をマスクにしたＬＯＣＯＳプロセスにより
行う。
シリコン層５３を選択的に酸化して、ＰＮＰ−Ｔｒ領域
とＮＰＮ−Ｔｒ領域の両方にシリコン酸化膜１４を形成
する。この単結晶シリコン層５３の選択酸化は、シリコ
ン窒化膜４４をマスクにしたＬＯＣＯＳプロセスにより
行う。
【００６６】また、これらのシリコン酸化膜１４によっ
て、ＰＮＰ−Ｔｒ領域のシリコン基板５１上に第１のＮ
型層５３Ａと、第２のＮ型層５３Ｂとが画定されると共
に、ＮＰＮ−Ｔｒ領域のシリコン基板５１上には第３の
Ｎ型層５３Ｃと、第４のＮ型層５３Ｄとが画定される。
このＮ型層５３Ｃは、ＮＰＮバイポーラトランジスタ７
０のコレクタとなる導電層である。また、Ｎ型層５３Ｄ
は、Ｎ型層５３Ｃをシリコン基板５１の上方に引き出す
ための導電層である。
て、ＰＮＰ−Ｔｒ領域のシリコン基板５１上に第１のＮ
型層５３Ａと、第２のＮ型層５３Ｂとが画定されると共
に、ＮＰＮ−Ｔｒ領域のシリコン基板５１上には第３の
Ｎ型層５３Ｃと、第４のＮ型層５３Ｄとが画定される。
このＮ型層５３Ｃは、ＮＰＮバイポーラトランジスタ７
０のコレクタとなる導電層である。また、Ｎ型層５３Ｄ
は、Ｎ型層５３Ｃをシリコン基板５１の上方に引き出す
ための導電層である。
【００６７】次に、図９Ａに示すように、シリコン酸化
膜１４が形成されたシリコン基板５１の上方全面をＣＭ
Ｐにより平坦化する。そして、図９Ｂに示すように、平
坦化されたシリコン酸化膜１４に囲まれたＮ型層５３Ａ
及び５３Ｃに選択的にボロンをイオン注入して、Ｐ+拡
散層５７を形成すると共に、ＮＰＮバイポーラトランジ
スタ７０のベースとなる第３のＰ+拡散層７３を形成す
る。また、このＰ+拡散層５７及び７３の形成と前後し
て、素子間分離領域のシリコン酸化膜１４にのみボロン
を高エネルギーでイオン注入し、第２のＰ+拡散層１６
を形成する。
膜１４が形成されたシリコン基板５１の上方全面をＣＭ
Ｐにより平坦化する。そして、図９Ｂに示すように、平
坦化されたシリコン酸化膜１４に囲まれたＮ型層５３Ａ
及び５３Ｃに選択的にボロンをイオン注入して、Ｐ+拡
散層５７を形成すると共に、ＮＰＮバイポーラトランジ
スタ７０のベースとなる第３のＰ+拡散層７３を形成す
る。また、このＰ+拡散層５７及び７３の形成と前後し
て、素子間分離領域のシリコン酸化膜１４にのみボロン
を高エネルギーでイオン注入し、第２のＰ+拡散層１６
を形成する。
【００６８】次に、図９Ｃに示すように、Ｐ+拡散層７
３の一部を除くシリコン基板５１の上方全面に、第２の
レジストパターン７５を形成する。そして、このレジス
トパターン７５をマスクにして、Ｐ+拡散層７３にリン
イオンを選択的に注入する。これにより、ＮＰＮバイポ
ーラトランジスタ７０のエミッタとなる第３のＮ型層７
７を形成する。このＮ型層７７のリン濃度は、例えば
５．０Ｅ１７ｃｍ-3程度である。
３の一部を除くシリコン基板５１の上方全面に、第２の
レジストパターン７５を形成する。そして、このレジス
トパターン７５をマスクにして、Ｐ+拡散層７３にリン
イオンを選択的に注入する。これにより、ＮＰＮバイポ
ーラトランジスタ７０のエミッタとなる第３のＮ型層７
７を形成する。このＮ型層７７のリン濃度は、例えば
５．０Ｅ１７ｃｍ-3程度である。
【００６９】ＮＰＮ−Ｔｒ領域にＮ型層７７を形成した
後、シリコン基板５１の上方全面にシリコン窒化膜等の
絶縁膜を形成する。次に、この絶縁膜に選択的にドライ
エッチング処理を施して、図１０Ａに示すように、ＰＮ
Ｐ−Ｔｒ領域のＰ+拡散層５７上及びＮ型拡散層３Ｂ上
と、ＮＰＮ−Ｔｒ領域のＰ+拡散層７３上、Ｎ型層７７
上及びＮ型層５３Ｄ上の絶縁膜１８を除去する。
後、シリコン基板５１の上方全面にシリコン窒化膜等の
絶縁膜を形成する。次に、この絶縁膜に選択的にドライ
エッチング処理を施して、図１０Ａに示すように、ＰＮ
Ｐ−Ｔｒ領域のＰ+拡散層５７上及びＮ型拡散層３Ｂ上
と、ＮＰＮ−Ｔｒ領域のＰ+拡散層７３上、Ｎ型層７７
上及びＮ型層５３Ｄ上の絶縁膜１８を除去する。
【００７０】これにより、ＰＮＰ−Ｔｒ領域に開口部４
６Ａ及び４６Ｂを形成すると共に、ＮＰＮ−Ｔｒ領域の
Ｐ+拡散層７３上に開口部７９Ａを、Ｎ型層７７上に開
口部７９Ｂを、Ｎ型層５３Ｄ上に開口部７９Ｃをそれぞ
れ形成する。
６Ａ及び４６Ｂを形成すると共に、ＮＰＮ−Ｔｒ領域の
Ｐ+拡散層７３上に開口部７９Ａを、Ｎ型層７７上に開
口部７９Ｂを、Ｎ型層５３Ｄ上に開口部７９Ｃをそれぞ
れ形成する。
【００７１】次に、これらの開口部４６Ａ及び４６Ｂ
と、開口部７９Ａ、７９Ｂ及び７９Ｃが形成されたシリ
コン基板５１の上方全面にアルミニウム膜を形成する。
そして、フォトリソグラフィとドライエッチングによっ
て、このアルミニウム膜をパターニングする。これによ
り、図１０Ｂに示すように、ＰＮＰ−Ｔｒ領域にエミッ
タ電極２２Ａ及びベース電極２２Ｂを形成すると共に、
ＮＰＮ−Ｔｒ領域の開口部７９にベース電極８１Ａを、
開口部７９Ｂにエミッタ電極８１Ｂを、開口部７９Ｃに
コレクタ電極８１Ｃをそれぞれ形成する。
と、開口部７９Ａ、７９Ｂ及び７９Ｃが形成されたシリ
コン基板５１の上方全面にアルミニウム膜を形成する。
そして、フォトリソグラフィとドライエッチングによっ
て、このアルミニウム膜をパターニングする。これによ
り、図１０Ｂに示すように、ＰＮＰ−Ｔｒ領域にエミッ
タ電極２２Ａ及びベース電極２２Ｂを形成すると共に、
ＮＰＮ−Ｔｒ領域の開口部７９にベース電極８１Ａを、
開口部７９Ｂにエミッタ電極８１Ｂを、開口部７９Ｃに
コレクタ電極８１Ｃをそれぞれ形成する。
【００７２】このようにして、正保護素子として機能す
るＰＮＰバイポーラトランジスタ５０と、既知構造のＮ
ＰＮバイポーラトランジスタ７０とを同一のシリコン基
板５１に備えた半導体装置３００を完成する。
るＰＮＰバイポーラトランジスタ５０と、既知構造のＮ
ＰＮバイポーラトランジスタ７０とを同一のシリコン基
板５１に備えた半導体装置３００を完成する。
【００７３】このように、本発明の実施例に係る半導体
装置３００の製造方法によれば、図１に示したＰＮＰバ
イポーラトランジスタ５０と、既知構造のＮＰＮバイポ
ーラトランジスタ７０とを同一シリコン基板５１に形成
する際に、ＰＮＰバイポーラトランジスタ５０のベース
とＮＰＮバイポーラトランジスタ７０のコレクタとを同
時に形成でき、ＰＮＰバイポーラトランジスタ５０のエ
ミッタとＮＰＮバイポーラトランジスタ７０のベースと
を同時に形成できる。従って、正保護素子として機能す
るＰＮＰバイポーラトランジスタ５０を備えた半導体装
置３００を工程数少なく、安価に製造できる。
装置３００の製造方法によれば、図１に示したＰＮＰバ
イポーラトランジスタ５０と、既知構造のＮＰＮバイポ
ーラトランジスタ７０とを同一シリコン基板５１に形成
する際に、ＰＮＰバイポーラトランジスタ５０のベース
とＮＰＮバイポーラトランジスタ７０のコレクタとを同
時に形成でき、ＰＮＰバイポーラトランジスタ５０のエ
ミッタとＮＰＮバイポーラトランジスタ７０のベースと
を同時に形成できる。従って、正保護素子として機能す
るＰＮＰバイポーラトランジスタ５０を備えた半導体装
置３００を工程数少なく、安価に製造できる。
【００７４】尚、この実施例及び実施形態では、バイポ
ーラトランジスタ５０をサージ電圧に対する保護素子と
して使用する場合について説明したが、これに限られる
ことはない。例えば、このバイポーラトランジスタ５０
をスイッチング素子として使用することもできる。
ーラトランジスタ５０をサージ電圧に対する保護素子と
して使用する場合について説明したが、これに限られる
ことはない。例えば、このバイポーラトランジスタ５０
をスイッチング素子として使用することもできる。
【００７５】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、ベース用の反対導電型の第２の半導体
層よりも濃い不純物濃度を有した反対導電型の第１の不
純物拡散層を備え、当該第１の不純物拡散層はコレクタ
用の一導電型の第１の半導体層と該第２の半導体層とが
接する接合領域を囲むように設けられている。
体装置によれば、ベース用の反対導電型の第２の半導体
層よりも濃い不純物濃度を有した反対導電型の第１の不
純物拡散層を備え、当該第１の不純物拡散層はコレクタ
用の一導電型の第１の半導体層と該第２の半導体層とが
接する接合領域を囲むように設けられている。
【００７６】この構成によって、従来方式と比べて、コ
レクタとベースとの接合領域を第１の不純物拡散層で画
定でき、当該接合領域の面積のバラツキを低減できる。
従って、バイポーラトランジスタの電流増幅率等の特性
を安定化できるので、トランジスタ動作の信頼性を向上
した半導体装置を提供できる。
レクタとベースとの接合領域を第１の不純物拡散層で画
定でき、当該接合領域の面積のバラツキを低減できる。
従って、バイポーラトランジスタの電流増幅率等の特性
を安定化できるので、トランジスタ動作の信頼性を向上
した半導体装置を提供できる。
【００７７】また、本発明に係る半導体装置の製造方法
によれば、コレクタ用の一導電型の第１の半導体層に当
該コレクタとベースとの接合領域を画定した後、この接
合領域を含む第１の半導体層上にベース用の反対導電型
の第２の半導体層を形成し、この接合領域を囲むように
第１の半導体層と第２の半導体層との間に、該第２の半
導体層よりも濃い不純物濃度を有した反対導電型の第１
の不純物拡散層を形成するようになされる。
によれば、コレクタ用の一導電型の第１の半導体層に当
該コレクタとベースとの接合領域を画定した後、この接
合領域を含む第１の半導体層上にベース用の反対導電型
の第２の半導体層を形成し、この接合領域を囲むように
第１の半導体層と第２の半導体層との間に、該第２の半
導体層よりも濃い不純物濃度を有した反対導電型の第１
の不純物拡散層を形成するようになされる。
【００７８】この構成によって、従来方式と比べて、コ
レクタとベースとの接合領域の面積を第１の不純物拡散
層の形状のみで制御できる。従って、コレクタとベース
との接合領域の面積のバラツキを低減できるので、バイ
ポーラトランジスタの電流増幅率等の特性を安定化した
半導体装置を再現性良く製造できる。
レクタとベースとの接合領域の面積を第１の不純物拡散
層の形状のみで制御できる。従って、コレクタとベース
との接合領域の面積のバラツキを低減できるので、バイ
ポーラトランジスタの電流増幅率等の特性を安定化した
半導体装置を再現性良く製造できる。
【００７９】さらに、本発明に係る半導体集積回路装置
によれば、信号端子にエミッタが接続され、電源用の第
１の端子にベースが接続され、かつ、電源用の第２の端
子にコレクタがそれぞれ接続されてサージ電圧から内部
回路を保護するバイポーラ型のトランジスタを有した半
導体集積回路装置であって、このトランジスタは、ベー
ス用の反対導電型の第２の半導体層よりも濃い不純物濃
度を有した反対導電型の第１の不純物拡散層を備え、当
該第１の不純物拡散層はコレクタ用の一導電型の第１の
半導体層と該第２の半導体層とが接する接合領域を囲む
ように設けられている。
によれば、信号端子にエミッタが接続され、電源用の第
１の端子にベースが接続され、かつ、電源用の第２の端
子にコレクタがそれぞれ接続されてサージ電圧から内部
回路を保護するバイポーラ型のトランジスタを有した半
導体集積回路装置であって、このトランジスタは、ベー
ス用の反対導電型の第２の半導体層よりも濃い不純物濃
度を有した反対導電型の第１の不純物拡散層を備え、当
該第１の不純物拡散層はコレクタ用の一導電型の第１の
半導体層と該第２の半導体層とが接する接合領域を囲む
ように設けられている。
【００８０】この構成によって、従来方式と比べて、コ
レクタとベースとの接合領域を第１の不純物拡散層で画
定でき、当該接合領域の面積のバラツキを低減できる。
従って、バイポーラトランジスタの電流増幅率等の特性
を安定化できるので、サージ電圧から内部回路を信頼性
高く保護することができる。
レクタとベースとの接合領域を第１の不純物拡散層で画
定でき、当該接合領域の面積のバラツキを低減できる。
従って、バイポーラトランジスタの電流増幅率等の特性
を安定化できるので、サージ電圧から内部回路を信頼性
高く保護することができる。
【００８１】この発明は、静電気等のサージ電圧から内
部回路を保護するためのバイポーラトランジスタを搭載
したＢｉｐｏｌａｒ−ＩＣや、ＢｉＣＭＯＳ−ＩＣ等に
適用して極めて好適である。
部回路を保護するためのバイポーラトランジスタを搭載
したＢｉｐｏｌａｒ−ＩＣや、ＢｉＣＭＯＳ−ＩＣ等に
適用して極めて好適である。
【図１】本発明の実施形態に係る半導体装置２００の構
成例を示す断面図である。
成例を示す断面図である。
【図２】半導体集積回路装置２５０の構成例を示す回路
図である。
図である。
【図３】Ａ及びＢは半導体装置２００の製造例（その
１）を示す工程図である。
１）を示す工程図である。
【図４】Ａ〜Ｃは半導体装置２００の製造例（その２）
を示す工程図である。
を示す工程図である。
【図５】Ａ及びＢは半導体装置２００の製造例（その
３）を示す工程図である。
３）を示す工程図である。
【図６】半導体装置２００の他の構成例を示す断面図で
ある。
ある。
【図７】Ｎ+埋め込み層５５の変形例を示す平面図であ
る。
る。
【図８】Ａ〜Ｃは本発明の実施例に係る半導体装置３０
０の形成例（その１）を示す工程図である。
０の形成例（その１）を示す工程図である。
【図９】Ａ〜Ｃは半導体装置３００の形成例（その２）
を示す工程図である。
を示す工程図である。
【図１０】Ａ及びＢは半導体装置３００の形成例（その
３）を示す工程図である。
３）を示す工程図である。
【図１１】従来例に係る半導体装置１２０の応用例を示
す回路図である。
す回路図である。
【図１２】Ｔｒ+正保護トランジスタ１１０の構成例を
示す断面図である。
示す断面図である。
５０・・・バイポーラトランジスタ、５１・・・シリコ
ン基板（一導電型の第１の半導体層）、５３Ａ・・・Ｎ
型層（反対導電型の第２の半導体層）、５５・・・Ｎ+
埋め込み層（反対導電型の第１の不純物拡散層）、５７
・・・第１のＰ+拡散層（一導電型の第２の不純物拡散
層）、５９・・・実効ベース領域（ベースとコレクタと
の接合領域）、２００，３００・・・半導体装置、２５
０・・・半導体集積回路装置
ン基板（一導電型の第１の半導体層）、５３Ａ・・・Ｎ
型層（反対導電型の第２の半導体層）、５５・・・Ｎ+
埋め込み層（反対導電型の第１の不純物拡散層）、５７
・・・第１のＰ+拡散層（一導電型の第２の不純物拡散
層）、５９・・・実効ベース領域（ベースとコレクタと
の接合領域）、２００，３００・・・半導体装置、２５
０・・・半導体集積回路装置
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/732
Ｆターム(参考） 5F003 AP06 BA97 BB01 BB08 BB90
BF90 BJ03 BJ12 BJ15 BJ90
BP21 BP31 BP48
5F038 BH06 BH13 EZ08 EZ12 EZ14
EZ16 EZ20
5F082 AA13 AA33 BA11 BA26 BA29
BA41 BA47 BC04 BC11 DA10
EA02 EA09 FA16
Claims (9)
- 【請求項１】 バイポーラトランジスタを有する半導体
装置であって、 コレクタとベースとの接合領域を有する該コレクタ用の
一導電型の第１の半導体層と、 前記第１の半導体層の接合領域と接するように該第１の
半導体層の上方に設けられたベース用の反対導電型の第
２の半導体層と、 前記接合領域を囲むように第１の半導体層と前記第２の
半導体層との間に設けられた反対導電型の第１の不純物
拡散層と、 前記第２の半導体層に選択的に設けられたエミッタ用の
一導電型の第２の不純物拡散層とを備え、 前記第１の不純物拡散層の不純物濃度は、前記第２の半
導体層の不純物濃度よりも濃くなされたことを特徴とす
る半導体装置。 - 【請求項２】 前記一導電型をＰ型とし、前記反対導電
型をＮ型としたとき、 前記エミッタ用のＰ型の第２の不純物拡散層の不純物濃
度は、５．０Ｅ１７ｃｍ-3以上であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記一導電型をＰ型とし、前記反対導電
型をＮ型としたとき、 前記ベース用のＮ型の第２の半導体層の不純物濃度は、
１．０Ｅ１５ｃｍ-3〜５．０Ｅ１６ｃｍ-3の範囲内にあ
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記第１の不純物拡散層は、前記バイポ
ーラトランジスタの外部ベースであることを特徴とする
請求項１に記載の半導体装置。 - 【請求項５】 前記コレクタとベースとの接合領域は、
所定形状に細分化されて成ることを特徴とする請求項１
に記載の半導体装置。 - 【請求項６】 バイポーラトランジスタを形成する方法
であって、 予め、コレクタ用の一導電型の第１の半導体層に当該コ
レクタとベースとの接合領域を画定しておく工程と、 前記接合領域を含む第１の半導体層上にベース用の反対
導電型の第２の半導体層を形成する工程と、 前記接合領域を囲むように第１の半導体層と前記第２の
半導体層との間に、該第２の半導体層よりも濃い不純物
濃度を有した反対導電型の第１の不純物拡散層を形成す
る工程と、 前記第１の不純物拡散層が形成された第２の半導体層に
一導電型の不純物イオンを選択的に注入して、エミッタ
用の第２の不純物拡散層を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項７】 信号端子にエミッタが接続され、電源用
の第１の端子にベースが接続され、かつ、電源用の第２
の端子にコレクタがそれぞれ接続されてサージ電圧から
内部回路を保護するバイポーラ型のトランジスタを有し
た半導体集積回路装置であって、 前記トランジスタは、 コレクタとベースとの接合領域を有する該コレクタ用の
一導電型の第１の半導体層と、 前記第１の半導体層の接合領域と接するように該第１の
半導体層の上方に設けられたベース用の反対導電型の第
２の半導体層と、 前記接合領域を囲むように第１の半導体層と前記第２の
半導体層との間に設けられた反対導電型の第１の不純物
拡散層と、 前記第２の半導体層に選択的に設けられたエミッタ用の
一導電型の第２の不純物拡散層とを備え、 前記第１の不純物拡散層の不純物濃度は、前記第２の半
導体層の不純物濃度よりも濃くなされたことを特徴とす
る半導体集積回路装置。 - 【請求項８】 前記トランジスタは、ＰＮＰ型のバイポ
ーラトランジスタであることを特徴とする請求項７に記
載の半導体集積回路装置。 - 【請求項９】 前記トランジスタは、ＮＰＮ型のバイポ
ーラトランジスタであることを特徴とする請求項７に記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002035513A JP2003243405A (ja) | 2002-02-13 | 2002-02-13 | 半導体装置及びその製造方法、半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002035513A JP2003243405A (ja) | 2002-02-13 | 2002-02-13 | 半導体装置及びその製造方法、半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003243405A true JP2003243405A (ja) | 2003-08-29 |
Family
ID=27777684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002035513A Abandoned JP2003243405A (ja) | 2002-02-13 | 2002-02-13 | 半導体装置及びその製造方法、半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003243405A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013073991A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
-
2002
- 2002-02-13 JP JP2002035513A patent/JP2003243405A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013073991A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
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