JP2647339B2 - シリコン・オン・インシュレータ（ｓｏｉ）の静電気放電防止ダイオード構造体及びその形成方法 - Google Patents
シリコン・オン・インシュレータ（ｓｏｉ）の静電気放電防止ダイオード構造体及びその形成方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の静電気放
電防止に関し、特に、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板に形成されたトランジスタの静電気放電
防止に関する。
電防止に関し、特に、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板に形成されたトランジスタの静電気放電
防止に関する。
【０００２】
【従来の技術】半導体素子は小型化が進み、回路レイア
ウトが複雑になっている。その結果、回路内の半導体素
子が、静電気放電（ＥＳＤ）によりバーンアウト（焼
損）しやすい。ＥＳＤバーンアウトを出来るだけ少なく
するために様々なアプローチが提案されている。これま
でのアプローチは、半導体物質の基板に形成された逆バ
イアス・ダイオードをもとにしている。しかしＳＯＩウ
エハでは、二酸化シリコン層によって素子が基板から電
気的に絶縁される。この薄膜のＳＯＩウエハでは、膜の
シリコンが薄すぎ、面積の大きい垂直ダイオードを形成
できない。
ウトが複雑になっている。その結果、回路内の半導体素
子が、静電気放電（ＥＳＤ）によりバーンアウト（焼
損）しやすい。ＥＳＤバーンアウトを出来るだけ少なく
するために様々なアプローチが提案されている。これま
でのアプローチは、半導体物質の基板に形成された逆バ
イアス・ダイオードをもとにしている。しかしＳＯＩウ
エハでは、二酸化シリコン層によって素子が基板から電
気的に絶縁される。この薄膜のＳＯＩウエハでは、膜の
シリコンが薄すぎ、面積の大きい垂直ダイオードを形成
できない。
【０００３】
【発明が解決しようとする課題】従って、ＳＯＩトラン
ジスタの静電気放電を防止できる構造とその形成方法が
必要になっており、本発明はこの要求を満たす技術を提
供することを目的とする。
ジスタの静電気放電を防止できる構造とその形成方法が
必要になっており、本発明はこの要求を満たす技術を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明に従う、シリコン
・オン・インシュレータ回路のための静電気放電防止ダ
イオード構造体は、所定のドーパント型のシリコン基板
（例えば、図６の１８）と、上記シリコン基板上に形成
された絶縁層（例えば、１６）と、上記絶縁層上に形成
されたトランジスタ回路形成用のシリコン層（例えば、
１４）と、上記シリコン層および上記絶縁層を貫通して
上記シリコン基板まで延びるトレンチと、上記トレンチ
の領域の上記シリコン基板の表面領域に設けられ、上記
シリコン基板とＰＮ接合ダイオードを形成するドープ領
域（例えば、２４）と、上記ドープ領域と上記シリコン
層の回路とを接続する導電体（例えば、２８）とを含
み、上記ダイオードが上記シリコン層の回路と上記シリ
コン基板との間に静電気放電電流経路を与える。本発明
に従う、シリコン・オン・インシュレータ回路のための
静電気放電防止ダイオード構造体の形成方法は、所定の
ドーパント型のシリコン基板上に形成された絶縁層上
に、トランジスタ回路形成用のシリコン層を有するシリ
コン・オン・インシュレータ構造体を準備するステップ
と、上記シリコン層および上記絶縁層を貫通して上記シ
リコン基板まで延びるトレンチを形成するステップと、
上記トレンチの領域の上記シリコン基板の表面領域に、
上記シリコン基板のドーパント型と反対のドーパント型
のドープ領域を形成するステップと、上記ドープ領域と
上記シリコン層の回路とを接続する導電体を形成するス
テップとを含む。実際のプロセスでは、トランジスタ・
ゲート酸化物の成長に続いて新しいフォトリソグラフィ
・レベルが追加される。この新しいフォトリソグラフィ
・レベルで、ダイオードが形成される領域が画成され
る。次にドライ・エッチング・ツールにより、トレンチ
がＳＯＩウエハのゲート酸化物、シリコン膜及び埋込み
酸化物を通してシリコン基板までエッチングされる。ソ
ース／ドレインのドーピング時に、露出した基板表面が
ウエハのドーパント型とは逆にドープされる。次に標準
処理が続く。
・オン・インシュレータ回路のための静電気放電防止ダ
イオード構造体は、所定のドーパント型のシリコン基板
（例えば、図６の１８）と、上記シリコン基板上に形成
された絶縁層（例えば、１６）と、上記絶縁層上に形成
されたトランジスタ回路形成用のシリコン層（例えば、
１４）と、上記シリコン層および上記絶縁層を貫通して
上記シリコン基板まで延びるトレンチと、上記トレンチ
の領域の上記シリコン基板の表面領域に設けられ、上記
シリコン基板とＰＮ接合ダイオードを形成するドープ領
域（例えば、２４）と、上記ドープ領域と上記シリコン
層の回路とを接続する導電体（例えば、２８）とを含
み、上記ダイオードが上記シリコン層の回路と上記シリ
コン基板との間に静電気放電電流経路を与える。本発明
に従う、シリコン・オン・インシュレータ回路のための
静電気放電防止ダイオード構造体の形成方法は、所定の
ドーパント型のシリコン基板上に形成された絶縁層上
に、トランジスタ回路形成用のシリコン層を有するシリ
コン・オン・インシュレータ構造体を準備するステップ
と、上記シリコン層および上記絶縁層を貫通して上記シ
リコン基板まで延びるトレンチを形成するステップと、
上記トレンチの領域の上記シリコン基板の表面領域に、
上記シリコン基板のドーパント型と反対のドーパント型
のドープ領域を形成するステップと、上記ドープ領域と
上記シリコン層の回路とを接続する導電体を形成するス
テップとを含む。実際のプロセスでは、トランジスタ・
ゲート酸化物の成長に続いて新しいフォトリソグラフィ
・レベルが追加される。この新しいフォトリソグラフィ
・レベルで、ダイオードが形成される領域が画成され
る。次にドライ・エッチング・ツールにより、トレンチ
がＳＯＩウエハのゲート酸化物、シリコン膜及び埋込み
酸化物を通してシリコン基板までエッチングされる。ソ
ース／ドレインのドーピング時に、露出した基板表面が
ウエハのドーパント型とは逆にドープされる。次に標準
処理が続く。
【０００５】トレンチ壁の勾配は、あまり急峻にならな
いように制御するのが望ましい。垂直トレンチ壁は、側
壁のマスキングの一環として、ポリシリコン、窒化物ま
たは酸化物のスペーサの形成を促進する。このスペーサ
は、注入ドーパントをブロックすることによって、静電
気放電ダイオードを漏れやすくするものである。また、
トレンチは、その深さとパシベーション酸化物の厚みの
和よりも幅広くされるのが好ましい。こうすると、パシ
ベーション酸化物と後の第１金属層についてのステップ
・カバレージが有利になる。
いように制御するのが望ましい。垂直トレンチ壁は、側
壁のマスキングの一環として、ポリシリコン、窒化物ま
たは酸化物のスペーサの形成を促進する。このスペーサ
は、注入ドーパントをブロックすることによって、静電
気放電ダイオードを漏れやすくするものである。また、
トレンチは、その深さとパシベーション酸化物の厚みの
和よりも幅広くされるのが好ましい。こうすると、パシ
ベーション酸化物と後の第１金属層についてのステップ
・カバレージが有利になる。
【０００６】このプロセスのステップは次のようにな
る。ゲート酸化物の成長、ＥＳＤダイオード領域のフォ
トレジストによる画成、露出領域のゲート酸化物のエッ
チング、露出領域のシリコン膜のエッチング、露出領域
の酸化物のエッチング、レジストの除去、及び通常の素
子処理の継続である。Ｐ型基板の場合は、Ｎ＋ソース／
ドレインの領域を露出させるようにフォトレジストをパ
ターニングする時に、ＥＳＤダイオードのトレンチの領
域をも露出させるようにフォトレジストをパターニング
し、Ｎ＋ソース／ドレインの注入をトレンチの領域にも
行なうことができるようにする必要がある。Ｐ＋のドー
ピングの間にはトレンチをレジストで覆う必要がある。
これらのステップ以外は通常の半導体処理である。
る。ゲート酸化物の成長、ＥＳＤダイオード領域のフォ
トレジストによる画成、露出領域のゲート酸化物のエッ
チング、露出領域のシリコン膜のエッチング、露出領域
の酸化物のエッチング、レジストの除去、及び通常の素
子処理の継続である。Ｐ型基板の場合は、Ｎ＋ソース／
ドレインの領域を露出させるようにフォトレジストをパ
ターニングする時に、ＥＳＤダイオードのトレンチの領
域をも露出させるようにフォトレジストをパターニング
し、Ｎ＋ソース／ドレインの注入をトレンチの領域にも
行なうことができるようにする必要がある。Ｐ＋のドー
ピングの間にはトレンチをレジストで覆う必要がある。
これらのステップ以外は通常の半導体処理である。
【０００７】別の実施例では、静電気防止構造とその形
成方法を、ＳＯＩ構造のメサ／トレンチの分離時に採用
することができる。この例の場合、プロセスのステップ
は次のようになる。ゲート酸化物の成長、フォトレジス
トによるＥＳＤダイオード領域の画成、埋込み酸化物の
エッチング、レジストの除去及びＬＯＣＯＳ素子の形成
と同じ処理の継続である。
成方法を、ＳＯＩ構造のメサ／トレンチの分離時に採用
することができる。この例の場合、プロセスのステップ
は次のようになる。ゲート酸化物の成長、フォトレジス
トによるＥＳＤダイオード領域の画成、埋込み酸化物の
エッチング、レジストの除去及びＬＯＣＯＳ素子の形成
と同じ処理の継続である。
【０００８】
【実施例】本発明は、標準的な半導体素子処理にフォト
リソグラフィ・レベルを追加したものである。このレベ
ルはゲート酸化物の成長後に追加される。図１に示す通
り、このフォトリソグラフィ・レベルは、フォトレジス
ト（ＰＲ）２０により、ダイオードが形成される領域１
０を画成する。次にドライ・エッチング・ツールによ
り、成長したゲート酸化物１２、シリコン膜１４、及び
シリコン酸化物層１６を通してトレンチがシリコン基板
１８までエッチングされる。フォトレジスト２０が取り
除かれた後、ＳＯＩ素子ウエハは図２のようになる。
リソグラフィ・レベルを追加したものである。このレベ
ルはゲート酸化物の成長後に追加される。図１に示す通
り、このフォトリソグラフィ・レベルは、フォトレジス
ト（ＰＲ）２０により、ダイオードが形成される領域１
０を画成する。次にドライ・エッチング・ツールによ
り、成長したゲート酸化物１２、シリコン膜１４、及び
シリコン酸化物層１６を通してトレンチがシリコン基板
１８までエッチングされる。フォトレジスト２０が取り
除かれた後、ＳＯＩ素子ウエハは図２のようになる。
【０００９】シリコン層１４にＭＯＳＦＥＴのＮ＋ソー
ス／ドレインを形成する時は、ソース／ドレインの領域
を露出させるようにパターニングされたフォトレジスト
（ＰＲ）２１を介して、ソース／ドレインの領域にＮ＋
注入物がドープされるが、このとき、フォトレジスト２
１はＥＳＤダイオード・トレンチの領域をも露出させる
ようにパターニングされ、ソース／ドレインのＮ＋ドー
ピング時に、Ｐ型シリコン基板１８の表面領域にＮ＋注
入物がドープされる（図３）。ドーピングされない領域
はフォトレジスト（ＰＲ）２１でマスクされる。トレン
チはＰ＋ドーピング時にフォトレジストで覆われ、ダイ
オード領域への注入が防止される。Ｎ型シリコン基板１
８を使用する時は、トレンチはＰ＋にドーピングされる
が、この場合フォトレジスト２１は、ソース／ドレイン
の領域と共にトレンチの領域を露出させるようにパター
ニングされ、Ｐ＋のソース／ドレイン注入時にトレンチ
へのＰ＋注入が行われる。
ス／ドレインを形成する時は、ソース／ドレインの領域
を露出させるようにパターニングされたフォトレジスト
（ＰＲ）２１を介して、ソース／ドレインの領域にＮ＋
注入物がドープされるが、このとき、フォトレジスト２
１はＥＳＤダイオード・トレンチの領域をも露出させる
ようにパターニングされ、ソース／ドレインのＮ＋ドー
ピング時に、Ｐ型シリコン基板１８の表面領域にＮ＋注
入物がドープされる（図３）。ドーピングされない領域
はフォトレジスト（ＰＲ）２１でマスクされる。トレン
チはＰ＋ドーピング時にフォトレジストで覆われ、ダイ
オード領域への注入が防止される。Ｎ型シリコン基板１
８を使用する時は、トレンチはＰ＋にドーピングされる
が、この場合フォトレジスト２１は、ソース／ドレイン
の領域と共にトレンチの領域を露出させるようにパター
ニングされ、Ｐ＋のソース／ドレイン注入時にトレンチ
へのＰ＋注入が行われる。
【００１０】ＳＯＩウエハにメサ／トレンチの分離法を
用いる場合、そのプロセスもほぼ同じになる。図４に示
すように、ゲート酸化物の成長後に、フォトレジスト２
０によりＥＳＤダイオード領域１０を画成することがで
きる。次に埋込み酸化物がシリコン基板までエッチング
され、フォトレジストが取り除かれて、図５に示す素子
構造が形成される。この後、素子処理はＬＯＣＯＳ素子
の処理法と同じである。
用いる場合、そのプロセスもほぼ同じになる。図４に示
すように、ゲート酸化物の成長後に、フォトレジスト２
０によりＥＳＤダイオード領域１０を画成することがで
きる。次に埋込み酸化物がシリコン基板までエッチング
され、フォトレジストが取り除かれて、図５に示す素子
構造が形成される。この後、素子処理はＬＯＣＯＳ素子
の処理法と同じである。
【００１１】図６は、ＳＯＩのＥＳＤ防止ダイオードの
断面である。基板１８は埋込み酸化物１６とシリコン膜
１４を持ち、ここに半導体トランジスタ素子が形成され
る。パシベーション用低温ガラス２２が、ダイオードが
形成されたトレンチ領域にコンフォーマブルに被着され
る。ダイオードは第１金属層２８が被着されたシリサイ
ド・コンタクト２６を含むＮ＋ドープ領域２４から形成
される。金属層２８はシリコン層１４のトランジスタに
接続され、ダイオードはトランジスタ回路と基板１８と
の間に静電気放電電流経路を与える。
断面である。基板１８は埋込み酸化物１６とシリコン膜
１４を持ち、ここに半導体トランジスタ素子が形成され
る。パシベーション用低温ガラス２２が、ダイオードが
形成されたトレンチ領域にコンフォーマブルに被着され
る。ダイオードは第１金属層２８が被着されたシリサイ
ド・コンタクト２６を含むＮ＋ドープ領域２４から形成
される。金属層２８はシリコン層１４のトランジスタに
接続され、ダイオードはトランジスタ回路と基板１８と
の間に静電気放電電流経路を与える。
【００１２】ダイオードはＥＳＤ防止に用いられる他、
順バイアスをかけ、テスト・プローブがパッドと適切に
接触しているかどうかをチェックするためにも使用でき
る。その場合、入力と出力の経路それぞれに専用のＥＳ
Ｄ防止機能が関連づけられる。
順バイアスをかけ、テスト・プローブがパッドと適切に
接触しているかどうかをチェックするためにも使用でき
る。その場合、入力と出力の経路それぞれに専用のＥＳ
Ｄ防止機能が関連づけられる。
【００１３】
【発明の効果】本発明によれば、トレンチ工程を付加す
るだけで、あとは標準の処理プロセスを利用することに
より、シリコン・オン・インシュレータ基板にＥＳＤダ
イオードを簡単に形成することができる。
るだけで、あとは標準の処理プロセスを利用することに
より、シリコン・オン・インシュレータ基板にＥＳＤダ
イオードを簡単に形成することができる。
【図１】ゲート酸化物が成長したＳＯＩウエハの断面図
である。
である。
【図２】分離エッチングされたＳＯＩウエハの断面図で
ある。
ある。
【図３】ソース／ドレイン注入時のウエハの断面図であ
る。
る。
【図４】メサ／トレンチを分離した本発明の第２実施例
の断面図である。
の断面図である。
【図５】第２実施例のエッチング後の結果を示す図であ
る。
る。
【図６】ＳＯＩウエハ上に完成した静電気放電防止ダイ
オードの図である。
オードの図である。
１０ 領域 １２ ゲート酸化物 １４ シリコン膜 １６ シリコン酸化物層 １８ シリコン基板 ２０、２１ フォトレジスト ２２ 低温ガラス ２４ Ｎ＋ドープ領域 ２６ シリサイド・コンタクト ２８ 第１金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/866 (72)発明者 ナディム・エフ・ハダッド アメリカ合衆国22124、バージニア州オ ークトン、ベリーランド・ドライブ 2704 (72)発明者 アーサー・エデンフェルド アメリカ合衆国24459、バージニア州ミ ドルブルック、ボックス44、スター・ル ート （番地なし) (56)参考文献 特開 平５−343684（ＪＰ，Ａ) 特開 平４−280456（ＪＰ，Ａ)
Claims (2)
- 【請求項１】所定のドーパント型のシリコン基板と、 上記シリコン基板上に形成された絶縁層と、 上記絶縁層上に形成されたトランジスタ回路形成用のシ
リコン層と、 上記シリコン層および上記絶縁層を貫通して上記シリコ
ン基板まで延びるトレンチと、 上記トレンチの領域の上記シリコン基板の表面領域に設
けられ、上記シリコン基板のドーパント型と反対のドー
パント型を有し、上記シリコン基板とＰＮ接合ダイオー
ドを形成するドープ領域と、 上記ドープ領域と上記シリコン層の回路とを接続する、
上記ドープ領域とＰＮ接合を形成しない導電体とを含
み、 上記ダイオードが上記シリコン層の回路と上記シリコン
基板との間に静電気放電電流経路を与えることを特徴と
する、シリコン・オン・インシュレータ回路のための静
電気放電防止ダイオード構造体。 - 【請求項２】所定のドーパント型のシリコン基板上に形
成された絶縁層上に、トランジスタ回路形成用のシリコ
ン層を有するシリコン・オン・インシュレータ構造体を
準備するステップと、 上記シリコン層および上記絶縁層を貫通して上記シリコ
ン基板まで延びるトレンチを形成するステップと、 上記トレンチの領域の上記シリコン基板の表面領域に、
上記シリコン基板のドーパント型と反対のドーパント型
のドープ領域を形成するステップと、 上記ドープ領域と上記シリコン層の回路とを接続する金
属の導電体を形成するステップとを含む、シリコン・オ
ン・インシュレータ回路のための静電気放電防止ダイオ
ード構造体の形成方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US5499393A | 1993-04-30 | 1993-04-30 | |
| US054993 | 1993-04-30 | ||
| US54993 | 1993-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715016A JPH0715016A (ja) | 1995-01-17 |
| JP2647339B2 true JP2647339B2 (ja) | 1997-08-27 |
Family
ID=21994878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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