TWI295100B - - Google Patents
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Description
1295100 九、發明說明： 【發明所屬之技術領域】 本發明係有關一種半導體裝置，特別是關於一種靜電 防護裝置。 - 【先前技術】 場型金屬氧化物半導體(Field MOS)或是N型金屬氧 化物半導體(NMOS)之寄生雙載子電晶體是一個常用來作 ® 為靜電防護的設計。圖1係一習知靜電防護裝置10的示 意圖，圖2係圖1的等效電路30，參照圖1及2，一 P型 的基板12具有一 P型井14, 一 P型的高濃度擴散區16 及N型的高濃度擴散區18與20位於P型井14中，藉由 一場氧化層（FOX)22將高濃度擴散區16、18及20隔離， 一絕緣層24覆蓋在基板12上，接觸窗11、13及15位於 絕緣層24中分別對應高濃度擴散區16、18及20，以曝露 φ 高濃度擴散區16、18及20之一表面，導電層26於接觸 窗11及13中與高濃度擴散區16及18接觸形成電性連 接，使高濃度擴散區16及18連接在一起，導電層28於 接觸窗15中與高濃度擴散區20接觸形成電性連接，P型 . 井14、高濃度擴散區域18與20、絕緣層24及導電層28 形成Field MOS 32，高濃度擴散區20與P型井14之間形 成二極體38，高濃度擴散區18與20以及P型井14構成 一橫向NPN(L-NPN)雙載子接面電晶體(BJT)34,電阻36 為基板電阻。在操作時，導電層26及28分別與接地端及 1295100 一接墊31連接，當接墊31上發生一靜電放電（ESD)事件 時，接墊31的電壓瞬間上升，上升的電壓使二極體38發 生崩潰，崩潰的電流流經電阻36使基板的電壓提升進而 使BJT 34導通，以釋放揍墊31上的ESD電流，此時若接 • 墊31的電壓仍持續上升，則導致Field MOS 32導通以協 ， 助釋放ESD電流。圖3顯示圖1所示的裝置在操作時的電 流-電壓曲線40，圖4係電流-電壓曲線40在A點時電流 流動的不意圖’圖5係電流-電壓曲線4 0在B點時電流流 動的示意圖，參照圖2及圖3至圖5，當一 ESD事件發生 時，高濃度擴散區20與P型井14之間的接面產生逆向偏 壓，隨著電壓的上升導致高濃度擴散區20與P型井14之 間的接面從端點19開始崩潰，此時電流-電壓曲線40的電 流快速增加，大量的電流越過高濃度擴散區18進入高濃 度擴散區16，如圖4所示，進而提升基板的電壓使BJT 34 導通，導致電壓沿電流-電壓曲線40下降並維持在一握持 φ (holding)電壓，大量的電流從高濃度擴散區20進入高濃度 擴散區18，如圖5所示，以釋放ESD電流。 圖6係習知應用於低壓N型金屬氧化物半導體 (LV-NMOS)靜電防護裝置42的示意圖，圖7係圖6的等 _ 效電路52，參照圖5及圖6，一 P型的基板12具有一 P 型井14, 一 P型的高濃度擴散區16及N型的高濃度擴散 區18與20位於P型井14中，藉由一場氧化層45將高濃 度擴散區16與高濃度擴散區18及20隔離，一由閘極氧 化層50與閘極多晶矽48組成的閘極44橫跨在高濃度擴 1295100 散區18及20上，一絕緣層24在基板12上覆蓋閘極44， 接觸窗11、13及15位於絕緣層24中分別對應高濃度擴 散區16、18及20，以曝露高濃度擴散區16、18及20之 一表面，導電層26於接觸窗11及13中與高濃度擴散區 16及18接觸形成電性連接，使高濃度擴散區16及18連 接在一起，導電層46於接觸窗15中與高濃度擴散區20 接觸形成電性連接，閘極44與高濃度擴散區域18與20 形成NMOS 54，同樣地，高濃度擴散區20與P型井14 之間形成二極體38，高濃度擴散區18與20以及P型井 14構成一 L-NPNBJT34,電阻36為基板電阻。在操作時， 導電層26及46分別與接地端及一接墊31連接，當接墊 31上發生一 ESD事件時，隨著電壓的上升使二極體38發 生崩潰，崩潰的電流流經電阻36使基板的電壓提升進而 使BJT34導通，以釋放接墊31上的ESD電流。 圖8係習知應用於BJT製程的靜電防護裝置56的示 意圖，圖9係圖8的電路圖100，參照圖8及圖9，在一 P 型的基板60上形成N型的埋層擴散層76及86，一 N型 的磊晶層62位於基板60上方覆蓋埋藏擴散層76及86, P 型擴散區70、72及80與N型擴散區74及84位於磊晶層 62中，N型擴散區82及58分別位於P型擴散區80及N 型擴散區84中，P型擴散區70及72與N型擴散區74構 成一橫向的PNP(L_PNP) BJT 102，N型擴散區82及84與 P型擴散區80構成垂直的NPN(V-NPN) BJT 106，藉由P 型的隔離擴散區64、68及78隔離BJT 102與106，導電 129510ο 層9〇位於隔離擴散區64、78、P型擴散區70、72、80、 N型擴散區74、82及58上，一絕緣層88位於蟲晶層62 方设盘導電層90的部分區域，其中，N型擴散區74及 84作為BJT 102及106的集流區，n型磊晶層62用以提 向几件的耐壓，N型擴散區58的濃度大於N型擴散區84 以作為接觸區域。在此例中，由BJT 106作為ESD的防護 裝置’圖10係圖9的等效電路，圖η係bjT 1〇6的結構 _ n4的示意圖，參照圖10及n，導電層116位於N型擴
政區82上，與N型擴散區82接觸形成電性連接作為BJT 106的射極(E)，導電層118位於P型擴散區8〇上，與p 型擴散區80接觸形成電性連接作為bjt 1〇6的基極(b)， 導電層120位於擴散區58上，與N型擴散區％接觸
形成電性連接作為BJT 106的集極(c)，p型擴散區80與N 型磊晶層62之間的接面形成二極體112，電阻110為基板 電阻，同樣地，當接墊104上發生ESD事件時，隨著電壓 # 的上升使一極體112發生崩潰，崩潰的電流流經電阻11〇 使基板的電壓提升進而使BJT 106導通，以釋放接墊1〇4 上的ESD電流。 從上述的例子顯示，習知的靜電防護裝置係藉由PN 接面崩潰產生的累增電流觸發BJT導通達到靜電防護的目 的，而崩潰電壓視PN接面的濃度而定，但在同一製程中， …靜電防護裝置與積體電路(IC)内部電路的pN接面崩潰電 麈ϋ無太大的差異，導致靜電防護裝置無法有效的保護IC 内部電路，雖然已有許多改善的方法使靜電防護裝置的崩 1295100 潰電壓下降以有效保護1C内部電路，但因其係從改變PN 接面的濃度著手，往往需增加製程的步驟，使製程的複雜 度增加，例如美國專利第5,559,352號揭露的ESD保護裝 置改善，即利用增加一輕離子植入的步驟以降低接面崩潰 電壓。此外，靜電防護裝置的握持電壓必須大於電源電壓 VCC，方能保護1C内部電路，但在習知技術中，由於高 壓互補金屬氧化物半導體(HV-CMOS)的電源電壓VCC(例 如24V)大於握持電壓（例如13V)，使HV-NMOS與 HV-PMOS無法在崩潰區中作動，當ESD事件發生時，靜 電防護裝置不但無法保護HV-CMOS，反而造成HV-CMOS 的電源與接地端短路，導致電路損毀。 因此，一種不增加製程步驟且可應用於HV_CMOS的 靜電防護裝置，乃為所冀。 【發明内容】 本發明的目的，在於提出一種不增加製程步驟且可應 用於HV-CMOS的靜電防護裝置。 根據本發明，一種靜電防護裝置包括一含有第一導電 型井的該第一導電型基板，一該第一導電型的第一高濃度 擴散區、一與該第一導電型相反的第二導電型的第二高濃 度擴散區、一該第二導電型的第三高濃度擴散區以及該第 一導電型的第四高濃度擴散區位於該井中，一場氧化層隔 離該第一高濃度擴散區、該第二高濃度擴散區與該第三及 第四高濃度擴散區，一第一導電層連接該第一及第二高濃 1295100 度擴散區，以及一第二導電層與該第三高濃度擴散區接觸 形成電性連接，藉由改變該第三與第四擴散區之間的距 離，調整該靜電防護裝置的崩潰電壓。 根據本發明，一種靜電防護裝置包括一含有第一導電 型井的該第一導電型基板，一該第一導電型的第一高濃度 擴散區、一與該第一導電型相反的第二導電型的第二高濃 度擴散區、一該第二導電型的第三高濃度擴散區以及該第 Φ 一導電型的第四高濃度擴散區位於該井中，一場氧化層用 以隔離該第一高濃度擴散區與該第二、第三及第四高濃度 擴散區，一閘極橫跨該第二及第三高濃度擴散區上，並連 接該第二及第三高濃度擴散區，一第一導電層連接該第一 及第二高濃度擴散區，以及一第二導電層與該第三高濃度 擴散區接觸形成電性連接，藉由改變該第三與第四高濃度 擴散區之間的距離，調整該靜電防護裝置的崩潰電壓。 根據本發明，一種靜電防護裝置包括一第一導電型的 • 基板，一與該第一導電型相反的第二導電型的磊晶層位於 該基板上，一該第一導電型的擴散區及一該第二導電型的 第二擴散區位於該磊晶層中，一該第二導電型的第三擴散 區位於該第一擴散區中，以及一該第二導電型的第四擴散 - 區從該第二擴散區延伸至該第一與第二擴散區中的該磊 — 晶層中’藉由改變該第一及第四擴散區之間的距離，調整 該靜電防護裝置的崩潰電壓。 根據本發明，一種靜電防護裝置包括一第一導電型的 基板，其含有相鄰的一該第一導電型的第一井及一與該第 1295100 一導電型相反的第二導電型的第二井，一該第一導電型的 第一高濃度擴散區位於該第一井中，以及一該第二導電型 的苐一局濃度擴散區位於該第二井中，藉由改變該第一及 第二尚濃度擴散區之間的距離，調整該靜電防護装置的崩 潰電壓。 本發明利用調整二導電型相反的擴散區之間的距 離’降低靜電防護裝置接面的崩潰電壓，在不增加製程步 驟的丨月況下’解決習知技術的問題，同時可利用於 HV-CMOS，以最簡便的方式，達到有效保護Ic内部電路 的目的。 【實施方式】 圖12係根據本發明的靜電防護裝置122的示音圖， 圖13係圖12的等效電路132,參照圖12及13, 一基板(例 如導電型為P型的基板）12含有與基板12導電型相同的井 • 14 ’與基板12導電型相同的高濃度擴散區16與126及與 基板12導電型相反(例如N型）的高濃度擴散區18與124 位於井14中，高濃度擴散區126與124相隔一距離D， 藉由一場氧化層（FOX)22將高濃度擴散區16、18與高濃度 擴散區124及126隔離，一絕緣層24覆蓋在基板12上， _ 接觸窗11、13及15位於絕緣層24中分別對"庇言嗔 散區I6、is及I24,以曝露高濃度擴散區1β:^及 之一表面，導電層（例如金屬層）26於接觸窗u及13中與 高濃度擴散區16及18接觸形成電性連接，使高濃度擴散 11 1295100 區16及18連接在一起，導電層（例如金屬層）28於接觸窗 15中與高濃度擴散區124接觸形成電性連接，井14、^ 濃度擴散區域18與124、絕緣層24及導電層28形成pield MOS 134，區域130中的接面形成二極體140，區域128 中的接面形成二極體142,高濃度擴散區18與124以及井 14構成一 L-NPNBJT 136，電阻138為基板電阻。在操作 時，導電層26及28分別與接地端及一接墊31連接，當 馨 接墊31上發生一 ESD事件時，接墊31的電壓瞬間上升， 由於二極體142的崩潰電壓小於二極體140的崩潰電壓， 因此隨著電壓的上升二極體142先發生崩潰，崩潰的電流 流經電阻138使基板的電壓提升進而使BJT 136導通，y 釋放接墊31上的ESD電流。圖14顯示本裝置122在操作 時的電流-電壓曲線144，圖15係電流-電壓曲線144在A 點時電流流動的示意圖，圖16係電流_電壓曲線144在b 點時電流流動的示意圖，參照圖13及圖14至圖16，者_ 田 _ ESD事件發生時，區域128與130為逆向偏壓，由於區域 128的崩潰電壓小於區域130的崩潰電壓，因此隨著電壓 的上升，崩潰從區域128開始，此時電流_電壓曲線144 的電流快速增加’大量的電流從區域128越過高濃度擴散 區124及18進入高濃度擴散區16，如圖15所示，進而提 …升基板的電壓使BJT 136導通，導致電壓沿曲線144下降 並維持在握持電壓，大量的電流從高濃度擴散區124進入 向濃度擴散區18，如圖16所示，以釋放ESD電流。圖17 係習知電流_電壓曲線44與本發明的電流-電壓曲線144的 12 1295100 比較圖，顯示本發明的崩潰電壓小於習知的崩潰電壓。在 本實施例中，高濃度擴散區126與16在同一步驟完成， 因此不會增加製程步驟，且二極體142的崩潰電壓由距離 D決定，藉由調整距離D的大小使二極體142的崩潰電壓 小於二極體140與1C内部電路ΡΝ接面的崩潰電壓，當 ESD事件發生時，二極體142較二極體140與1C内部電 路更早崩潰，進而觸發靜電防護裝置122，因此可有效保 護1C内部電路。 | 圖18係本發明應用於LV-NMOS靜電防護裝置146的 示意圖，圖19係圖18的等效電路148，參照圖18及圖 19，一基板(例如導電型為Ρ型的基板）12含有與基板12 導電型相同的井14，與基板12導電型相同的高濃度擴散 區16與126及與基板12導電型相反(例如Ν型）的高濃度 擴散區18與124位於井14中，高濃度擴散區126與124 相隔一距離D，藉由一場氧化層45將高濃度擴散區16與 φ 高濃度擴散區18、124及126隔離，一由閘極氧化層50 與閘極多晶矽48組成的閘極44橫跨在高濃度擴散區18 及124上，一絕緣層24在基板12上覆蓋閘極44，接觸窗 11、13及15位於絕緣層24中分別對應高濃度擴散區16、 18及124,以曝露高濃度擴散區16、18及124之一表面， 導電層26於接觸窗11及13中與高濃度擴散區16及18 接觸形成電性連接，使高濃度擴散區16及18連接在一 起，導電層46於接觸窗15中與高濃度擴散區124接觸形 成電性連接，閘極44與高濃度擴散區域18與124形成 13 1295100 » ' NMOS 150，高濃度擴散區124與井14之間形成二極體 140，高濃度擴散區124與126之間形成二極體142，高濃 度擴散區18與124以及井14構成一 L-NPN BJT 136，電 阻138為基板電阻。在操作時，導電層26及46分別與接 • 地端及一接墊31連接，當接墊31上發生一 ESD事件時， - 由於二極體142的崩潰電壓小於二極體140的崩潰電壓， 因此隨著電壓的上升，二極體142先發生崩潰，崩潰的電 流流經電阻138使基板的電壓提升進而使BJT 136導通， ⑩ 以釋放接墊31上的ESD電流。同樣地，在此實施例中， 可藉由改變距離D的大小調整靜電防護裝置146的崩潰電 壓，以有效保護1C内部電路。 圖20係本發明應用於BJT製程的靜電防護裝置152 的示意圖，圖21係圖20的等效電路156，參照圖20及圖 21，在一基板(例如導電型為P型的基板)60上形成一與基 板60導電型相反(例如N型）的埋層擴散層86，一與基板 φ 60導電型相反的磊晶層62位於基板60上方覆蓋埋藏擴散 層86，一與基板導電型相同的擴散區80以及一與基板60 導電型相反的擴散區84位於磊晶層62中，一與基板60 導電型相反的擴散區82位於擴散區80中，一與基板60 • 導電型相反的擴散區154從擴散區84中延伸至擴散區80 與84之間的磊晶層62中，藉由與基板60導電型相同的 隔離擴散區68及78將上述結構隔離成一獨立單元，導電 層116與擴散區80接觸形成電性連接，導電層118與擴 散區82接觸形成電性連接，導電層120與擴散區154接 14 1295100 « ♦ 觸形成電性連接，一絕緣層88位於蠢晶層62上方覆蓋導 電層116、118及120的部分區域，擴散區82、擴散區80 及蠢晶層62構成V-NPN BJT 164，擴散區80與蠢晶層62 之間形成二極體158，擴散區80與154冬間形成二極體 • 16〇,電阻162為基板電阻。其中，擴散區84作為BjT 164 的集流區，擴散區80為基極擴散區，擴散區82為射極擴 散區，磊晶層62用以提高BJT 164的耐壓，擴散區154 馨 的濃度大於擴散區84以作為接觸區域。在此實施例中， 導電層116為BJT 164的基極(B)，導電層118為BJT 164 的射極(E)，導電層120為BJT 164的集極(C)，同樣地， 當接墊104上發生ESD事件時，由於二極體160的崩潰電 壓小於二極體158的崩潰電壓，因此隨著電壓的上升，二 極體160先發生崩潰，崩潰的電流流經電阻16〇使基板的 電壓提升進而使BJT 164導通，以釋放接塾31上的ESD 電流。同樣地，在此實施例中，可藉由改變擴散區8〇與 φ 154之間的距離調整靜電防護裝置152的崩潰電壓，以有 效保護1C内部電路。 圖22係本發明應用於HV-CMOS靜電防護裝置200 的示意圖，一基板(例如導電型為p型的基板)2〇2含有相 , 鄰的與基板202導電型相反(例如n型）的井204及與基板 202導電型相同的井206，一與基板202導電型相反的高 濃度擴散區208位於井204中，一與基板202導電型相同 的高濃度擴散區210位於井206中，一絕緣層212覆蓋在 基板202上’接觸窗207及209位於絕緣層212中分別對 15 1295100 應高濃度擴散區208及210，以曝露高濃度擴散區208及 210之一表面，導電層（例如金屬層）214及216分別於接觸 窗207及209中與高濃度擴散區208及210接觸形成電性 連接，藉由場氧化層205將上述結構隔離成一獨立單元， 區域218形成一箝制（clamping)二極體，藉由調整高濃度 擴散區208與井206之間的距離及高濃度擴散區210與208 之間的距離，進而改變高濃度擴散區208與210之間的距 φ 離’使箝制二極體的崩潰電壓介於電源電壓VCC與 HV-CMOS的崩潰電壓之間，當一 ESD事件發生時，由於 箝制二極體的崩潰電壓小於HV-CMOS的崩潰電壓，因此 箝制二極體比HV-CMOS先崩潰，且箝制二極體的崩潰電 壓大於電源電壓VCC，因此不會造成HV-CMOS的電源與 接地端短路，達到保護HV-CMOS的目的。在不同的實施 例中’亦可藉由調整高濃度擴散區208與井206之間的距 離或高濃度擴散區210與208之間的距離，進而改變高濃 • 度擴散區208與210之間的距離，使箝制二極體的崩潰電 壓介於電源電壓VCC與HV-CMOS的崩潰電壓之間。圖 23係高濃度擴散區208與井206之間的距離與崩潰電壓的 關係圖，當高濃度擴散區208與井206之間的距離逐漸縮 • 小時，隨著電流-電壓曲線逐漸由220、222、224、226至 228 ’崩潰電壓亦逐漸降低。圖24係高濃度擴散區210與 井2〇4之間的距離與崩潰電壓的關係圖，當高濃度擴散區 21〇與井204之間的距離逐漸縮小時，隨著電流-電壓曲線 逐漸由220、230、232、234至236,崩潰電壓亦逐漸降低。 16 ^l〇〇 【圖式簡單說明】 圖1伤羽 _知靜電防護裝置的示意圖； ® 2 係 H1， 、圖1的等效電路； 圖3 ^系同Ί “園1所示的裝置在操作時的電流-電壓曲線； 圖4 /备面 示意圖·’、圖3中電流-電壓曲線40在Α點時電流流動的 圖5係圖^ 士 示意圖· 中電流-電壓曲線40在B點時電流流動的 圖ό係習▲ 自知應用於LV-NMOS靜電防護裝置的示意圖； 圖7係圖6的等效電路； 圖8係翅Α 士 圖； 、自知應用於BJT製程的靜電防護裝置的示意 圖9係圖8的電路圖； 圖10係圖9的等效電路； 圖U係圖8中用於靜電防護的BJT結構的示意圖； 圖12係本發明的靜電防護裝置； 圖13係圖丨2的等效電路； 圖14係圖12所示的裝置在操作時的電流_電壓曲線； 圖15係圖14中電流_電壓曲線144在Α點時電流流 動的示意圖； 圖16係圖14中電流_電壓曲線144在Β點時電流流 動的示意圖； 圖17係習知電流_電壓曲線與本發明電流_電壓曲線
17 1295100 的比較圖； 圖18係本發明應用於LV-NMOS靜電防護裝置的示意 圖， 圖19係圖18的等效電路； 圖20係本發明應用於BJT製程的靜電防護裝置的示 意圖； 圖21係圖20的等效電路； 圖22係本發明應用於HV-CMOS靜電防護裝置的示意 圖， 圖23係圖22中高濃度擴散區208與井206之間的距 離與崩潰電壓的關係圖；以及 圖24係圖22中高濃度擴散區210與井204之間的距 離與崩潰電壓的關係圖。 【主要元件符號說明】 10 靜電防護裝置 11 接觸窗 12 基板 13 接觸窗 14 井 15 接觸窗 16 高濃度擴散區 18 高濃度擴散區 19 端點 18 1295100
20 高濃度擴散區 22 場氧化層 24 絕緣層 26 導電層 28 導電層 30 等效電路 31 接墊 32 Field MOS 34 BJT 36 電阻 38 二極體 40 電流電壓曲線 42 LV-NMOS靜電防護裝置 44 閘極 46 導電層 48 閘極多晶砍 50 閘極氧化層 52 等效電路 54 NMOS 56 BJT製程的靜電防護裝置 58 擴散區 60 基板 62 蠢晶層 64 隔離擴散區 19 1295100
68 隔離擴散區 70 擴散區 72 擴散區 74 擴散區 76 埋藏擴散層 78 隔離擴散區 80 擴散區 82 擴散區 84 擴散區 86 埋藏擴散層 88 絕緣層 90 導電層 100 電路圖 102 BJT 104 接墊 106 BJT 110 電阻 112 二極體 114 BJT106的結構 116 導電層 118 導電層 120 導電層 122 靜電防護裝置 124 南濃度擴散區 1295100
126 高濃度擴散區 128 區域 130 區域 132 等效電路 134 Field MOS 136 BJT 138 電阻 140 二極體 142 二極體 144 電流-電壓曲線 146 LV-NMOS靜電防護裝置 148 等效電路 150 NMOS 152 BJT製程的靜電防護裝置 154 擴散區 156 等效電路 158 二極體 160 二極體 162 電阻 164 BJT 200 HV-CMOS靜電防護裝置 202 基板 204 井 205 Field MOS
21 1295100 4 '
206 井 207 接觸窗 208 焉濃度擴散區 209 接觸窗 210 南濃度擴散區 212 絕緣層 214 金屬層 218 區域 216 金屬層 220 電流-電壓曲線 222 電流""電壓曲線 224 電流-電壓曲線 226 電流-電壓曲線 228 電流-電壓曲線 230 電流-電壓曲線 232 電流-電壓曲線 234 電流-電壓曲線 236 電流電壓曲線 22
Claims (1)
1295100 十、申請專利範圍： 1· 一種靜電防護裝置’包括： 一第一導電型的基板，含有一該第一導電型的井； 一該第一導電型的第一高濃度擴散區、一與該第一導 電型相反的第二導電型的第二高濃度擴散區、一該 第二導電型的第三高濃度擴散區以及該第一導電型 的第四高濃度擴散區位於該井中；
一場氧化層，用以隔離該第一高濃度擴散區、該第二 高濃度擴散區與該第三及第四高濃度擴散區； 一第一導電層，連接該第一及第二高濃度擴散區；以 及 第二導電層，與該第三高濃度擴散區接觸形成電性 連接； 其中，該第三及第四高濃度擴散區彼此分開，藉由改 熒戎第三與第四擴散區之間的距離，調整該靜電防 護裝置的崩潰電壓。 2·如請求項1的靜電防護裝置，其中該第一及 電層包括金屬層。 v 接搂3地^請求項1的靜電防護《，其中該第-導電層連 4·如請求項 接一接塾。 的靜電防護裝置，其中該第二導電層連 5· —種靜電防護裝置 一第一導電型的基板 包括： 含有一該第一導電型的井； 23 !2?51〇〇 一該第一導電型的第一高濃度擴散區、一與該第一導 電型相反的第二導電型的第二高濃度擴散區、一該 第二導電型的第三高濃度擴散區以及該第一導電型 的第四高濃度擴散區位於該井中； 一場氧化層，用以隔離該第一高濃度擴散區與該第 二、第三及第四高濃度擴散區；
一閘極，橫跨該第二及第三高濃度擴散區上，並連接 5亥弟一及第三高濃度擴散區； 一第一導電層，連接該第一及第二高濃度擴散區；以 及 一第二導電層，與該第三高濃度擴散區接觸形成電性 連接； 其中，該第二、第三及第四高濃度擴散區彼此分開， 藉由改憂邊第二與第四高濃度擴散區之間的距離， 調整該靜電防護裝置的崩潰電壓。 6·如請求項5的靜電防護裝置，其中該第一及第二 電層包括金屬層。 7·如請求項5的靜電防護裝置，其中該第一導電 接接地端。 二導電層連 8·如請求項5的靜電防護裝置，其中該第 接一接塾。 一閘 9·如請求項5的靜電防護裝置，其中該閑極包括 亟氧化層及一位於其上的閘極多晶矽。 10· —種靜電防護裝置，包括： 24 1295100 一第一導電型的基板； 一與該第一導電型相反的第二導電型的磊晶層位於 該基板上； 一該第一導電型的第一擴散區及一該第二導電型的 第二擴散區位於該磊晶層中； 一該第二導電型的第三擴散區，位於該第一擴散區 中；以及 一該第二導電型的第四擴散區，從該第二擴散區延伸 至该苐一與第二擴散區中的該蟲晶層中； 其中，藉由改變該第一及第四擴散區之間的距離，調 整該靜電防護裝置的崩潰電壓。 11·如請求項10的靜電防護裝置，其中該第二擴散區 為集流區。 12·如請求項10的靜電防護裝置，其中該第四擴散區 的濃度大於該第二擴散區。 • η·如請求項10的靜電防護裝置，其中該第一擴散區 為基極擴散區。 14.如請求項10的靜電防護裝置，其中該第三擴散區 為射極擴散區。 15· —種靜電防護裝置，包括： ’包括：
二井；
25 1295100
中；以及 一該第二導電型的第二高濃度擴散區，位於該第二井 中； 其中，藉由改變該第一及第二高濃度擴散區之間的距 離，調整該靜電防護裝置的崩潰電壓。 26
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