JPS62291175A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特に、半導体集
積回路装置の入力端子部の保護回路に関するものである
。

（従来の技術） 従来、半導体集積回路装置においては、第２図及び第３
図に示されるように、集積回路装置の内部素子を入力端
子よりの過大な電圧から保護する目的で入力保護回路が
設けられている。

ここで、第２図はバイポーラ型半導体集積回路装置の例
であり、この図において、ダイオードＤ。

が前記した入力保護の働きをするものである。即ち、入
力端子ＩＮ、に印加される入力電圧ＶＩＮがグラウンド
電位レベルＧＮＤよりダイオードＤ、の順方向電圧Ｖ、
以上低い状態もしくは逆方向降伏電圧ｖ、１以上高い状
態になるような異常入力電圧が印加されるとダイオード
Ｄ、に順方向電流１１　もしくは逆方向降伏電流Ｉ、ｌ
が流れて入力端子ＴＮＩへの異常電圧印加による内部回
路の破壊を防ぐ作用をするものである。なお、Ｖｃｃは
直流電圧、Ｒ３は抵抗、ＴＩ？、はバイポーラ型トラン
ジスタである。

また、第３図はＭＯ５型半導体集積回路装置の例であり
、この図において、ダイオードＤ２とダイオードＤ３が
入力保護の働きをするものである。つまり、入力端子Ｉ
Ｎ２に印加される入力電圧ν１８が電位レベルＶ。より
ダイオードＤ３の順方向電圧Ｖ。

以十低い状態になると、ダイオ−Ｆ’　１１３に順方向
電流■、が流れてＭＯ５型ｌ・ランリスタＴｌ１２のゲ
−１・にそれ１１の負の高電圧が印加されないように作
用する。また、入力電圧ＶＩＮが電位レベル■。、より
ダイオードＤ２の順方向電圧７２以上高い状態になると
、ダイオードＤ２に順方向電流■、が流れてＭＯＳトラ
ンジスタＴＲ２のゲートにそれ以−１−の正の高電圧が
印加されないよ・うに作用する。ゲートに印加される正
又は負の高電圧はゲートの絶縁破壊を誘起し、ＭＯ５型
半導体集積回路装置において、致命的なものとなるため
、ダイオード１１２及びダイオードＤ３より構成される
入力保護回路は重要な役割を担っている。

１ソ上説明した入力保護回路の内箱２図に示したバイポ
ーラ型半導体集積回路装置をモノリシックに実現した従
来の例を第４図に示す。

第４図（ａ）は係るバイポーラ型半導体集積回路装置の
パターンを示す平面図、第４図（ｈＨ才第４図（ａ）の
ｘ−ｘ　’線断面図である。

図中、１０は入力パッド領域、ＩＩは入力保護ダイオー
ド領域、１２は素子領域であり、２０１は基板、２０２
はエピタキシャル層、２０３はフィールド酸化膜、２０
４は配線メタル、２０５はＮ＋埋込層、２０６はＮ４拡
散層、２０７はアイソレーション層、２０８はコンタク
トである。

ここで、バイポーラ型半導体集積回路装置は基板２０１
を最低電位に落とし、ＧＮＤとして使用するので、第４
図（ｂ）において、コンタク１２０Ｂを介し配線メタル
２０４に接続されているアイソレーション拡散層２０７
により区分されているエピタキシャル層２０２の一部分
が入力保護ダイオードとして作用する。第４図（ｂ）に
おける入力保護ダイオード領域１１がこれにあたる。即
ち、第４図（ｈ）の入力保護ダイオード領域ＩＩのアイ
ソレーション接合により形成されるダイオードが第２図
のダイオードＤ、に相当するものである。

第４図に示されるバイポーラ型半導体集積回路の入力保
護回路の従来のモノリシック構造は、図より明らかなよ
うに、個々の入力パッドに一つ一つの入力保護ダイオー
ドをその近傍に配置しであるため、入力パッド領域（通
常１００Ｘ　１１００７）”程度の大きさ）１０の他に
入力を形成する領域（通常パッドの１７４程度の大きさ
）が必要である。

入力保護回路及び入力パッドは論理回路を形成する内部
の素子領域に対して集積回路装置の論理動作には無関係
であるため、その面積はできるだけ少ない方がダイス面
積を縮小してウェハ当たりの有効ダイス数を増加させる
という点において望ましい。また、近年、集積回路装置
自体の大規模化に伴い一個の集積回路装置に必要な入力
パッドの数の多いものでは数十乃至数百のものが出現し
ており、これらの入力保護回路及び入力パッド領域の面
積縮小は重要な課題となってきている。

一方、入力保護ダイオードは前記した通り、入力パッド
への異常電圧の印加時に順方向電流或いは逆方向降伏電
流をダイオードに流すことにより内部素子の破壊を防上
するものであるから、ある程度の電流容量を必要とし動
作時のダイオード自体の抵抗が低いものでなければなら
ない。即ち、最近のホトリソ技術の進歩を取り込み、入
力保護ダイオード自体を無制限に縮小することはダイオ
ードの電流容量の低下をもたらすので、その動作」二適
当なものではなく、実行不能といえる。

従って、第４図に示した従来の構造の欠点を取り除いた
、高集積化に適した入力保護回路のモノリシック構造と
して第５図に示される構造が用いられる場合もある。

第５図（ａ）はその従来の他の半導体集積回路装置のパ
ターンを示す平面図、第５図（ｂ）は第５図（ａ）にお
けるＹ−Ｙ　’線断面図である。

図中、２０は入力バンド及び入力保護ダイオード領域、
２１は素子領域、３０１は基板、３０２はエピタキシャ
ル層、３０３はフィールド酸化膜、３０４は配線メタル
、３０５はＮ゛埋込層、３０６ばＮ′″拡散層、３０７
はアイソレーション拡散層、３０８はコンタクトである
。

第５図は第４図において人カバ・７ド領域の外部に入力
保護ダイオードを形成していたのを、入力バンド領域内
部に形成することにより、人カバ・ノド及び入力保護ダ
イオードの形成に必要な面積の縮小を可能ならしめたも
のである。入カバンド領域の大きさは前記の通り通常１
００μｍｍＸ１００７ｚ程度であるため、充分大きな電
流容量の入力保護ダイオードの形成が可能である。

一方、入力保護ダイオードに要求される特性としては前
記の電流容量の他に逆方向降伏電圧ＶＲが高すぎないこ
とと、入力保護ダイオードを含めた入力保護回路全体の
回路インピーダンスが低すぎないことも要求される。逆
方向降伏電圧Ｖ、が高いと正の電圧が入力端子に印加さ
れた時逆方向降伏電圧Ｖ、に応じた高い電位で入力部が
クランプされるため、入力部の保護効果が充分働かなく
なる。

また、回路インピーダンスが低いと正又は負の高電圧が
入力端子に印加された時、入力保護回路に流れる電流が
大きくなって、入力保護回路を構成するダイオードを破
壊してしまう恐れがある。

ダイオードの破壊は殆どの場合、電流の短絡状態をもた
らすため、破壊されたダイオードが接続されている入力
端子はグラウンド電位レベルＧＮｒｌと短絡状態となり
、その入力端子を含む半導体集積回路は機能を損なうこ
とになる。

第４図及び第５図で例示した従来の入力保護ダイオード
のモノリシック構造においては、Ｎ＋埋込層２０５　、
３０５とアイソレーション拡散層２０７゜３０７の距離
を変化させることにより入力保護ダイオードの逆方向降
伏電圧Ｖ、の値を制御することができる。しかしながら
、通常の半導体集積回路装置の製造プロセスで用いられ
るＮ゛埋込層とアイソレーション拡散層では両層を接触
させる条件で入力保護ダイオードを形成しても逆方向降
伏電圧Ｖａは１５Ｖ程度迄しか低下しない。

従って、前記のクランプ電圧を１５Ｖ以下に減少させる
ことば第４図及び第５図の構造では実現することができ
ない。これば接合の逆方向降伏電圧を決めるＮ“埋込層
２０５　、３０５とアイソレーション拡散層２０７　、
３０７が互いに深度の低い領域にて接触するためである
。このことから、クランプ電圧を減少させる手段として
フィールド酸化膜２０３゜３０３の直下、つ牛り、半導
体集積回路装置の表面のアイソレーション拡散層２０７
　、３０７が高濃度領域であることを利用して、この近
傍にＮ＋埋込層２０５　、３０５とは別のＮ＋埋込層を
形成してクランプ電圧を低下させることが考えられる。

しかしながら、この場合、第４図及び第５図の従来例３
Ｌリクランプ電圧を減少させることは可能であるが、前
記した回路インピーダンスが逆に低くなってしまうとい
う欠点がある。

（発明が解決しようとする問題点） 従って、何れにしても従来の構造によれば、電流容量、
回路インピーダンス、クランプ電圧、素子集積度という
ような多くの観点よりの要求を全て満足するものは無か
った。

本発明は、」二記問題点を除去し、回路インピーダンス
を減少さ・口ることなしに入力保護回路のクランプ電圧
を低減し得る高集積度の入力保護ダイオードのモノリシ
ック構造を有する半導体集積回路装置を提供することを
目的とする。

（問題点を解決するための手段） 本発明は、Ｌ記問題点を除去するために、半導体集積回
路装置の入力端子部の保護回路である入力保護ダイオー
ドを、Ｎ゛埋込層とＰ゛埋込層との間で形成される接合
ダイオードで構成することにより、回路インピーダンス
を低下させることなく、クランプ電圧の低い入力保護ダ
イオードを構成するようにしたものである。

（作用） 本発明によれば、半導体集積回路装置の入力端子部の保
護回路として機能する入力保護ダイオードを、Ｎ１埋込
層とＰ゛埋込層との間で形成される接合ダイオードで構
成するようにしたので、逆方向降伏電圧を低下させるこ
とができ、また、回路インピーダンスを減少させること
なしに入力保護回路のクランプ電圧を下げることができ
る。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の実施例を示す半導体集積回路装置の構
成図であり、第５図と同じくバイポーラ型半導体集積回
路装置の人カバンド及び人力保護ダイオードの構造を示
している。つまり、第１図（ａ）はそのバイポーラ型半
導体集積回路装置のパターンを示す平面図であり、第１
図（ｈ）は第１図（ａ）のｚ−ｚ　’線断面図である。

図中、３０は大カバンド及び入力保護領域、３１は素子
領域、１０１はＰ型半導体基板、１０２はＮ型エピタキ
シャル層、１０３はフィールド酸化膜、１０４は配線メ
タル、１０５はＮ”埋込層、１０６ばＮ＋拡散層、１０
７はアイソレーション拡散層、１０８はコンタクト、１
０９はＰ＋埋込層である。

第１図（ｂ）において、コンタクｌ−１０８を介し入カ
バターンの配線メタル１０４と接続されている、入力パ
ッド直下のアイソレーション島領域が人力保護ダイオー
ドのカソードとして働（。また、アイソレーション島領
域を取り囲む領域、即ち、Ｐ型半導体基板１０１、アイ
ソレーション拡散層１０７及びＰ＋埋込層１０９が入力
保護ダイオードのアノードとして働く。

第１図に示される半導体集積回路装置は、例えば、以下
に述べる方法で実現できる。

まず、Ｐ型半導体基板１０１の表面を酸化し、１μｍ程
度の酸化膜を形成する。

次に、ホトリソ技術により酸化膜の一部を除去し開口部
を設ける。該開口部よりＮ゛埋込層１０５を半導体基板
内に拡散する。次に、同様の手段を用いてＰ“埋込層１
０９を形成する。ここで、Ｎ＋埋込層とＰ゛埋込層の不
純物濃度は１０　’　”ａ　ｔｍｓ　／　ｃ＋Ｊ程度に
なるようにする。

次いで、化学気相成長力により、リンドープされたＮ型
エピタキシャル層１０２を半導体基板１０１の表面に積
層した後、酸化、ホトリソ、拡散を再度行ってアイソレ
ーション拡散層１０７を前記したＰ・埋込層１０９に接
触させる状態になるように形成する。最後に、オーミッ
クコンタクトを得るためのＮ＋拡散層１０６をＮ型エピ
タキシャル層１０２の表面に形成した後、コンタクト孔
を介し配線メタル１０４に接続して第１図に示される半
導体集積回路装置を得る。

以−に説明したように、本発明によれば、人力保護回路
のクランプ電圧を決定する入力保８Ｗダイ第一部の逆方
向降伏電圧ＶＲは高濃度ＰＮ接合を形成するＰ＋埋込層
１０９とＮ＋埋込層１０５により決定されるので従来例
のようにアイソレーション拡散層とＮ＋埋込層により決
定する場合に比較し充分低くすることが可能となる。Ｐ
゛埋込層及びＮ゛埋込層の不純物濃度が１０１０１Ｂａ
ｔ／ｃＪ程度の場合、逆方向降伏電圧Ｖ、は約６ｖとな
り、従来１．５Ｖ程度であったものを大幅に低下させる
ことができる。

なお、逆方向降伏電圧Ｖ、の値はＰ＋埋込層の不純物濃
度を制御することにより変更可能であるので、必要に応
じ任意の値に設定することができる。

即ち、第１図に示されるように、Ｐ“埋込層１０９とＮ
＋埋込層１０５を接触させたり、相方（両方若しくは一
方）の不純物濃度を高くすれば、逆方向降伏電圧ν８は
最小４Ｖ程度迄低下させることができる。また、逆にＰ
゛埋込層１０９とＮ＋埋込層１０５を離して間隔を持た
せたり、相方の不純物濃度を下げれば、逆方向降伏電圧
ＶＲは大きくなる。

また、第１図に示されるように、高濃度ＰＮ接合を設け
る手段としてＰ゛埋込層を利用したので入力保護ダイオ
ードの動作時の電流経路が短縮されたり、途中に高濃度
の低抵抗層が新たに加わったりして変更されることがな
いので、人力保護回路全体として見た場合の回路インピ
ーダンスは、はぼ従来の値を維持できる。従、って、入
力保護ダイオードの逆方向降伏型１ＴＶＲを下げること
により入力保護回路のクランプ電圧を下げたために、回
路インピーダンスが低下し入力保護ダイオードが破壊さ
れやすくなるという問題を解消することができる。

本発明の実施例においては、第５図と同様に半導体集積
回路素子の集積度の向トを実現するため、入力パッド直
下に入力保護ダイオードを形成したが、本発明の趣旨は
これに限定されるものではなく、第１図の如く入力パッ
ドの外に入力保護ダイオードを形成する場合も適用し得
ることは言うまでもない。

なお、本発明は」二記実施例に限定されるものではなく
、本発明の趣旨に基づいて種々の変形が可能であり、こ
れらを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、半導体
集積回路装置の入力端子部の入力保護ダイオードの逆方
向降伏電圧を決定する接合をＰ１埋込層とＮ＋埋込層の
高濃度接合で構成したので、従来より、逆方向降伏電圧
を低下させることができ、入力保護回路のクランプ電圧
を回路インピーダンスを減少させることなしに下げるこ
とが可能になる。

また、Ｐ４埋込層の不純物濃度を制御することにより、
上記の逆方向降伏電圧の値を他のプロセス要因とは独立
して変化させることができるので、入力保護回路の設計
上の自由度が増加する。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体集積回路装置の構
成図、第２図はバイポーラ型半導体集積回路装置の回路
図、第３図はＭＯＳ型半導体集積回路装置の回路図、第
４図は従来の半導体集積回路装置の構成図、第５図は従
来の他の半導体集積回路装置の構成図である。 １０１・・・Ｐ型半導体基板、１０２・・・Ｎ型エピタ
キシャル層、１０４・・・配線メタル、１０５・・・Ｎ
＋埋込層、１０６・・・Ｎ＋拡散層、１０７・・・アイ
ソレーション拡散層、１０８・・・コンタクト、１０９
・・・Ｐ＋埋込層。

Claims (5)

【特許請求の範囲】
1. （１）入力端子部に入力保護回路を具備する半導体集積
   回路装置において、 （ａ）第１の導電型を有する半導体基板と、 （ｂ）該基板の一主面上に形成された基板とは反対の導
   電型を有する第２の導電型のエピタキシャル層と、 （ｃ）前記基板及びエピタキシャル層の境界領域に形成
   される高濃度の第２の導電型の埋込層と、 （ｄ）該第２の導電型の埋込層を取り囲むように形成さ
   れる高濃度の第１の導電型の埋込層と、 （ｅ）前記エピタキシャル層を貫通して形成される第１
   の導電型のアイソレーション拡散層が前記第１の導電型
   の埋込層と接触して設けられるようにしたことを特徴と
   する半導体集積回路装置。
2. （２）前記第１の導電型の埋込層及び第２の導電型の埋
   込層が境界領域の一部もしくは全部で接触していること
   を特徴とする特許請求の範囲第１項記載の半導体集積回
   路装置。
3. （３）前記第１の導電型の埋込層の不純物濃度が１０＾
   １＾７〜１０＾１＾９ａｔｍｓ／ｃｍ＾２であることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。
4. （４）前記前記第１の導電型の埋込層が入力パット直下
   の領域の一部もしくは全てに構成されていることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。
5. （５）前記第１の導電型がＰ型であり、前記第２の導電
   型がＮ型であることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。