JP2533855B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2533855B2 JP2533855B2 JP61133876A JP13387686A JP2533855B2 JP 2533855 B2 JP2533855 B2 JP 2533855B2 JP 61133876 A JP61133876 A JP 61133876A JP 13387686 A JP13387686 A JP 13387686A JP 2533855 B2 JP2533855 B2 JP 2533855B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特に、内部素
子を入力端子よりの過大な電圧から保護するための入力
保護回路を具備する半導体集積回路装置に関する。
子を入力端子よりの過大な電圧から保護するための入力
保護回路を具備する半導体集積回路装置に関する。
（従来の技術） 従来、半導体集積回路装置においては、第２図及び第
３図に示されるように、集積回路装置の内部素子を入力
端子よりの過大な電圧から保護する目的で入力保護回路
が設けられている。
３図に示されるように、集積回路装置の内部素子を入力
端子よりの過大な電圧から保護する目的で入力保護回路
が設けられている。
第２図はかかる従来のバイポーラ型半導体集積回路装
置の例であり、この図において、ダイオードD1が前記し
た入力保護の働きをするものである。即ち、入力端子IN
1に印加される入力電圧VINが、グラウンド電位レベルGN
DよりダイオードD1の順方向電圧VF以上低い状態、もし
くは逆方向降伏電圧VR以上高い状態になるような異常入
力電圧が印加されると、ダイオードD1に順方向電流IFも
しくは逆方向降伏電流IRが流れて、入力端子IN1の異常
電圧印加による内部回路の破壊を防ぐ作用をするもので
ある。尚、VCCは直流電圧、R1は抵抗、TR1はバイポーラ
型トランジスタである。
置の例であり、この図において、ダイオードD1が前記し
た入力保護の働きをするものである。即ち、入力端子IN
1に印加される入力電圧VINが、グラウンド電位レベルGN
DよりダイオードD1の順方向電圧VF以上低い状態、もし
くは逆方向降伏電圧VR以上高い状態になるような異常入
力電圧が印加されると、ダイオードD1に順方向電流IFも
しくは逆方向降伏電流IRが流れて、入力端子IN1の異常
電圧印加による内部回路の破壊を防ぐ作用をするもので
ある。尚、VCCは直流電圧、R1は抵抗、TR1はバイポーラ
型トランジスタである。
また、第３図はかかる従来のMOS型半導体集積回路装
置の例であり、この図において、ダイオードD2とダイオ
ードD3が前記した入力保護の働きをするものである。即
ち、入力端子IN2に印加される入力電圧VINが、電位レベ
ルVSSよりダイオードD3の順方向電圧VF以上低い状態に
なると、ダイオードD3に順方向電流IFが流れて、MOS型
トランジスタTR2のゲートに、それ以上の負の高電圧が
印加されないように作用する。
置の例であり、この図において、ダイオードD2とダイオ
ードD3が前記した入力保護の働きをするものである。即
ち、入力端子IN2に印加される入力電圧VINが、電位レベ
ルVSSよりダイオードD3の順方向電圧VF以上低い状態に
なると、ダイオードD3に順方向電流IFが流れて、MOS型
トランジスタTR2のゲートに、それ以上の負の高電圧が
印加されないように作用する。
更に、入力電圧VINが電位レベルVDDよりダイオードD2
の順方向電圧VF以上高い状態になると、ダイオードD2に
順方向電流IFが流れて、MOSトランジスタTR2のゲート
に、それ以上の正の高電圧が印加されないように作用す
る。ゲートに印加される正又は負の高電圧はゲート酸化
膜の絶縁破壊を誘起し、MOS型半導体集積回路装置にお
いて、致命的なものとなるため、ダイオードD2及びダイ
オードD3より構成される入力保護回路は重要な役割を担
っている。
の順方向電圧VF以上高い状態になると、ダイオードD2に
順方向電流IFが流れて、MOSトランジスタTR2のゲート
に、それ以上の正の高電圧が印加されないように作用す
る。ゲートに印加される正又は負の高電圧はゲート酸化
膜の絶縁破壊を誘起し、MOS型半導体集積回路装置にお
いて、致命的なものとなるため、ダイオードD2及びダイ
オードD3より構成される入力保護回路は重要な役割を担
っている。
以上説明した入力保護回路の内第２図に示したバイポ
ーラ型半導体集積回路装置をモノリシックに実現した従
来の例を第４図に示す。
ーラ型半導体集積回路装置をモノリシックに実現した従
来の例を第４図に示す。
第４図（ａ）はかかる従来のバイポーラ型半導体集積
回路装置のパターンを示す平面図、第４図（ｂ）は第４
図（ａ）のＸ−Ｘ′線断面図である。
回路装置のパターンを示す平面図、第４図（ｂ）は第４
図（ａ）のＸ−Ｘ′線断面図である。
図中、10は入力パッド領域、11は入力保護ダイオード
領域、12は素子領域であり、201は基板、202はエピタキ
シャル層、203はフィールド酸化膜、204は配線メタル、
205はN+埋込層、206はN+拡散層、207はアイソレーショ
ン拡散層、208はコンタクトである。
領域、12は素子領域であり、201は基板、202はエピタキ
シャル層、203はフィールド酸化膜、204は配線メタル、
205はN+埋込層、206はN+拡散層、207はアイソレーショ
ン拡散層、208はコンタクトである。
ここで、バイポーラ型半導体集積回路装置は、基板20
1を最低電位に落とし、GNDとして使用するので、第４図
（ｂ）において、コンタクト208を介して配線メタル204
に接続されているアイソレーション拡散層207により区
分されているエピタキシャル層202の一部分が、入力保
護ダイオードとして機能する。第４図（ｂ）における入
力保護ダイオード領域11がこれにあたる。即ち、第４図
（ｂ）の入力保護ダイオード領域11のアイソレーション
接合により形成されるダイオードが第２図のダイオード
D1に相当するものである。
1を最低電位に落とし、GNDとして使用するので、第４図
（ｂ）において、コンタクト208を介して配線メタル204
に接続されているアイソレーション拡散層207により区
分されているエピタキシャル層202の一部分が、入力保
護ダイオードとして機能する。第４図（ｂ）における入
力保護ダイオード領域11がこれにあたる。即ち、第４図
（ｂ）の入力保護ダイオード領域11のアイソレーション
接合により形成されるダイオードが第２図のダイオード
D1に相当するものである。
第４図に示される従来のバイポーラ型半導体集積回路
の入力保護回路のモノリシック構造は、図より明らかな
ように個々の入力パッドに一つ一つの入力保護ダイオー
ドをその近傍に配置してあるため、入力パッド領域（通
常100×100μm2程度の大きさ）10の他に、入力保護ダイ
オードを形成する領域（通常パッドの1/4程度の大き
さ）が必要である。
の入力保護回路のモノリシック構造は、図より明らかな
ように個々の入力パッドに一つ一つの入力保護ダイオー
ドをその近傍に配置してあるため、入力パッド領域（通
常100×100μm2程度の大きさ）10の他に、入力保護ダイ
オードを形成する領域（通常パッドの1/4程度の大き
さ）が必要である。
入力保護回路及び入力パッドは論理回路を形成する内
部の素子領域に対して集積回路装置の論理動作には無関
係であるため、その面積はできるだけ少ない方がダイス
面積を縮小して、ウエハ当たりの有効ダイス数を増加さ
せるという点において望ましい。また、近年、集積回路
装置自体の大規模化に伴い、一個の集積回路装置に必要
な入力パッドの数の多いものでは、数十乃至数百のもの
が出現しており、これらの入力保護回路及び入力パッド
領域の面積縮小は重要な課題となってきている。
部の素子領域に対して集積回路装置の論理動作には無関
係であるため、その面積はできるだけ少ない方がダイス
面積を縮小して、ウエハ当たりの有効ダイス数を増加さ
せるという点において望ましい。また、近年、集積回路
装置自体の大規模化に伴い、一個の集積回路装置に必要
な入力パッドの数の多いものでは、数十乃至数百のもの
が出現しており、これらの入力保護回路及び入力パッド
領域の面積縮小は重要な課題となってきている。
一方、入力保護ダイオードは前記した通り、入力パッ
ドへの異常電圧の印加時に、順方向電流或いは逆方向降
伏電流をダイオードに流すことにより、内部素子の破壊
を防止するものであるから、ある程度の電流容量を必要
とし、動作時のダイオード自体の抵抗が低いものでなけ
ればならない。即ち、最近のホトリソ技術の進歩を取り
込み、入力保護ダイオード自体を無制限に縮小すること
は、ダイオードの電流容量の低下をもたらすので、その
動作上適当なものではなく、実行不能といえる。
ドへの異常電圧の印加時に、順方向電流或いは逆方向降
伏電流をダイオードに流すことにより、内部素子の破壊
を防止するものであるから、ある程度の電流容量を必要
とし、動作時のダイオード自体の抵抗が低いものでなけ
ればならない。即ち、最近のホトリソ技術の進歩を取り
込み、入力保護ダイオード自体を無制限に縮小すること
は、ダイオードの電流容量の低下をもたらすので、その
動作上適当なものではなく、実行不能といえる。
従って、第４図に示した従来の構造の欠点を取り除い
た、高集積化に適した入力保護回路のモノリシック構造
として、第５図に示される構造が用いられる場合もあ
る。
た、高集積化に適した入力保護回路のモノリシック構造
として、第５図に示される構造が用いられる場合もあ
る。
第５図（ａ）はかかる従来の他の半導体集積回路装置
のパターンを示す平面図、第５図（ｂ）は第５図（ａ）
におけるＹ−Ｙ′線断面図である。
のパターンを示す平面図、第５図（ｂ）は第５図（ａ）
におけるＹ−Ｙ′線断面図である。
図中、20は入力パッド及び入力保護ダイオード領域、
21は素子領域、301は基板、302はエピタキシャル層、30
3はフィールド酸化膜、304は配線メタル、305はN+埋込
層、306はN+拡散層、307はアイソレーション拡散層、30
8はコンタクトである。
21は素子領域、301は基板、302はエピタキシャル層、30
3はフィールド酸化膜、304は配線メタル、305はN+埋込
層、306はN+拡散層、307はアイソレーション拡散層、30
8はコンタクトである。
第５図は、第４図において入力パッド領域の外部に入
力保護ダイオード領域を形成していたものを、入力パッ
ド領域内部に形成することにより、入力パッド及び入力
保護ダイオードの形成に必要な面積の縮小を可能にした
ものである。入力パッド領域の大きさは、前述の通り、
通常100μｍ×100μｍ程度であるため、充分大きな電流
容量の入力保護ダイオードの形成が可能である。
力保護ダイオード領域を形成していたものを、入力パッ
ド領域内部に形成することにより、入力パッド及び入力
保護ダイオードの形成に必要な面積の縮小を可能にした
ものである。入力パッド領域の大きさは、前述の通り、
通常100μｍ×100μｍ程度であるため、充分大きな電流
容量の入力保護ダイオードの形成が可能である。
一方、入力保護ダイオードに要求される特性として
は、前記の電流容量の他に逆方向降伏電圧VRが高すぎな
いことと、入力保護ダイオードを含めた入力保護回路全
体の回路インピーダンスが低すぎないことも要求され
る。
は、前記の電流容量の他に逆方向降伏電圧VRが高すぎな
いことと、入力保護ダイオードを含めた入力保護回路全
体の回路インピーダンスが低すぎないことも要求され
る。
逆方向降伏電圧VRが高いと正の高電圧が入力端子に印
加された時、逆方向降伏電圧VRに応じた高い電位で入力
部がクランプされるため、入力部の保護効果が十分働か
なくなる。
加された時、逆方向降伏電圧VRに応じた高い電位で入力
部がクランプされるため、入力部の保護効果が十分働か
なくなる。
また、回路インピーダンスが低いと、正又は負の高電
圧が入力端子に印加された時、入力保護回路に流れる電
流が大きり、入力保護回路を構成するダイオードを破壊
してしまう恐れがある。ダイオードの破壊は殆どの場
合、電流の短絡状態をもたらすため、破壊されたダイオ
ードが接続されている入力端子は、グランド電位レベル
GNDと短絡状態となり、その入力端子を含む半導体集積
回路は機能を損なうことになる。
圧が入力端子に印加された時、入力保護回路に流れる電
流が大きり、入力保護回路を構成するダイオードを破壊
してしまう恐れがある。ダイオードの破壊は殆どの場
合、電流の短絡状態をもたらすため、破壊されたダイオ
ードが接続されている入力端子は、グランド電位レベル
GNDと短絡状態となり、その入力端子を含む半導体集積
回路は機能を損なうことになる。
第４図及び第５図で例示した従来の入力保護ダイオー
ドのモノリシック構造においては、N+埋込層205,305と
アイソレーション拡散層207,307の距離を変化させるこ
とにより、入力保護ダイオードの逆方向降伏電圧VRの値
を制御することができる。
ドのモノリシック構造においては、N+埋込層205,305と
アイソレーション拡散層207,307の距離を変化させるこ
とにより、入力保護ダイオードの逆方向降伏電圧VRの値
を制御することができる。
しかしながら、通常の半導体集積回路装置の製造プロ
セスで用いられるN+埋込層とアイソレーション拡散層で
は、両層を接触させる条件で入力保護ダイオードを形成
しても、逆方向降伏電圧VRは15V程度迄しか低下しな
い。
セスで用いられるN+埋込層とアイソレーション拡散層で
は、両層を接触させる条件で入力保護ダイオードを形成
しても、逆方向降伏電圧VRは15V程度迄しか低下しな
い。
従って、前記のクランプ電圧を15V以下に減少させる
ことは、第４図及び第５図の構造では実現することがで
きない。
ことは、第４図及び第５図の構造では実現することがで
きない。
これは接合の逆方向降伏電圧を決めるN+埋込層205,30
5とアイソレーション拡散層207,307が互いに濃度の低い
領域にて接触するためである。このことから、クランプ
電圧を減少させる手段として、フィールド酸化膜203,30
3の直下、即ち、半導体集積回路装置の表面のアイソレ
ーション拡散層207,307が高濃度領域であることを利用
して、この近傍に、N+埋込層205,305とは別のN+埋込層
を形成してクランプ電圧を低下させることが考えられ
る。しかしながら、この場合、第４図及び第５図の従来
例よりクランプ電圧を減少させることは可能であるが、
前記した回路インピーダンスが逆に低くなってしまうと
いう欠点がある。
5とアイソレーション拡散層207,307が互いに濃度の低い
領域にて接触するためである。このことから、クランプ
電圧を減少させる手段として、フィールド酸化膜203,30
3の直下、即ち、半導体集積回路装置の表面のアイソレ
ーション拡散層207,307が高濃度領域であることを利用
して、この近傍に、N+埋込層205,305とは別のN+埋込層
を形成してクランプ電圧を低下させることが考えられ
る。しかしながら、この場合、第４図及び第５図の従来
例よりクランプ電圧を減少させることは可能であるが、
前記した回路インピーダンスが逆に低くなってしまうと
いう欠点がある。
（発明が解決しようとする問題点） 従って、何れにしても従来の構造によれば、電流容
量、回路インピーダンス、クランプ電圧、素子集積度と
いうような多くの観点からの要求を全て満足するには難
があった。
量、回路インピーダンス、クランプ電圧、素子集積度と
いうような多くの観点からの要求を全て満足するには難
があった。
本発明は、上記問題点を除去し、クランプ電圧を低く
し、しかも高集積度の大規模半導体集積回路装置に適し
た入力保護ダイオードのモノリシック構造を有する半導
体集積回路装置を提供することを目的とするものであ
る。
し、しかも高集積度の大規模半導体集積回路装置に適し
た入力保護ダイオードのモノリシック構造を有する半導
体集積回路装置を提供することを目的とするものであ
る。
（問題点を解決するための手段） 本発明は、上記問題点を解決するために、入力端子部
に入力保護回路を具備する半導体集積回路装置におい
て、第１の導電型を有する半導体基板と、この基板の一
主面上に形成される基板とは反対の導電型を有する第２
の導電型のエピタキシャル層と、前記基板及びエピタキ
シャル層の境界領域に形成される高濃度の第２の導電型
の埋込層と、前記エピタキシャル層を貫通して形成され
る第１の導電型のアイソレーション拡散層と、前記第１
の導電型のアイソレーション拡散層により分離された前
記エピタキシャル層からなる第２の導電型の島領域と、
この島領域中に前記入力端子部に接続される第２の導電
型の拡散層と、この第２の導電型の拡散層を取り囲み、
前記第１の導電型のアイソレーション拡散層まで延在す
る第１の導電型の拡散層とを有し、前記第２の導電型の
拡散層と前記第１の導電型の拡散層の接合部はPN接合を
構成するとともに、前記第１の導電型の拡散層は、前記
PN接合部から前記第１の導電型のアイソレーション拡散
層までの間に拡散抵抗部を有するようにしたものであ
る。
に入力保護回路を具備する半導体集積回路装置におい
て、第１の導電型を有する半導体基板と、この基板の一
主面上に形成される基板とは反対の導電型を有する第２
の導電型のエピタキシャル層と、前記基板及びエピタキ
シャル層の境界領域に形成される高濃度の第２の導電型
の埋込層と、前記エピタキシャル層を貫通して形成され
る第１の導電型のアイソレーション拡散層と、前記第１
の導電型のアイソレーション拡散層により分離された前
記エピタキシャル層からなる第２の導電型の島領域と、
この島領域中に前記入力端子部に接続される第２の導電
型の拡散層と、この第２の導電型の拡散層を取り囲み、
前記第１の導電型のアイソレーション拡散層まで延在す
る第１の導電型の拡散層とを有し、前記第２の導電型の
拡散層と前記第１の導電型の拡散層の接合部はPN接合を
構成するとともに、前記第１の導電型の拡散層は、前記
PN接合部から前記第１の導電型のアイソレーション拡散
層までの間に拡散抵抗部を有するようにしたものであ
る。
（作用） 本発明は上記したように、半導体集積回路装置の入力
端子部の保護回路として機能する入力保護ダイオード
を、半導体集積回路装置を構成する半導体基板表面部分
に、２重拡散で設けたN+拡散層、及びそれを覆うP+拡散
層とで形成されるPN接合によって構成し、更に、前記入
力保護ダイオードのアノードとなるP+拡散層とアイソレ
ーション拡散層とを同じくP+拡散層で形成した拡散抵抗
で接続するようにしたものである。
端子部の保護回路として機能する入力保護ダイオード
を、半導体集積回路装置を構成する半導体基板表面部分
に、２重拡散で設けたN+拡散層、及びそれを覆うP+拡散
層とで形成されるPN接合によって構成し、更に、前記入
力保護ダイオードのアノードとなるP+拡散層とアイソレ
ーション拡散層とを同じくP+拡散層で形成した拡散抵抗
で接続するようにしたものである。
従って、従来より、逆方向降伏電圧VRを低下させるこ
とができ、入力保護回路のクランプ電圧を下げることが
可能になる。また、P+拡散層の不純物濃度を制御するこ
とにより、上記逆方向降伏電圧の値を変化させることが
できるので、入力保護回路の設計上の自由度を増すこと
ができる。
とができ、入力保護回路のクランプ電圧を下げることが
可能になる。また、P+拡散層の不純物濃度を制御するこ
とにより、上記逆方向降伏電圧の値を変化させることが
できるので、入力保護回路の設計上の自由度を増すこと
ができる。
更に、入力保護ダイオードに対して直列接続した拡散
抵抗が形成されているので、入力保護回路に必要な回路
インピーダンスを自由に高く設定することができる。
抵抗が形成されているので、入力保護回路に必要な回路
インピーダンスを自由に高く設定することができる。
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。
細に説明する。
第１図は本発明の実施例を示すバイポーラ型半導体集
積回路装置の構成図であり、第４図及び第５図と同じく
入力パッド及び入力保護ダイオードの構造を示してお
り、第１図（ａ）はそのバイポーラ型半導体集積回路装
置のパターンを示す平面図、第１図（ｂ）は第１図
（ａ）のＺ−Ｚ′線断面図である。
積回路装置の構成図であり、第４図及び第５図と同じく
入力パッド及び入力保護ダイオードの構造を示してお
り、第１図（ａ）はそのバイポーラ型半導体集積回路装
置のパターンを示す平面図、第１図（ｂ）は第１図
（ａ）のＺ−Ｚ′線断面図である。
図中、30は入力パッド及び入力保護領域、31は素子領
域、101はＰ型半導体基板、102はＮ型エピタキシャル
層、103はフィールド酸化膜、104は配線メタル、105はN
+埋込層、106はN+拡散層、107はアイソレーション拡散
層、108はコンタクト、109はP+拡散層である。
域、101はＰ型半導体基板、102はＮ型エピタキシャル
層、103はフィールド酸化膜、104は配線メタル、105はN
+埋込層、106はN+拡散層、107はアイソレーション拡散
層、108はコンタクト、109はP+拡散層である。
まず、第１図（ｂ）に示されるように、N+拡散層106
はコンタクト108を介して、入力パッドの配線メタル104
と接続されており、このN+拡散層106が、入力保護ダイ
オードのカソードとして機能する。また、前記N+拡散層
106を取り囲んで外側に拡散されているP+拡散層109が入
力保護ダイオードのアノードとして機能する。P+拡散層
109は、第１図（ａ）に示されるように、その一部が幅
Ｗ、長さＬの拡散抵抗になっており、前述の入力保護ダ
イオードのアノードとアイソレーション拡散層107、即
ち、グランド電位レベルの間に、そのパターン及び拡散
シート抵抗値に応じ、抵抗としても働くように構成され
ている。
はコンタクト108を介して、入力パッドの配線メタル104
と接続されており、このN+拡散層106が、入力保護ダイ
オードのカソードとして機能する。また、前記N+拡散層
106を取り囲んで外側に拡散されているP+拡散層109が入
力保護ダイオードのアノードとして機能する。P+拡散層
109は、第１図（ａ）に示されるように、その一部が幅
Ｗ、長さＬの拡散抵抗になっており、前述の入力保護ダ
イオードのアノードとアイソレーション拡散層107、即
ち、グランド電位レベルの間に、そのパターン及び拡散
シート抵抗値に応じ、抵抗としても働くように構成され
ている。
次に、この半導体集積回路装置の製造方法の概略につ
いて第１図を参照しながら説明する。
いて第１図を参照しながら説明する。
まず、Ｐ型半導体基板101の表面を酸化し、１μｍ程
度の酸化膜を形成する。
度の酸化膜を形成する。
次に、ホトリソ技術により酸化膜の一部を除去し、設
けた開口部よりN+埋込層105としてSb又はAsをＰ型半導
体基板101内に拡散する。
けた開口部よりN+埋込層105としてSb又はAsをＰ型半導
体基板101内に拡散する。
次に、表面に存在する酸化膜を除去した後に、SiCl4
もしくはSiH4等を用いたエピタキシャル成長を行い、PH
3等でリンドープされたＮ型エピタキシャル層102をＰ型
半導体基板101及びN+埋込層105の表面に積層形成する。
次に、このＮ型エピタキシャル層102の表面を酸化した
後、ホトリソ、拡散を繰り返し、アイソレーション拡散
層107、P+拡散層109、N+拡散層106を順次形成する。
もしくはSiH4等を用いたエピタキシャル成長を行い、PH
3等でリンドープされたＮ型エピタキシャル層102をＰ型
半導体基板101及びN+埋込層105の表面に積層形成する。
次に、このＮ型エピタキシャル層102の表面を酸化した
後、ホトリソ、拡散を繰り返し、アイソレーション拡散
層107、P+拡散層109、N+拡散層106を順次形成する。
最後に、コンタクト108を開孔し、配線メタル104を形
成して、第１図に示される半導体集積回路装置を得る。
なお、N+拡散層106とP+拡散層109は、内部回路素子を製
造する過程において、それぞれエミッタ拡散層及びベー
ス拡散層の形成時に同時形成するのが望ましい。
成して、第１図に示される半導体集積回路装置を得る。
なお、N+拡散層106とP+拡散層109は、内部回路素子を製
造する過程において、それぞれエミッタ拡散層及びベー
ス拡散層の形成時に同時形成するのが望ましい。
以上述べた各製造工程それ自体は、モノリシック構造
の半導体集積回路装置の製造において一般的なものであ
り、格別特殊な工程を含むものではない。
の半導体集積回路装置の製造において一般的なものであ
り、格別特殊な工程を含むものではない。
本発明によれば、上記したように、入力保護回路のク
ランプ電圧を決定する入力保護ダイオードの逆方向降伏
電圧VRは、高濃度PN接合を形成するP+拡散層109とN+拡
散層106により決定されるので、従来例のようにアイソ
レーション拡散層とN+拡散層により決定する場合に比較
して十分低くすることが可能となる。
ランプ電圧を決定する入力保護ダイオードの逆方向降伏
電圧VRは、高濃度PN接合を形成するP+拡散層109とN+拡
散層106により決定されるので、従来例のようにアイソ
レーション拡散層とN+拡散層により決定する場合に比較
して十分低くすることが可能となる。
P+拡散層109をベース拡散、また、N+拡散層106をエミ
ッタ拡散で形成した場合、逆方向降伏電圧VRはBVEBOと
等しくなり、通常6Vとなり、従来15Vが下限であったも
のを大幅に低下させることができる。
ッタ拡散で形成した場合、逆方向降伏電圧VRはBVEBOと
等しくなり、通常6Vとなり、従来15Vが下限であったも
のを大幅に低下させることができる。
なお、この逆方向降伏電圧VRの値は、P+拡散層109の
不純物濃度を制御することにより変更可能であるので、
必要に応じ、任意の値に設定することができる。
不純物濃度を制御することにより変更可能であるので、
必要に応じ、任意の値に設定することができる。
また、第１図から明らかなように、入力保護ダイオー
ドのアノードを形成するP+拡散層109の一部を拡散抵抗
として用いるので、従来の分離接合ダイオードタイプと
比較し、入力保護ダイオードとグランドレベル間に大き
な抵抗を入れることが容易になり、簡単に入力保護回路
全体の回路インピーダンスを大きくすることができるよ
うになる。
ドのアノードを形成するP+拡散層109の一部を拡散抵抗
として用いるので、従来の分離接合ダイオードタイプと
比較し、入力保護ダイオードとグランドレベル間に大き
な抵抗を入れることが容易になり、簡単に入力保護回路
全体の回路インピーダンスを大きくすることができるよ
うになる。
第１図において、例えば、標準的なパッドの大きさは
１辺が100μｍ前後の矩形であるため、 Ｌ＝40μｍ、Ｗ＝８μｍとしてP+拡散層109の拡散シ
ート抵抗ρｓを、ρｓ＝200Ω／□とすると、1kΩの拡
散抵抗を入力保護ダイオードとグランドレベル間に入れ
ることができる。第４図及び第５図に示す従来例が数10
Ωであることを考え併せると、入力保護ダイオードの動
作時に流れる電流によるダイオードの自己破壊防止能力
が大幅に向上することが明らかである。
１辺が100μｍ前後の矩形であるため、 Ｌ＝40μｍ、Ｗ＝８μｍとしてP+拡散層109の拡散シ
ート抵抗ρｓを、ρｓ＝200Ω／□とすると、1kΩの拡
散抵抗を入力保護ダイオードとグランドレベル間に入れ
ることができる。第４図及び第５図に示す従来例が数10
Ωであることを考え併せると、入力保護ダイオードの動
作時に流れる電流によるダイオードの自己破壊防止能力
が大幅に向上することが明らかである。
なお、本発明の実施例においては第５図と同様に半導
体集積回路素子の集積度を増すため、入力パッド直下に
入力保護ダイオードを形成したが、本発明の趣旨はこれ
に限定されるものではなく、第４図に示されるように、
入力パッドの外に入力保護ダイオードを形成する場合に
も適用し得ることは言うまでもない。
体集積回路素子の集積度を増すため、入力パッド直下に
入力保護ダイオードを形成したが、本発明の趣旨はこれ
に限定されるものではなく、第４図に示されるように、
入力パッドの外に入力保護ダイオードを形成する場合に
も適用し得ることは言うまでもない。
また、第１図においてはP+拡散層により形成する拡散
抵抗パターンとして、直線タイプを例示したが、このパ
ターンは必要な抵抗値に応じて自由に設計して良く、例
えば、より大きな抵抗値を得るため鍵状に設計する等、
変形しても良い。
抵抗パターンとして、直線タイプを例示したが、このパ
ターンは必要な抵抗値に応じて自由に設計して良く、例
えば、より大きな抵抗値を得るため鍵状に設計する等、
変形しても良い。
更に、第１図においては図示しなかったが、入力保護
ダイオードのアノードのP+拡散層に隣接するエピタキシ
ャル層は最高電位にするため、パッドの一部もしくは外
部において電源配線等により高電位をその領域に付加す
ることが望ましい。
ダイオードのアノードのP+拡散層に隣接するエピタキシ
ャル層は最高電位にするため、パッドの一部もしくは外
部において電源配線等により高電位をその領域に付加す
ることが望ましい。
なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、半導
体集積回路装置の入力端子部の入力保護ダイオードの逆
方向降伏電圧VRを決定する接合を、半導体基体表面部分
に設けたP+拡散層とN+拡散層の高濃度接合により構成し
たので、 （１）従来よりも、逆方向降伏電圧VRを低下させること
ができ、入力保護回路のクランプ電圧を下げることが可
能になる。
体集積回路装置の入力端子部の入力保護ダイオードの逆
方向降伏電圧VRを決定する接合を、半導体基体表面部分
に設けたP+拡散層とN+拡散層の高濃度接合により構成し
たので、 （１）従来よりも、逆方向降伏電圧VRを低下させること
ができ、入力保護回路のクランプ電圧を下げることが可
能になる。
（２）P+拡散層の不純物濃度を制御することにより、上
記逆方向降伏電圧の値を変化させることができるので、
入力保護回路の設計上の自由度を増すことができる。
記逆方向降伏電圧の値を変化させることができるので、
入力保護回路の設計上の自由度を増すことができる。
（３）入力保護ダイオードに対し直列接続した拡散抵抗
が形成されているので、入力保護回路に必要な回路イン
ピーダンスを自由に高く設定することができる。
が形成されているので、入力保護回路に必要な回路イン
ピーダンスを自由に高く設定することができる。
第１図は本発明の実施例を示す半導体集積回路装置の構
成図、第２図は従来のバイポーラ型半導体集積回路装置
の回路図、第３図は従来のMOS型半導体集積回路装置の
回路図、第４図は従来の半導体集積回路装置の構成図、
第５図は従来の他の半導体集積回路装置の構成図であ
る。 30……入力パッド及び入力保護領域、31……素子領域、
101……Ｐ型半導体基板、102……Ｎ型エピタキシャル
層、103……フィールド酸化膜、104……配線メタル、10
5……N+埋込層、106……N+拡散層、107……アイソレー
ション拡散層、108……コンタクト、109……P+拡散層。
成図、第２図は従来のバイポーラ型半導体集積回路装置
の回路図、第３図は従来のMOS型半導体集積回路装置の
回路図、第４図は従来の半導体集積回路装置の構成図、
第５図は従来の他の半導体集積回路装置の構成図であ
る。 30……入力パッド及び入力保護領域、31……素子領域、
101……Ｐ型半導体基板、102……Ｎ型エピタキシャル
層、103……フィールド酸化膜、104……配線メタル、10
5……N+埋込層、106……N+拡散層、107……アイソレー
ション拡散層、108……コンタクト、109……P+拡散層。
フロントページの続き (56)参考文献 特開 昭60−153157（ＪＰ，Ａ) 特開 昭62−115784（ＪＰ，Ａ) 特開 昭54−50277（ＪＰ，Ａ) 特開 昭59−167046（ＪＰ，Ａ) 特開 昭54−14173（ＪＰ，Ａ) 特開 昭53−110382（ＪＰ，Ａ) 特開 昭62−291175（ＪＰ，Ａ) 特公 昭52−20237（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】入力端子部に入力保護回路を具備する半導
体集積回路装置において、 （ａ）第１の導電型を有する半導体基板と、 （ｂ）該基板の一主面上に形成される基板とは反対の導
電型を有する第２の導電型のエピタキシャル層と、 （ｃ）前記基板及びエピタキシャル層の境界領域に形成
される高濃度の第２の導電型の埋込層と、 （ｄ）前記エピタキシャル層を貫通して形成される第１
の導電型のアイソレーション拡散層と、 （ｅ）前記第１の導電型のアイソレーション拡散層によ
り分離された前記エピタキシャル層からなる第２の導電
型の島領域と、 （ｆ）該島領域中に前記入力端子部に接続される第２の
導電型の拡散層と、該第２の導電型の拡散層を取り囲
み、前記第１の導電型のアイソレーション拡散層まで延
在する第１の導電型の拡散層とを有し、 （ｇ）前記第２の導電型の拡散層と前記第１の導電型の
拡散層の接合部はPN接合を構成するとともに、前記第１
の導電型の拡散層は、前記PN接合部から前記第１の導電
型のアイソレーション拡散層までの間に拡散抵抗部を有
することを特徴とする半導体集積回路装置。 - 【請求項２】前記島領域は入力パッド直下の一部又は全
てに形成してなる特許請求の範囲第１項記載の半導体集
積回路装置。 - 【請求項３】前記第１の導電型がＰ型であり、前記第２
の導電型がＮ型であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133876A JP2533855B2 (ja) | 1986-06-11 | 1986-06-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61133876A JP2533855B2 (ja) | 1986-06-11 | 1986-06-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62291163A JPS62291163A (ja) | 1987-12-17 |
| JP2533855B2 true JP2533855B2 (ja) | 1996-09-11 |
Family
ID=15115140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61133876A Expired - Lifetime JP2533855B2 (ja) | 1986-06-11 | 1986-06-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130132840A (ko) * | 2010-11-05 | 2013-12-05 | 디지털옵틱스 코포레이션 이스트 | 후면 조명 고체 이미지 센서 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206768A (ja) * | 1990-11-30 | 1992-07-28 | Yamaha Corp | 半導体装置の保護回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220237A (en) * | 1975-08-08 | 1977-02-16 | Hamasawa Kogyo Kk | Overcharge preventive circuit |
| JPS5450277A (en) * | 1977-09-27 | 1979-04-20 | Nec Corp | Semiconductor device |
| JPS59167046A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体集積回路 |
| JPS60153157A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electronics Corp | バイポ−ラ集積回路 |
| JPS62115784A (ja) * | 1986-08-07 | 1987-05-27 | Sanyo Electric Co Ltd | モノリシツク集積回路に組込まれるダイオ−ド |
-
1986
- 1986-06-11 JP JP61133876A patent/JP2533855B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130132840A (ko) * | 2010-11-05 | 2013-12-05 | 디지털옵틱스 코포레이션 이스트 | 후면 조명 고체 이미지 센서 |
| KR101943996B1 (ko) * | 2010-11-05 | 2019-01-30 | 인벤사스 코포레이션 | 후면 조명 고체 이미지 센서 |
| US10249673B2 (en) | 2010-11-05 | 2019-04-02 | Invensas Corporation | Rear-face illuminated solid state image sensors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62291163A (ja) | 1987-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |