JP2649938B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に係り、特に占有面積の小さい静
電保護機能を有する半導体装置に関する。
電保護機能を有する半導体装置に関する。
（従来の技術） 従来から、集積回路装置の入力部には外部からのノイ
ズやサージ等の過大な入力電圧から内部回路のゲート絶
縁膜を保護するための回路が設けられている。
ズやサージ等の過大な入力電圧から内部回路のゲート絶
縁膜を保護するための回路が設けられている。
第８図は入力段に静電保護回路43を有する一般的な集
積回路40のチップレイアウト概略図である。
積回路40のチップレイアウト概略図である。
同図において、入力端子13aから入力される入力信号
は、静電保護回路43を介して入力バッファ回路45に入力
される。この入力信号は、内部論理回路46において処理
され、その後出力バッファ回路47を介して出力端子42か
ら出力される。
は、静電保護回路43を介して入力バッファ回路45に入力
される。この入力信号は、内部論理回路46において処理
され、その後出力バッファ回路47を介して出力端子42か
ら出力される。
第９図はこの静電保護回路43と、内部回路のうち最も
入力端子13aに近い入力バッファ回路45とをブロック図
で示したものである。
入力端子13aに近い入力バッファ回路45とをブロック図
で示したものである。
通常、静電保護回路43は２つの部分に分けられる。１
つは入力電圧波形の鋭い立ち上がりを純化させる遅延回
路部55であり、もう１つは入力電圧の最高値を規定し、
これ以上の電圧をクランプしてしまうクランプ回路部54
である。
つは入力電圧波形の鋭い立ち上がりを純化させる遅延回
路部55であり、もう１つは入力電圧の最高値を規定し、
これ以上の電圧をクランプしてしまうクランプ回路部54
である。
前記遅延回路部55は直列抵抗と容量とから成るが、こ
のうち容量はクランプ回路部も含めた配線容量や次段の
ゲート容量で構成される為、実際には直列抵抗のみが付
加されている。クランプ回路部54では、ダイオードの逆
方向の降伏電圧や、MOSトランジスタ内でダイオード接
続されたMOSダイオードの降伏電圧が利用されている。
のうち容量はクランプ回路部も含めた配線容量や次段の
ゲート容量で構成される為、実際には直列抵抗のみが付
加されている。クランプ回路部54では、ダイオードの逆
方向の降伏電圧や、MOSトランジスタ内でダイオード接
続されたMOSダイオードの降伏電圧が利用されている。
第10図は第９図の内容を具体的に示した等価回路図で
ある。同図（ａ）及び（ｂ）は保護抵抗48、ダイオード
49、および容量100を用いて静電保護回路43を構成した
場合の等価回路であり、同図（ｃ）及び（ｄ）は、保護
抵抗48、MOSFET50又は51、および容量100を用いて静電
保護回路43を構成した場合の等価回路である。
ある。同図（ａ）及び（ｂ）は保護抵抗48、ダイオード
49、および容量100を用いて静電保護回路43を構成した
場合の等価回路であり、同図（ｃ）及び（ｄ）は、保護
抵抗48、MOSFET50又は51、および容量100を用いて静電
保護回路43を構成した場合の等価回路である。
第11図は、第10図（ｄ）に示した静電保護回路43が形
成された半導体基板の断面図であり、第12図はその上面
図である。第11図において、Ｎ型単結晶基板60の表面に
形成されたＰ型拡散層48は、前記第10図（ｄ）に示され
た保護抵抗48に相当し、Ｐ型拡散層から成るドレイン領
域21、ソース領域22及びゲート12−１によって構成され
るＰチャネルMOSFET51は、前記第10図（ｄ）のＰチャネ
ルMOSFET51に相当する。
成された半導体基板の断面図であり、第12図はその上面
図である。第11図において、Ｎ型単結晶基板60の表面に
形成されたＰ型拡散層48は、前記第10図（ｄ）に示され
た保護抵抗48に相当し、Ｐ型拡散層から成るドレイン領
域21、ソース領域22及びゲート12−１によって構成され
るＰチャネルMOSFET51は、前記第10図（ｄ）のＰチャネ
ルMOSFET51に相当する。
また、Ｐウェル領域５−２の表面に形成されたＮ型拡
散層から成るドレイン領域８−１およびソース領域８−
２は、ゲート電極12−２と共にNMOSトランジスタを構成
し、これは第10図（ｄ）のNMOSトランジスタ17に相当す
る。
散層から成るドレイン領域８−１およびソース領域８−
２は、ゲート電極12−２と共にNMOSトランジスタを構成
し、これは第10図（ｄ）のNMOSトランジスタ17に相当す
る。
さらに、Ｐ型拡散層から成るドレイン領域９−１、ソ
ース領域９−２およびゲート電極12−２によって構成さ
れるPMOSトランジスタ18は、第10図（ｄ）のPMOSトラン
ジスタ18に相当する。
ース領域９−２およびゲート電極12−２によって構成さ
れるPMOSトランジスタ18は、第10図（ｄ）のPMOSトラン
ジスタ18に相当する。
このNMOSトランジスタ17とPMOSトランジスタ18とは、
それぞれのドレイン領域８−１、９−１が出力端子とな
る導電層13eによって互いに接続されており、入力バッ
ファ回路45を構成している。
それぞれのドレイン領域８−１、９−１が出力端子とな
る導電層13eによって互いに接続されており、入力バッ
ファ回路45を構成している。
また、MOSFET51の両端に設けられたＰ型拡散層61は、
入力端子13aに過電圧が印加された場合に、該MOSFET51
以外には影響が及ばないようにするためのガードリング
であり、酸化シリコン膜10および絶縁膜11を選択的に除
去してなる接続孔を通して導電層13rと接続されてい
る。なお、この導電層13rは半導体装置内の最低電位に
接続（図示せず）されている。
入力端子13aに過電圧が印加された場合に、該MOSFET51
以外には影響が及ばないようにするためのガードリング
であり、酸化シリコン膜10および絶縁膜11を選択的に除
去してなる接続孔を通して導電層13rと接続されてい
る。なお、この導電層13rは半導体装置内の最低電位に
接続（図示せず）されている。
さらに、MOSFET51のソース領域22およびPMOSトランジ
スタ18のソース領域９−２は、それぞれ導電層13b,13f
を介してCMOS回路内の最高電位に接続されており、NMOS
トランジスタ17のソース領域８−２は、導電層13dを介
してCMOS回路内の最低電位に接続されている。
スタ18のソース領域９−２は、それぞれ導電層13b,13f
を介してCMOS回路内の最高電位に接続されており、NMOS
トランジスタ17のソース領域８−２は、導電層13dを介
してCMOS回路内の最低電位に接続されている。
（発明が解決しようとする課題） 通常、半導体装置内には半導体素子と共に抵抗素子が
形成されているが、従来技術においては該抵抗素子が半
導体素子と同一平面上に形成されており、集積度を向上
させる上において大きな妨げとなっていた。
形成されているが、従来技術においては該抵抗素子が半
導体素子と同一平面上に形成されており、集積度を向上
させる上において大きな妨げとなっていた。
また、上記したように半導体装置の入力段に設けられ
る静電保護回路内の保護抵抗は、入力端子に過電圧が印
加された場合にこれをバイパスするに足る電流容量を確
保するためにある程度の大きさが要求されており、その
傾向が特に顕著であった。
る静電保護回路内の保護抵抗は、入力端子に過電圧が印
加された場合にこれをバイパスするに足る電流容量を確
保するためにある程度の大きさが要求されており、その
傾向が特に顕著であった。
さらに、従来技術においては、入力端子に過電圧が印
加された場合にクランプ回路を構成するMOSFET以外には
悪影響が及ばないようにするために、該MOSFETの両端に
ガードリング等を設けなければならず、これも半導体装
置の集積度を向上させる上において大きな妨げとなって
いた。
加された場合にクランプ回路を構成するMOSFET以外には
悪影響が及ばないようにするために、該MOSFETの両端に
ガードリング等を設けなければならず、これも半導体装
置の集積度を向上させる上において大きな妨げとなって
いた。
本発明の目的は、上記した問題点を解決し、抵抗素子
の占有面積を小さくすることによって集積度を向上させ
た半導体装置を提供することにある。
の占有面積を小さくすることによって集積度を向上させ
た半導体装置を提供することにある。
（課題を解決するための手段） 上記した目的を達成するために、本発明は、半導体基
板から絶縁されて形成され、前記半導体基板の表面に露
出する領域を有する複数の単結晶島内に半導体素子を形
成し、前記単結晶島の基板との境界面の内側に沿って抵
抗素子用の高不純物濃度埋込層を形成すると共に、該高
不純物濃度埋込層の単結晶島の表面に露出する両端部に
コンタクト部を具備した点に特徴がある。
板から絶縁されて形成され、前記半導体基板の表面に露
出する領域を有する複数の単結晶島内に半導体素子を形
成し、前記単結晶島の基板との境界面の内側に沿って抵
抗素子用の高不純物濃度埋込層を形成すると共に、該高
不純物濃度埋込層の単結晶島の表面に露出する両端部に
コンタクト部を具備した点に特徴がある。
さらに、本発明は単結晶島内に形成される半導体素子
をMOSFETとし、前記コンタクト部の一方は外部入力端子
と接続し、他方はMOSFETのドレイン領域と接続した点に
特徴がある。
をMOSFETとし、前記コンタクト部の一方は外部入力端子
と接続し、他方はMOSFETのドレイン領域と接続した点に
特徴がある。
さらに、本発明は単結晶島内に形成されるMOSFETを縦
型MOSFETとし、そのドレイン領域の導電型と高不純物濃
度埋込層の導電型とを同一にした点に特徴がある。
型MOSFETとし、そのドレイン領域の導電型と高不純物濃
度埋込層の導電型とを同一にした点に特徴がある。
（作用） 上記した構成によれば、高不純物濃度埋込層を抵抗素
子として用いることができると共に該高不純物濃度埋込
層の大部分をMOSFETの投影領域内に形成することができ
るようになるので、半導体装置内に占める抵抗素子の面
積を小さくすることができる。
子として用いることができると共に該高不純物濃度埋込
層の大部分をMOSFETの投影領域内に形成することができ
るようになるので、半導体装置内に占める抵抗素子の面
積を小さくすることができる。
さらに、MOSFETを縦型MOSFETとし、そのドレイン領域
の導電型と高不純物濃度埋込層の導電型とを同一にして
該縦型MOSFETのドレイン抵抗をも抵抗素子として用いる
ことができるようにしたので、該縦型MOSFETを静電保護
回路のクランプ用パワーMOSFETとして用いれば、半導体
装置の面積を大きくすること無く耐圧を向上させること
ができる。
の導電型と高不純物濃度埋込層の導電型とを同一にして
該縦型MOSFETのドレイン抵抗をも抵抗素子として用いる
ことができるようにしたので、該縦型MOSFETを静電保護
回路のクランプ用パワーMOSFETとして用いれば、半導体
装置の面積を大きくすること無く耐圧を向上させること
ができる。
さらに、MOSFETが形成される単結晶島は高不純物濃度
埋込層によって囲まれているので、該MOSFETを静電保護
回路のクランプ用パワーMOSFETとして用いる場合でもガ
ードリング等を設ける必要がなくなり、半導体装置内で
の静電保護回路の占有面積をさらに小さくすることがで
きる。
埋込層によって囲まれているので、該MOSFETを静電保護
回路のクランプ用パワーMOSFETとして用いる場合でもガ
ードリング等を設ける必要がなくなり、半導体装置内で
の静電保護回路の占有面積をさらに小さくすることがで
きる。
（実施例） 以下、本発明の実施例を図を用いて説明する。
第２図は本発明の第一の実施例の平面図であり、第１
図は第２図のＡ−Ａ切断線における断面図である。第３
図は、本実施例の等価回路図である。本実施例は、誘電
体分離（Dielectric Isolation;以下、DIと略する）基
板上のＮチャネル縦型MOSFETを静電保護素子の電圧クラ
ンプ回路として用い、そのドレイン抵抗を保護抵抗とし
た実施例である。
図は第２図のＡ−Ａ切断線における断面図である。第３
図は、本実施例の等価回路図である。本実施例は、誘電
体分離（Dielectric Isolation;以下、DIと略する）基
板上のＮチャネル縦型MOSFETを静電保護素子の電圧クラ
ンプ回路として用い、そのドレイン抵抗を保護抵抗とし
た実施例である。
第１図ないし第３図において、第10図ないし第12図と
同一の符号は同一または同等部分を表わしている。
同一の符号は同一または同等部分を表わしている。
以下に、本実施例において用いられるDI基板の製造方
法を第14図（ａ）〜（ｄ）に従って説明する。
法を第14図（ａ）〜（ｄ）に従って説明する。
まず、同図（ａ）に示されるＮ型単結晶シリコン４の
片側の面に、異方性エッチングによって同図（ｂ）のご
とく分離溝80を形成した後、全面にN+高濃度不純物層３
を拡散形成し、その上に、誘電体絶縁分離用の二酸化シ
リコン膜２を被着させる。
片側の面に、異方性エッチングによって同図（ｂ）のご
とく分離溝80を形成した後、全面にN+高濃度不純物層３
を拡散形成し、その上に、誘電体絶縁分離用の二酸化シ
リコン膜２を被着させる。
次に、この二酸化シリコン膜２の上に、支持体となる
シリコン多結晶層１を形成する。次に、単結晶側を同図
（ｃ）のα−αで示した位置まで研磨する。
シリコン多結晶層１を形成する。次に、単結晶側を同図
（ｃ）のα−αで示した位置まで研磨する。
以上の工程により、同図（ｄ）に示されるように互い
に二酸化シリコン膜２で分離された単結晶島４を有する
DI基板が得られる。
に二酸化シリコン膜２で分離された単結晶島４を有する
DI基板が得られる。
本実施例においては、第１図に示されるようにこのＮ
型半導体領域４内にＰ型半導体領域５−１が不純物の拡
散により形成されており、このＰ型半導体領域５−１
は、縦型パワーMOSFET50のウェル領域を構成する。Ｐ型
半導体領域５−１内にはN+型半導体領域７が形成されて
おり、これは縦型パワーMOSFET50のソース領域を構成す
る。
型半導体領域４内にＰ型半導体領域５−１が不純物の拡
散により形成されており、このＰ型半導体領域５−１
は、縦型パワーMOSFET50のウェル領域を構成する。Ｐ型
半導体領域５−１内にはN+型半導体領域７が形成されて
おり、これは縦型パワーMOSFET50のソース領域を構成す
る。
このN+型ソース領域７のゲート電極側端部は、後述す
るゲート電極12−１で規定されており、かつゲート電極
12−１の下部に廻り込んでいる。一方、N+型ソース領域
７のゲート電極側以外の周辺部は、例えばレジスト膜か
らなるマスクによって規定されている。
るゲート電極12−１で規定されており、かつゲート電極
12−１の下部に廻り込んでいる。一方、N+型ソース領域
７のゲート電極側以外の周辺部は、例えばレジスト膜か
らなるマスクによって規定されている。
Ｎ型半導体領域４の表面には、多結晶シリコン等から
成る縦型パワーMOSFET50のゲート電極12−１、NMOSトラ
ンジスタ17およびPMOSトランジスタ18のゲート電極12−
２が、それぞれ酸化シリコン膜を介して形成されてい
る。
成る縦型パワーMOSFET50のゲート電極12−１、NMOSトラ
ンジスタ17およびPMOSトランジスタ18のゲート電極12−
２が、それぞれ酸化シリコン膜を介して形成されてい
る。
また、ゲート電極12−１は、チャネル領域のみならず
Ｎ型ドレイン領域４の上にも設けられている。N+型半導
体領域３の表面部分に形成されたN+型半導体領域６は、
縦型パワーMOSFET50のドレイン・コンタクト領域を構成
している。
Ｎ型ドレイン領域４の上にも設けられている。N+型半導
体領域３の表面部分に形成されたN+型半導体領域６は、
縦型パワーMOSFET50のドレイン・コンタクト領域を構成
している。
N+型ソース領域７とＰ型ウェル領域５−１との表面に
は、例えばアルミニウム合金層からなる導電層13bが、
酸化シリコン膜10及び絶縁膜11を選択的に除去してなる
接続孔14bを通して接続されている。同様に、N+型ドレ
イン・コンタクト領域６には、入力端子となる導電層13
a,導電層13cがそれぞれ酸化シリコン膜10及び絶縁膜11
を選択的に除去してなる接続孔14a,14cを通して接続さ
れている。
は、例えばアルミニウム合金層からなる導電層13bが、
酸化シリコン膜10及び絶縁膜11を選択的に除去してなる
接続孔14bを通して接続されている。同様に、N+型ドレ
イン・コンタクト領域６には、入力端子となる導電層13
a,導電層13cがそれぞれ酸化シリコン膜10及び絶縁膜11
を選択的に除去してなる接続孔14a,14cを通して接続さ
れている。
Ｐ型半導体領域５−２内に形成されたN+型半導体領域
８−1,8−２は、それぞれCMOS回路のNMOSトランジスタ1
7のソース領域及びドレイン領域を構成している。このN
+型半導体領域８−1,8−２は、ゲート12−２と酸化シリ
コン膜10とにより規定されている。
８−1,8−２は、それぞれCMOS回路のNMOSトランジスタ1
7のソース領域及びドレイン領域を構成している。このN
+型半導体領域８−1,8−２は、ゲート12−２と酸化シリ
コン膜10とにより規定されている。
Ｎ型半導体領域４内に形成されたP+型半導体領域９−
1,9−２は、それぞれCMOS回路のPMOSトランジスタ18の
ドレイン領域及びソース領域を構成している。このP+型
半導体領域９−1,9−２も、前記N+型半導体領域８−1,8
−２と同様にゲート電極12−２及び酸化シリコン膜10に
より規定されている。
1,9−２は、それぞれCMOS回路のPMOSトランジスタ18の
ドレイン領域及びソース領域を構成している。このP+型
半導体領域９−1,9−２も、前記N+型半導体領域８−1,8
−２と同様にゲート電極12−２及び酸化シリコン膜10に
より規定されている。
NMOSトランジスタ17のソース領域を構成するN+型半導
体領域８−１は、絶縁膜11を選択的に除去してなる接続
孔を通して導電層13dに接続されている。さらに、この
導電層13dはCMOS回路内の最低電位に接続されている。
体領域８−１は、絶縁膜11を選択的に除去してなる接続
孔を通して導電層13dに接続されている。さらに、この
導電層13dはCMOS回路内の最低電位に接続されている。
NMOSトランジスタ17のドレイン領域であるN+型半導体
領域８−２は、絶縁膜11を選択的に除去してなる接続孔
を通して導電層13eに接続されると共にPMOSトランジス
タ18のドレイン領域９−１にも接続され、さらに入力バ
ッファ回路の出力として内部論理回路（図示せず）へ接
続されている。
領域８−２は、絶縁膜11を選択的に除去してなる接続孔
を通して導電層13eに接続されると共にPMOSトランジス
タ18のドレイン領域９−１にも接続され、さらに入力バ
ッファ回路の出力として内部論理回路（図示せず）へ接
続されている。
一方、PMOS18のソース領域となるP+型半導体領域９−
２は、接続孔を通して導電層13fに接続されている。さ
らに、この導電層13fはCMOS回路内の最高電位に接続さ
れている。
２は、接続孔を通して導電層13fに接続されている。さ
らに、この導電層13fはCMOS回路内の最高電位に接続さ
れている。
入力端子13aは、例えばアルミ合金層からなるボンデ
ィングパッドを構成し、N+型半導体領域６へ接続されて
いる。
ィングパッドを構成し、N+型半導体領域６へ接続されて
いる。
尚、CMOS回路部分のＰ型ウェル５−２は最低電位に、
Ｎ型基板４は最高電位にそれぞれ接続（図示せず）され
ている。
Ｎ型基板４は最高電位にそれぞれ接続（図示せず）され
ている。
次に、第３図を用いて本実施例の動作を説明する。第
３図中では、前記縦型パワーMOSFET50のドレイン抵抗を
56a,56b,57の３つに分割して示している。このドレイン
抵抗56a,56bは、それぞれ第１図における接続孔14aから
ゲート12−１の真下まで、およびゲート12−１の真下か
ら接続孔14cまでの主にN+半導体領域３による抵抗であ
り、ドレイン抵抗57は、主にゲート12−１の真下のＮ型
半導体領域４による抵抗を表わしている。
３図中では、前記縦型パワーMOSFET50のドレイン抵抗を
56a,56b,57の３つに分割して示している。このドレイン
抵抗56a,56bは、それぞれ第１図における接続孔14aから
ゲート12−１の真下まで、およびゲート12−１の真下か
ら接続孔14cまでの主にN+半導体領域３による抵抗であ
り、ドレイン抵抗57は、主にゲート12−１の真下のＮ型
半導体領域４による抵抗を表わしている。
入力端子13aに加わる入力電圧値が縦型パワーMOSFET5
0の耐圧以下の場合は、入力信号はそのまま入力バッフ
ァ45に伝わり出力端子13eを経て内部論理回路へ伝わ
る。
0の耐圧以下の場合は、入力信号はそのまま入力バッフ
ァ45に伝わり出力端子13eを経て内部論理回路へ伝わ
る。
一方、入力電圧が縦型パワーMOSFET50の耐圧以上にな
ると、縦型パワーMOSFET50はブレークダウンして導通状
態となる。したがって、入力バッファ45に入力される電
圧は入力電圧を抵抗56aおよび57で分圧した電圧とな
り、入力バッファ45のゲートは過電圧から保護される。
ると、縦型パワーMOSFET50はブレークダウンして導通状
態となる。したがって、入力バッファ45に入力される電
圧は入力電圧を抵抗56aおよび57で分圧した電圧とな
り、入力バッファ45のゲートは過電圧から保護される。
このように、本実施例によれば縦型パワーMOSFET50の
投影領域内に形成されるドレイン抵抗56a,56b,57を保護
抵抗として使用することができる。
投影領域内に形成されるドレイン抵抗56a,56b,57を保護
抵抗として使用することができる。
すなわち、従来はパワーMOSFETと同一平面上に形成さ
れていた保護抵抗の大部分を、パワーMOSFETの投影領域
内に形成することができるようになる。したがって、半
導体装置内における静電保護素子の占有面積を縮小出来
るようになる。
れていた保護抵抗の大部分を、パワーMOSFETの投影領域
内に形成することができるようになる。したがって、半
導体装置内における静電保護素子の占有面積を縮小出来
るようになる。
第４図は本発明の第２の実施例の断面図であり、第５
図はその等価回路図である。
図はその等価回路図である。
第４図において第１図と同一符号で示した部分は、同
一物又は相当物を示している。同様に、第５図において
第３図と同一符号で示した部分は、同一物又は相当物を
示している。
一物又は相当物を示している。同様に、第５図において
第３図と同一符号で示した部分は、同一物又は相当物を
示している。
本実施例はDI基板の高濃度埋込層20を単結晶領域４と
は反対の導電型に形成し、この高濃度埋込層20を保護抵
抗として用い、その上に保護素子となるMOSFETを形成し
た例である。
は反対の導電型に形成し、この高濃度埋込層20を保護抵
抗として用い、その上に保護素子となるMOSFETを形成し
た例である。
第４図及び第５図において、酸化シリコン膜２の内側
に形成されたP+型半導体領域20は第５図に示した保護抵
抗48を構成する。Ｎ型半導体領域４の表面部分に形成さ
れたP+型半導体領域32はP+型半導体領域20と入力端子13
aとのコンタクト領域となる。Ｎ型半導体領域４の表面
に形成されたP+型半導体領域21は、電圧クランプ回路と
なるＰチャネルパワーMOSFET51のドレイン領域を構成し
ている。
に形成されたP+型半導体領域20は第５図に示した保護抵
抗48を構成する。Ｎ型半導体領域４の表面部分に形成さ
れたP+型半導体領域32はP+型半導体領域20と入力端子13
aとのコンタクト領域となる。Ｎ型半導体領域４の表面
に形成されたP+型半導体領域21は、電圧クランプ回路と
なるＰチャネルパワーMOSFET51のドレイン領域を構成し
ている。
同様に、Ｎ型半導体領域４の表面に形成されたP+型半
導体領域22は、ＰチャネルパワーMOSFET51のソース領域
を構成している。
導体領域22は、ＰチャネルパワーMOSFET51のソース領域
を構成している。
なお、第４図の中には示していないが、P+型半導体領
域21及び22をそれぞれドレイン領域及びソース領域とす
るＰチャネルMOSFET51のウェルに相当するＮ型半導体領
域４へ電位を給電する端子は、ゲート12−１及びソース
端子13bと共に最高電位に接続されている。
域21及び22をそれぞれドレイン領域及びソース領域とす
るＰチャネルMOSFET51のウェルに相当するＮ型半導体領
域４へ電位を給電する端子は、ゲート12−１及びソース
端子13bと共に最高電位に接続されている。
次に、第４図および第５図を用いて本実施例の動作を
説明する。
説明する。
第４図において、入力端子である導電層13aは、コン
タクト領域32において保護抵抗48を構成するP+型半導体
領域20と接続されている。一方、反対側のコンタクト領
域32に接続されている導電層13cは、ドレイン導電層13g
に接続されると共に入力バッファ回路45のゲート端子12
−２にも接続されている。
タクト領域32において保護抵抗48を構成するP+型半導体
領域20と接続されている。一方、反対側のコンタクト領
域32に接続されている導電層13cは、ドレイン導電層13g
に接続されると共に入力バッファ回路45のゲート端子12
−２にも接続されている。
このような構成を有する本実施例において、入力端子
13aに加わる電圧が電源電圧以上になると、P+半導体領
域20とＮ型半導体領域４との間の接合が順方向にバイア
スされるので、P+半導体領域20から電源に電流が流れ
る。したがって過電圧が内部回路に加わることはない。
13aに加わる電圧が電源電圧以上になると、P+半導体領
域20とＮ型半導体領域４との間の接合が順方向にバイア
スされるので、P+半導体領域20から電源に電流が流れ
る。したがって過電圧が内部回路に加わることはない。
一方、入力端子13aに加わる負電圧がＰチャネルパワ
ーMOSFET51の耐圧を越えると、該ＰチャネルパワーMOSF
ET51が降伏して電源電圧が内部回路に加わる。
ーMOSFET51の耐圧を越えると、該ＰチャネルパワーMOSF
ET51が降伏して電源電圧が内部回路に加わる。
第６図は第３の実施例の断面図であり、第７図はその
等価回路図である。第６図において、第１図あるいは第
４図と同一符号で示した部分は、同一物又は相当物であ
る事を示している。同様に第７図において第３図あるい
は第５図と同一符号で示した部分は同一物又は相当物で
あることを示している。
等価回路図である。第６図において、第１図あるいは第
４図と同一符号で示した部分は、同一物又は相当物であ
る事を示している。同様に第７図において第３図あるい
は第５図と同一符号で示した部分は同一物又は相当物で
あることを示している。
本実施例は、DI基板のN+型高濃度埋込層３を保護抵抗
48として用い、この埋込層３上の半導体領域４に反対導
電型の領域を形成し、ここに保護素子となるMOSFETを形
成した例である。
48として用い、この埋込層３上の半導体領域４に反対導
電型の領域を形成し、ここに保護素子となるMOSFETを形
成した例である。
第６図及び第７図において、Ｎ型半導体領域４の表面
に形成されたＰ型半導体領域５−１は、ＮチャネルMOSF
ET41のＰウェル領域を構成する。Ｐ型半導体領域５−１
の表面に形成されたN+型半導体領域23は電圧クランプ用
素子となるＮチャネルMOSFET41のドレイン領域を構成し
ている。
に形成されたＰ型半導体領域５−１は、ＮチャネルMOSF
ET41のＰウェル領域を構成する。Ｐ型半導体領域５−１
の表面に形成されたN+型半導体領域23は電圧クランプ用
素子となるＮチャネルMOSFET41のドレイン領域を構成し
ている。
同様に、N+型半導体領域24はＮチャネルMOSFET41のソ
ース領域を構成しており、P+型半導体領域25はＮチャネ
ルMOSFET41のウェル給電端子を構成している。
ース領域を構成しており、P+型半導体領域25はＮチャネ
ルMOSFET41のウェル給電端子を構成している。
従って、ＮチャネルMOSFET41のドレイン領域23に接続
されている導電層13jは、N+半導体領域３によって構成
される抵抗48の入力バッファ側端子につながる導電層13
cに接続（第７図）されている。ソース領域24に接続さ
れている導電層13iは、ゲート12−１及びウェル給電端
子25に接続されている導電層13hと共に最低電位に接続
されている。
されている導電層13jは、N+半導体領域３によって構成
される抵抗48の入力バッファ側端子につながる導電層13
cに接続（第７図）されている。ソース領域24に接続さ
れている導電層13iは、ゲート12−１及びウェル給電端
子25に接続されている導電層13hと共に最低電位に接続
されている。
本実施例において、入力端子13aに加わる入力電圧値
がＮチャネルMOSFET41の耐圧以下の場合は、入力信号は
そのまま入力バッファ45に伝わり出力端子13eを経て内
部論理回路へ伝わる。
がＮチャネルMOSFET41の耐圧以下の場合は、入力信号は
そのまま入力バッファ45に伝わり出力端子13eを経て内
部論理回路へ伝わる。
一方、入力電圧がＮチャネルMOSFETの耐圧以上になる
と該MOSFET41はブレークダウンして導通状態となる。し
たがって、入力バッファ45のゲートには半導体装置の最
低電位が印加されことになる。
と該MOSFET41はブレークダウンして導通状態となる。し
たがって、入力バッファ45のゲートには半導体装置の最
低電位が印加されことになる。
第13図は、前記第１図に示した実施例と同様の静電保
護回路を、PN接合分離基板上に形成した場合に実施例で
あり、第１図と同一の符号は同一または同等部分を表し
ている。
護回路を、PN接合分離基板上に形成した場合に実施例で
あり、第１図と同一の符号は同一または同等部分を表し
ている。
本実施例では、Ｐ型単結晶シリコン基板70中に、素子
分離用Ｐ型半導体領域73によって素子間分離されたＮ型
高不純物濃度領域71−１、74が形成されており、このＮ
型高不純物濃度領域71−１、74の内側に形成されたＮ型
エピタキシャル層72の表面には縦型MOSFET50が形成され
ている。
分離用Ｐ型半導体領域73によって素子間分離されたＮ型
高不純物濃度領域71−１、74が形成されており、このＮ
型高不純物濃度領域71−１、74の内側に形成されたＮ型
エピタキシャル層72の表面には縦型MOSFET50が形成され
ている。
本実施例では、第１図に示した実施例においては誘電
体分離用絶縁膜２の内側に沿って形成されたＮ型高不純
物濃度層３によって構成された保護抵抗46を、前記Ｎ型
高不純物濃度領域71−１および74によって形成した。
体分離用絶縁膜２の内側に沿って形成されたＮ型高不純
物濃度層３によって構成された保護抵抗46を、前記Ｎ型
高不純物濃度領域71−１および74によって形成した。
また、NMOSトランジスタ17およびPMOSトランジスタ18
によって構成されるCMOS回路の下にもＮ型高不純物濃度
層71−２を形成してCMOS回路のＮウェルの抵抗を下げれ
ば、ラッチアップ防止の効果も期待できる。
によって構成されるCMOS回路の下にもＮ型高不純物濃度
層71−２を形成してCMOS回路のＮウェルの抵抗を下げれ
ば、ラッチアップ防止の効果も期待できる。
なお、本実施例の動作は、第１図に示した実施例の動
作説明より明らかであろう。
作説明より明らかであろう。
本実施例においても、保護抵抗を構成する半導体領域
がクランプ回路を構成する縦型MOSFET50の投影領域内に
形成されているので、集積回路内に占める静電保護回路
の面積を小さくすることができる。
がクランプ回路を構成する縦型MOSFET50の投影領域内に
形成されているので、集積回路内に占める静電保護回路
の面積を小さくすることができる。
（発明の効果） 本発明によれば、抵抗素子をMOSFETの投影領域内に形
成することができるようになり、半導体装置内に占める
抵抗素子の面積を小さくすることができるので、半導体
装置の集積度を向上させることができる。
成することができるようになり、半導体装置内に占める
抵抗素子の面積を小さくすることができるので、半導体
装置の集積度を向上させることができる。
さらに、MOSFETを縦型のMOSFETにすると共に、そのド
レイン領域の導電型と高不純物濃度埋込層の導電型とを
同一にしたので、該縦型MOSFETを静電保護回路のクラン
プ用パワーMOSFETとして用いれば、そのドレイン抵抗を
も抵抗素子として用いることができるようになり、静電
保護回路の面積を大きくすること無くその耐圧を向上さ
せることができる。しかも、MOSFETが形成される単結晶
島は高不純物濃度埋込層によって囲まれているのでガー
ドリングを設ける必要がなくなり、半導体装置内での静
電保護回路の占有面積をさらに小さくすることができ
る。
レイン領域の導電型と高不純物濃度埋込層の導電型とを
同一にしたので、該縦型MOSFETを静電保護回路のクラン
プ用パワーMOSFETとして用いれば、そのドレイン抵抗を
も抵抗素子として用いることができるようになり、静電
保護回路の面積を大きくすること無くその耐圧を向上さ
せることができる。しかも、MOSFETが形成される単結晶
島は高不純物濃度埋込層によって囲まれているのでガー
ドリングを設ける必要がなくなり、半導体装置内での静
電保護回路の占有面積をさらに小さくすることができ
る。
第１図は本発明の第１の実施例の断面図である。 第２図は第１の実施例の平面図である。 第３図は第１の実施例の等価回路図である。 第４図は本発明の第２の実施例の断面図である。 第５図は第２の実施例の等価回路図である。 第６図は本発明の第３の実施例の断面図である。 第７図は第３の実施例の等価回路図である。 第８図は静電保護回路を有する集積回路のチップ上のレ
イアウトを示す概略図である。 第９図は静電保護回路のブロック図である。 第10図は従来の半導体装置の等価回路図である。 第11図は従来技術の断面図である。 第12図は従来技術の平面図である。 第13図は本発明の第４の実施例の断面図である。 第14図は誘電体絶縁分離基板の製造方法を示す断面図で
ある。 １……多結晶シリコン支持体、２……酸化シリコン膜、
３……Ｎ型高濃度埋込層、４……Ｎ型単結晶シリコン領
域、５……Ｐ型ウェル領域、６……Ｐ型コンタクト領
域、７……Ｎ型ソース領域、８−1,8−２……Ｎ型半導
体領域、９−1,9−２……Ｐ型半導体領域、10……酸化
シリコン膜、11……絶縁膜、12−1,12−２……ゲート、
13a……入力端子、13b〜ｊ……導電層、41……Ｎチャネ
ルMOSFET、43……静電保護回路、45……入力バッファ回
路、50……縦型パワーMOSFET50、51……ＰチャネルMOSF
ET
イアウトを示す概略図である。 第９図は静電保護回路のブロック図である。 第10図は従来の半導体装置の等価回路図である。 第11図は従来技術の断面図である。 第12図は従来技術の平面図である。 第13図は本発明の第４の実施例の断面図である。 第14図は誘電体絶縁分離基板の製造方法を示す断面図で
ある。 １……多結晶シリコン支持体、２……酸化シリコン膜、
３……Ｎ型高濃度埋込層、４……Ｎ型単結晶シリコン領
域、５……Ｐ型ウェル領域、６……Ｐ型コンタクト領
域、７……Ｎ型ソース領域、８−1,8−２……Ｎ型半導
体領域、９−1,9−２……Ｐ型半導体領域、10……酸化
シリコン膜、11……絶縁膜、12−1,12−２……ゲート、
13a……入力端子、13b〜ｊ……導電層、41……Ｎチャネ
ルMOSFET、43……静電保護回路、45……入力バッファ回
路、50……縦型パワーMOSFET50、51……ＰチャネルMOSF
ET
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/76 Ｄ 27/092 Ｊ
Claims (5)
- 【請求項１】基板と、 基板から絶縁されて形成され、前記基板の表面に露出す
る領域を有する単結晶島と、 前記単結晶島の基板との境界面の内側に沿って形成さ
れ、その両端部がそれぞれ入力端および出力端となり、
その両端間に保護抵抗成分が形成される高不純物濃度埋
込層と、 前記単結晶島内に形成されて前記高不純物濃度埋込層と
固定電位との間に接続され、前記入力端への入力電圧が
予定値を越えると導通状態になる半導体スイッチング素
子とを具備したことを特徴とする半導体装置。 - 【請求項２】前記基板は、誘電体分離基板であることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記基板は、PN接合分離基板であることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - 【請求項４】前記半導体スイッチング素子はMOSFETであ
り、前記高不純物濃度埋込層は当該MOSFETのドレイン領
域に接続され、前記固定電位はソース領域に接続された
ことを特徴とする特許請求の範囲第１項ないし第３項の
いずれかに記載の半導体装置。 - 【請求項５】前記MOSFETは縦型MOSFETであり、該縦型MO
SFETのドレイン領域を構成する半導体領域の導電型と前
記高不純物濃度埋込層の導電型とは同一であることを特
徴とする特許請求の範囲第４項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071054A JP2649938B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071054A JP2649938B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243589A JPH01243589A (ja) | 1989-09-28 |
| JP2649938B2 true JP2649938B2 (ja) | 1997-09-03 |
Family
ID=13449422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071054A Expired - Lifetime JP2649938B2 (ja) | 1988-03-25 | 1988-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2649938B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4626245B2 (ja) * | 2004-09-27 | 2011-02-02 | 株式会社日立製作所 | パワーｍｏｓｆｅｔ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115858A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | Ｍｉｓ型半導体装置 |
| JPS5910273A (ja) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | 集積回路装置 |
-
1988
- 1988-03-25 JP JP63071054A patent/JP2649938B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115858A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | Ｍｉｓ型半導体装置 |
| JPS5910273A (ja) * | 1982-06-30 | 1984-01-19 | Toshiba Corp | 集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243589A (ja) | 1989-09-28 |
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