JP4626245B2

JP4626245B2 - パワーｍｏｓｆｅｔ

Info

Publication number: JP4626245B2
Application number: JP2004278647A
Authority: JP
Inventors: 重行川畑
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-09-27
Filing date: 2004-09-27
Publication date: 2011-02-02
Anticipated expiration: 2024-09-27
Also published as: JP2006093488A

Description

本発明は、絶縁ゲート型電力半導体装置に関し、特に複数個の単位素子のＭＯＳＦＥＴ素子に隣接して配置したＭＯＳＦＥＴ素子を備えた複合パワーＭＯＳＦＥＴに関する。

絶縁ゲート型電力半導体素子であるパワーＭＯＳＦＥＴに動作上から低いオン抵抗が要求される場合には、ドレイン層となる半導体基板の低抵抗率化や、電界緩和層となるドレイン層を薄くすることが有効であることが一般的に知られている。反面、これらの方法はドレイン接合耐圧が低下することは物理現象から明白であるので、ドレイン接合耐圧を維持しながら、低いオン抵抗のパワーＭＯＳＦＥＴを得る為には、ＭＯＳＦＥＴのチャネル長を長くする、つまり単位素子のＭＯＳＦＥＴ素子の配置数を増やすことが一般的に行われている。このように複数の単位ＭＯＳＦＥＴ素子を配置したパワーＭＯＳＦＥＴの例が特許文献１や特許文献２に記載されている。

図２を用いて、単位素子のＭＯＳＦＥＴ素子を三角形状に配置し、単位素子のＭＯＳＦＥＴ素子の配置数でオン抵抗を調整する場合を説明する。図２では、単位素子のＭＯＳＦＥＴ８は三角形状に配置してあり、所望のオン抵抗を得るには単位面積当りのオン抵抗から換算した数の単位素子を配置すればよい。図２（ｂ）は図２（ａ）のＡ−Ｂでの断面模式図を示す。図２で符号１はポリシリコンゲート層、２は単位素子のＭＯＳＦＥＴのチャネル層、３は単位素子のＭＯＳＦＥＴのソース層、４はチャネル層と同じ導電型の不純物層、５はソース電極、６は単結晶島を分離する誘電体絶縁層、７はドレイン電極、８は単位素子のＭＯＳＦＥＴ、９はゲート電極、１０はドレイン層と同じ導電型の不純物層、１１は基板から図示していない誘電体で絶縁分離された半導体の単結晶島、１２は半導体の単結晶島と単結晶島を分離する誘電体絶縁層間に形成した埋込み層を示す。

特開２０００−５８８２０号公報（図５、図１８）特開平５−３３５５８３号公報（図１、図３）

前記従来技術では、素子耐圧を維持しながらパワーＭＯＳＦＥＴのオン抵抗を小さくする為には、単位素子となるＭＯＳＦＥＴの配置数量を増やせば可能である。しかし半導体集積回路のＭＯＳＦＥＴの面積が大きくなると共にゲート容量も増加し、ゲート駆動電流が増加することになり結果的には集積回路の消費電力が増加する問題がある。

本発明の目的は、素子耐圧の低下なく単位面積あたりのＭＯＳＦＥＴオン抵抗を小さくしたパワーＭＯＳＦＥＴの提供である。

本発明の複合パワーＭＯＳＦＥＴは、１個以上の単位素子となるＭＯＳＦＥＴを配置し、単位素子ＭＯＳＦＥＴを配置した領域の外周部を囲うように形成したＭＯＳＦＥＴとを備え、この外周を囲うように形成したＭＯＳＦＥＴのソースは電極を介して単位素子のＭＯＳＦＥＴのソースと接続した。

本発明の半導体装置によれば、複数個の単位素子となるＭＯＳＦＥＴを配置した構造において、素子耐圧の低下や駆動電流の増加を発生させずに単位面積のオン抵抗を小さくする事ができる。

以下、本発明の詳細について図面を用いながら説明する。

図１は本実施例の複合型パワーＭＯＳＦＥＴの構造模式図である。図１（ａ）は、平面模式図を、図１（ｂ）は図１（ａ）のＡ−Ｂでの断面模式図を示す。図１で符号１はポリシリコンゲート層、２はチャネル層、３はソース層、４はチャネル層と同じ導電型の不純物層、５はソース電極、６は誘電体絶縁層、７はドレイン電極、８は内部に配置した単位素子ＭＯＳＦＥＴ、９はゲート電極、１０はドレイン層と同じ導電型の不純物層、１１は基板、１２は埋込み層、１３は単位素子を取り囲むように形成した外周のＭＯＳＦＥＴを示す。なお、図１ではゲート酸化膜、絶縁膜、及び表面保護膜は省略してある。

本実施例のパワーＭＯＳＦＥＴは、シリコン半導体基板である支持体基板２１内に、ＳｉＯ₂ などの誘電体絶縁層６で絶縁分離して形成したシリコン単結晶の単結晶島の基板１１を形成し、この単結晶島の基板１１内に形成した単位素子ＭＯＳＦＥＴ８と、これらの単位素子ＭＯＳＦＥＴ８を取り囲むように形成した外周のＭＯＳＦＥＴ１３とを備え、平面構造上のポリシリコンゲート層１が共通になっている。

本実施例のＭＯＳＦＥＴにゲート電圧を印加すると、電流はソース層３からチャネル層２表面の反転層を介してシリコン単結晶の基板１１に流れ出し、シリコン単結晶の基板１１を介してドレイン層１０に達する。中央部分に配置した単位素子ＭＯＳＦＥＴ８のソース電流は構造上、電流経路が図１（ｂ）の下面方向のみである為に、電流は下面方向への成分が多くを占める。

一方、外周のＭＯＳＦＥＴ１３のソース電流は、図１（ｂ）の下面方向に流れる成分と横面方向に流れる成分とに分かれる。そのため、外周のＭＯＳＦＥＴ１３の平面パターンは形状を長くすること、つまり複数の単位素子ＭＯＳＦＥＴ８が配置された領域の外周部を取り囲むような平面形状にすることで電流密度を上げることが可能となり、よってパワーＭＯＳＦＥＴのオン抵抗を小さくできる。

本実施例では内部に形成した単位素子ＭＯＳＦＥＴ８に比べて、外周のＭＯＳＦＥＴ１３の単位チャネル幅の電流密度を２倍程度に大きくできる。そのために、本実施例のパワーＭＯＳＦＥＴは同じ素子面積に単位素子ＭＯＳＦＥＴ８のみで構成したパワーＭＯＳＦＥＴのオン抵抗の４０〜５０％のオン抵抗にできる。なお、本実施例では単位素子ＭＯＳＦＥＴ８の平面形状が円形であるが、平面形状は、三角形、４辺形、凸多角形、長円等の形状であってもよく、また例えば、正８角形と正方形のように、異なる形状の組合せであっても構わない。また、外周のＭＯＳＦＥＴ１３は本実施例では「Ｃ」形状であるが、「コ」字状であってもよい。

本実施例のパワーＭＯＳＦＥＴは、単位素子ＭＯＳＦＥＴ８を配置した領域の外周部にさらに取り囲むように外周のＭＯＳＦＥＴ１３を配置した複合型ＭＯＳＦＥＴにしたので、電流密度を大きくでき、加えて所望のオン抵抗を得るために、単位素子のＭＯＳＦＥＴ数のみを増やす手段より小さな素子面積で済むため、集積回路に好適である。

図３は本実施例の複合型パワーＭＯＳＦＥＴの構造模式図である。図３（ａ）は平面模式図を、図３（ｂ）は図３（ａ）のＡ−Ｂでの断面模式図を示す。図３で符号１４は単体素子を完全に取り囲むように形成した外周のＭＯＳＦＥＴ、１５は外周のＭＯＳＦＥＴの外側に形成したチャネルのポリシリコンゲート層、１６は単位素子ＭＯＳＦＥＴ８と外周のＭＯＳＦＥＴの内側に形成したチャネルのポリシリコンゲート層、１７は単位素子ＭＯＳＦＥＴ８と外周のＭＯＳＦＥＴのゲート層を接続する配線層を示す。本実施例は、実施例１では一体になっていたポリシリコンゲート層１を、ポリシリコンゲート層１５とポリシリコンゲート層１６とに分割した他は、実施例１と同様である。

本実施例によれば、外周のＭＯＳＦＥＴ１４はリング状に形成してあるので、ターミネーション構造に切れ目が無い。そのため、オフ時のドレイン接合に印加される電界が均一化できるので、平面形状における局部的な電界集中を防止できる。また、外周のＭＯＳＦＥＴ１４の電流が一様に流れるようになるので、外周に形成するＭＯＳＦＥＴの局部的な電流集中を回避できる。

図４は本実施例の複合型パワーＭＯＳＦＥＴの構造模式図である。図４（ａ）は、平面模式図を、図４（ｂ）は図４（ａ）のＡ−Ｂでの断面模式図を示す。本実施例では外周のＭＯＳＦＥＴのソース層１８を単位素子ＭＯＳＦＥＴ８側、つまり内側に形成した点を除いて、その他は実施例２と同様である。

本実施例によれば、リング状に形成した外周のＭＯＳＦＥＴ１４のチャネル層２は内側にソース層１８を形成することにより、つまりチャネル層２の外側にチャネル層と同じ導電型の不純物層２２を形成することにより、素子オフ状態時に外周のＭＯＳＦＥＴ１４のドレイン接合付近に発生するリーク電流が、不純物層２２を介してソース電極５に達する為、チャネル層２はトランジスタのベース層としての働きが低減されて、ＭＯＳＦＥＴのトランジスタ動作成分の電流が低下し、安全動作領域が向上する。

図５は本実施例の複合型パワーＭＯＳＦＥＴの構造模式図である。図５（ａ）は、平面模式図を、図５（ｂ）は図５（ａ）のＡ−Ｂ間での断面模式図を示す。本実施例では外周のＭＯＳＦＥＴ１４の外側に形成したゲート電極２０と、内部の単位素子ＭＯＳＦＥＴ８と外周のＭＯＳＦＥＴ１４の内側に形成したＭＯＳＦＥＴのゲート電極１９を個別に取り出した点を除いて、その他は実施例２と同様である。

本実施例の半導体装置によれば、外周のＭＯＳＦＥＴ１４に形成するゲート電極２０を内側に形成したＭＯＳＦＥＴのゲート電極１９より、オン時には遅くゲート電圧を印加し、オフ時には速くゲート電圧を降下することにより電流が集中することを回避して外周のＭＯＳＦＥＴ１４の破壊耐量を改善できる。

図６は本実施例の複合型パワーＭＯＳＦＥＴの構造模式図である。図６（ａ）は、平面模式図を、図６（ｂ）は図６（ａ）のＡ−Ｂ間での断面模式図を示す。本実施例では外周のＭＯＳＦＥＴ１４の外側に形成したポリシリコンゲート層１５と、ソース電極５とを共通接続した点を除き、その他は実施例３と同様である。

本実施例の半導体装置によれば、外周のＭＯＳＦＥＴ１４の外側に形成したポリシリコンゲート層１５とソース電極５とを共通接続することにより、ポリシリコンゲート層１５の外周側は、素子がオフ状態時には電界緩和に寄与する。

実施例１の複合型パワーＭＯＳＦＥＴの構造模式図であり、（ａ）は平面模式図、（ｂ）はＡ−Ｂでの断面模式図である。従来技術の基本素子を幾何学的に配置した場合の半導体装置の模式図であり、（ａ）は平面模式図、（ｂ）はＡ−Ｂでの断面模式図である。実施例２の複合型パワーＭＯＳＦＥＴの構造模式図であり、（ａ）は平面模式図、（ｂ）はＡ−Ｂでの断面模式図である。実施例３の複合型パワーＭＯＳＦＥＴの構造模式図であり、（ａ）は平面模式図、（ｂ）はＡ−Ｂでの断面模式図である。実施例４の複合型パワーＭＯＳＦＥＴの構造模式図であり、（ａ）は平面模式図、（ｂ）はＡ−Ｂでの断面模式図である。実施例５の複合型パワーＭＯＳＦＥＴの構造模式図であり、（ａ）は平面模式図、（ｂ）はＡ−Ｂでの断面模式図である。

符号の説明

１、１５、１６…ポリシリコンゲート層、２…チャネル層、３、１８…ソース層、４、２２…チャネル層と同じ導電型の不純物層、５…ソース電極、６…誘電体絶縁層、７…ドレイン電極、８…単位素子ＭＯＳＦＥＴ、９、１９、２０…ゲート電極、１０…ドレイン層と同じ導電型の不純物層、１１…基板、１２…埋込み層、１３、１４…外周のＭＯＳＦＥＴ、１７…配線層、２１…支持体基板、２３…外周ＭＯＳＦＥＴの外側に形成したポリシリコンのコンタクト。

Claims

半導体基板に複数個の単位素子を配置したパワーＭＯＳＦＥＴにおいて、
該パワーＭＯＳＦＥＴが支持体基板に誘電体絶縁層で絶縁分離して形成した半導体単結晶の単結晶島と、該単結晶島に配置した、複数個の前記単位素子である第１のＭＯＳＦＥＴ素子と、該第１のＭＯＳＦＥＴ素子を配置した領域の外周部を囲む部分に配置した第２のＭＯＳＦＥＴ素子とを備え、該第２のＭＯＳＦＥＴ素子の平面形状が一部が開口した形状であって、前記第１のＭＯＳＦＥＴ素子のゲートと第２のＭＯＳＦＥＴ素子のゲートとを共通にしたことを特徴とするパワーＭＯＳＦＥＴ。
請求項１に記載のパワーＭＯＳＦＥＴにおいて、
前記第２のＭＯＳＦＥＴ素子のチャネル層がリング形状であって、前記第１のＭＯＳＦＥＴ素子のゲートと第２のＭＯＳＦＥＴ素子のゲートとが電極配線層で接続したことを特徴とするパワーＭＯＳＦＥＴ。
請求項１又は２に記載のパワーＭＯＳＦＥＴにおいて、
前記第２のＭＯＳＦＥＴ素子のソース層を、前記第１のＭＯＳＦＥＴ素子を配置した側に形成したことを特徴とするパワーＭＯＳＦＥＴ。
請求項３に記載のパワーＭＯＳＦＥＴにおいて、
前記第２のＭＯＳＦＥＴ素子の外側のポリシリコン層が、ソース電極電圧に接続したことを特徴とするパワーＭＯＳＦＥＴ。