JPH03250668A

JPH03250668A - 半導体集積回路装置

Info

Publication number: JPH03250668A
Application number: JP2045433A
Authority: JP
Inventors: Shoichi Ozeki; 正一大関; Koichi Suda; 晃一須田; Hitoshi Matsuzaki; 均松崎; Masayuki Wada; 雅行和田
Original assignee: Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Ltd; Hitachi Power Semiconductor Device Ltd
Priority date: 1990-02-28
Filing date: 1990-02-28
Publication date: 1991-11-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アップドレイン方式のＭＯＳトランジスタを
内蔵した半導体集積回路装置に関する。

〔従来の技術〕

従来、スマートパワーエコノミックステクノロジアンド
アプリケーションズ（Ｓｍａｒｔ　Ｐｏｔ＋＋ｅｒＥｃ
ｏｎｏｍｉｃｓ、Ｔｅｃｈｏｒｏｇｙ　ａｎｄ　Ａｐｐ
ｌｉｃａｔｉｏｎｓ、ＭａｒｒｉｎＷ、Ｓｍ１ｔｈ著、
ｐｐ−２３−４３）のＦｉｇ、　１３に示されるように
縦型パワーＭＯＳ）−ランジスを８力素子とした半導体
集積回路装置が知られている。そして縦型パワーＭＯＳ
トランジスとしては、ソース電柵を半導体基板表面から
取り出しドレイン電極を半導体基板裏面より取り呂すボ
トムドレイン方式と１両電極を半導体基板表面から取り
出すアップドレイン方式が知られている。

〔発明が解決しようとする課題〕

縦型パワーＭＯＳトランジスをボトムドレイン方式とし
た半導体集積回路装置では、ソース・ドレイン間の電流
経路が半導体基板に対して垂直方向になるためオン抵抗
が小さくなる利点がある反面、パワーＭＯＳトランジス
タを複数個並設するマルチチャネル化が採用できないこ
と及び半導体基板を放熱板又はプリント基板に実装する
ときに複雑な構造となる等の欠点がある。

一方、縦型パワーＭｏＳトランジスタをアップドレイン
方式とした半導体集積回路装置では、半導体基板の一方
面に露出する電気的に絶縁された島領域にパワーＭ、０
５トランジスタを形成するためマルチチャネル化が容易
という利点を有する反面、ソース・ドレイン間の電流経
路が半導体基板内を横方向になるためオン抵抗が大きく
なるという欠点を有している。

本発明の目的は、上述した従来技術の欠点を解消した改
良された半導体集積回路装置を提供するにある。

本発明の目的は具体的に言えば、オン抵抗が小さくかつ
マルチチャネル化の容易なパワーＭＯＳトランジスタを
内蔵する改良された半導体集積回路装置を提供するにあ
る。

本発明の他の目的は、以下に通入る実施例の説明から明
らかとなろう。

〔課題を解決するための手段〕

上記目的を達成する本発明半導体集積回路装置の特徴と
するところは、集積回路基板中に形成されるＭＯＳトラ
ンジスタをアップドレイン方式にすると共にＭＯＳトラ
ンジスタの露出面の形状を長方形とＬ、その長辺の長さ
をＬ、短辺の長さをＷとしたときＬ／Ｗ≧３とした点に
ある。ここでいう集積回路基板とは、半導体単結晶板に
ｐｎ分離した多数個の半導体島領域を形成したもの、半
導体多結晶板に誘電体分離した多数個の半導体単結晶島
領域を形成したもの、及び絶縁体上に半導体単結晶層が
形成され、この半導体単結晶層が表面から絶縁体に達す
るｐｎ接合によって多数個の領域に分離されたもの等を
意味する。

上記目的を達成する本発明半導体集積回路装置の他の特
徴は、一方の主表面が矩形状を有する集積回路基板を使
用Ｌ、この基板を一方の主表面側から見たとき、露出面
が長方形状をなすアップドレイン方式のＭＯＳトランジ
スタ領域がその長手方向を一方の主表面の一辺と略平行
にかつ一辺と直交する他辺と略平行をなす方向に複数個
並設され、各ＭＯＳトランジスタ領域の周囲に各ＭＯＳ
トランジスタの保護回路領域及び駆動回路領域が設けら
れ、一方の主表面の一辺の対辺側に各ＭＯＳトランジス
タの制御回路領域が設けられている点にある。この場合
における集積回路基板は上述のそれと同じ意味で使用し
ている。

本発明でいうアップドレイン方式のＭＯＳトランジスタ
とは、集積回路基板の一方の主表面に露出しかつ相互に
電気的に絶縁して並設された半導体単結晶領域にソース
及びドレインを共に一方の主表面に露出するように形成
したＭＯＳトランジスタであって、具体的には露出面か
ら内部に延びる一方導電型の第１の層と、第１の層の露
出面とは反対側に位置し一部が露出面まで延在する第１
の層より高不純物濃度を有する一方導電型の第２の層と
、露出面から第１の層内に延びる他方導電型の第３の層
と、露出面から第３の層内に延びる一方導電型の第４の
層とを具備する構成で、第４の層がソース、第２の層が
ドレインとなるものをいう。ここで、第３の層は独立し
た複数個の部分から構成する場合と、連続した１個の部
分から構成する場合とがあるが、いずれの場合も周短の
構成であり詳述は省略する。本発明において大切なこと
は、ドレインとなる第２の層が第１の層を介して第３の
層を実質的に包囲するように第１の層の底部から露出面
に延びていることである。そして、第２の層の露出面に
おける最外周を結ぶ形状が長方形を有Ｌ、その長辺の長
さＬと短辺の長さＷとの比Ｌ／Ｗが３以上となっている
のである。

〔作用〕

本発明半導体集積回路装置によれば、ＭＯＳトランジス
タの露出部が長方形状を有Ｌ、その長辺の長さしと短辺
の長さＷとの比Ｌ／Ｗが３以上に形成されているため、
アップドレイン方式における電流経路の距離を実効的に
短くできるので、オン抵抗の小さいＭＯＳトランジスタ
を実現できる。

また、ＭＯＳトランジスタがアップドレイン方式である
こと、及びその周辺に保護回路、駆動回路を高圧部とし
てまとめて配置Ｌ、それを制御する制御回路を他の領域
に配置したことによりマルチチャネル化への拡張が容易
にできる。

〔実施例〕

以下、本発明を実施例として示した図面により詳細に説
明する。

第１図は本発明の一実施例としてのインテリジェント・
パワーＩＣの概略平面図及び回路図である。第１図にお
いて、１００は一方の主表面（紙面側）が矩形状を有す
る集積回路基板で、この基板には一方の主表面側から見
たとき、露出面が長方形状を有する２個のＰチャネル・
パワーＭＯＳトランジスタＬＡ、ＩＢが、その長手方向
を矩形状の一辺１００Ａと略平行をなし一辺１００Ａと
直交する他辺１００Ｂ、１００Ｃと略平行をなす方向に
並設され、各ＭＯＳトランジスタＩＡ。

ＩＢの周囲にそれらＭＯＳトランジスタＬＡ。

ＩＢの保護回路領域２Ａ、２Ｂ及び駆動回路３Ａ。

３Ｂが設けられ、更に一辺１００Ａの対辺１００Ｄに沿
って各ＭＯＳトランジスタＬＡ、ＩＢを制御する回路４
Ａ、４Ｂ及び両ＭＯＳトランジスタＩＡ。

ＩＢに共通の回路５が設けられている。保護回路領域２
Ａ、２ＢにはＭＯＳトランジスタＩＡ。

ＩＢのソース・ゲート間に接続されるゲート保護回路２
１Ａ、２１Ｂ、ドレイン・ゲート間に接続される過電圧
保護回路２２Ａ、２２Ｂ、ソース及びドレインに連なる
負荷オープン検出回路２３Ａ。

２３Ｂ、及びソースに連なる過電流保護回路２４Ａ。

２４Ｂが並設されている。駆動回路３Ａ、３ＢはＭＯＳ
トランジスタＬＡ、ＩＢのソース・ゲート間に接続され
た抵抗３１Ａ、３１Ｂと、３１Ａ。

３１Ｂに直列接続して介在された抵抗３２Ａ。

３２ＢとｎチャネルＭＯＳトランジスタ３３Ａ。

３３Ｂとから構成されている。制御回路４Ａ、４Ｂは入
力端子６Ａ、６Ｂ、ｎチャネルＭＯＳトランジスタ３３
Ａ、３３Ｂのゲート、過電流保護回路２４Ａ、２４Ｂ、
負荷オープン検出回路２３Ａ。

２３Ｂ及び共通回路（過熱検出回路）に接続されている
。７Ａ、７Ｂは出力端子、８Ａ、８Ｂは電源端子である
。これによって、２チヤネル比力をもつインテリジェン
ト・パワーＩＣが構成される。

このインテリジェント・パワーＩＣの動作を第１図（ｂ
）により説明する。このパワーＩＣは、入力端子６Ａ、
６Ｂに与えられる入力信号によりｎチャネルＭＯＳトラ
ンジスタ３３Ａ、３３Ｂがオン・オフされ、それに伴っ
てＭＯＳトランジスタＩＡ、１Ｂがスイッチング動作を
して電源端子８Ａ、８ＢからＭＯＳトランジスタＬＡ、
ＩＢを介して出力端子７Ａ、７Ｂに接続される負荷に電
力を供給するよう動作する。出力端子７Ａ、７Ｂに接続
された負荷が短絡した場合には、ＭＯＳトランジスタＬ
Ａ、ＩＢに過電流が流れてＭＯＳトランジスタＬＡ、Ｉ
Ｂを破壊するおそれがある。

これを防止するため、予め設定された値以上の電流が流
れると過電流保護回路が働き、制御回路４Ａ、４．Ｂか
らＭＯＳトランジスタ１．Ａ、ＩＢをオフする信号を出
してＭＯＳトランジスタＬＡ。

ＩＢを破壊から保護する。また、ＭＯＳトランジスタＬ
Ａ、ＩＢのゲートに過電圧が印加されるとゲート破壊す
るので１例えばツェナーダイオードからなるゲート保護
回路２１Ａ、２１Ｂで過電圧をクランプする。更に、電
源端子８Ａ、８Ｂと出力端子７Ａ、７Ｂとの間に過電圧
が印加したときは、過電圧保護回路２２Ａ、２２Ｂから
の信号でＭＯＳトランジスタＩＡ、ＩＢをオンさせて、
エネルギーを吸収しＭＯＳトランジスタＩＡ、１Ｂの破
壊を防止する。更にまた、負荷オープン検出回路２３Ａ
、２３Ｂは出力端子７Ａ、７Ｂに接続される負荷の状態
を診断する回路で１例えば負荷が短絡している時にはＬ
ｏｗレベル、負荷がオープンのときにはＨｉｇｈレベル
、正常のときは出力端子７Ａ、７Ｂからの出力信号に合
せてＬｏ−レベル又はＨｉｇｈレベルの信号をそれぞれ
出力する。また、集積回路基板の温度が設定値を超える
と、過熱検出回路５が作動して入力端子６Ａ、６Ｂに与
えられる入力信号に無関係に制御回路４Ａ、４Ｂを通し
てＭＯＳトランジスタＩＡ、ＩＢをオフさせ、過熱によ
るＩＣの破壊を防止する。

インテリジェント・パワーＩＣを第１図（ａ）のような
レイアウトにすることによＬ、１部例外はあるが、高圧
回路部分と低圧回路部分とが分けられているため信頼性
が高いこと、ボンディングが容易であること、マルチチ
ャネル化が容易になるという利点を奏する。

次に、第１図のインテリジェント・パワーＩＣのＰチャ
ネル・パワーＭｏＳトランジスタＬＡ。

ＩＢの詳細構造を第２図を用いて説明する。第２図は一
方のＭＯＳトランジスタＩＡの平面図及び断面図を示し
ている。パワーＭＯＳトランジスタは、半導体多結晶領
域１０１に誘電体絶縁膜１０２を介して半導体単結晶領
域１０３を多数個並設した誘電体分離基板の１つの長方
形状を有する半導体単結晶領域１０３に形成されている
。パワーＭＯＳトランジスタを形成した半導体単結晶領
域１０３は、露出面から内部に延びるＰ型の第１の層１
０３１と、第１の層１０３１と誘電体絶縁膜１０２との
間全面に位置して露出面まで延びる第１の層１ｏ３１よ
り高不純物濃度を有するＰ型の第２の層１０３２と、露
出面から第１の層１０３１内に延び第２図（ｂ）で示す
断面では複数個に分割された第１の層１０３１より高不
純物濃度を有するｎ型の第３の層１０３３と、露出面か
ら第３の層１０３３内に延び第３の層１０３３より高不
純物濃度を有するｐ型の第４の層１０３４とから成って
いる。第３の層１０３３及び第４の層１０３４は、例え
ば第２図（ｂ）の紙面と直角方向にストライプ状に延び
ている。第２の層１０３２の露出面の長方向及び長手方
向と直角方向の中央部を除く個所に第３の層１ｏ３３側
に延びるコンタクト部分１０３２’　を形成している。

第２の層１０３２の露出面における外周縁の形状がパワ
ーＭＯＳトランジスタの形状に相当Ｌ、長方形状でその
長辺の長さＬと短辺の長さＷとの比Ｌ／Ｗが３以上にな
っている。９はコンタクト部分１０３２’上にその露出
面形状に沿って設けられたドレイン電極、１０は第３の
層１ｏ３３及び第４の層１０３４に接触するソース電極
、１１は絶縁膜１２を介して第３の層１０３３上に設け
られたゲート電極、１３は絶縁膜、１４はパワーＭＯＳ
トランジスタの略中央部に位置するゲート電極１１上に
長手方向に沿って設けられたゲート電極配線である。ソ
ース電極１０は絶縁膜１３を介してゲート電極１１上に
延在している。ドレイン電極９のパワーＭＯＳトランジ
スタの長手方向の一方端部上に出力端子７Ａ　（７Ｂ）
としてのポンディングパッドが、ソース電極１０のパワ
ーＭＯＳトランジスタの長手方向の他方端部上に電源端
子８Ａ　（８Ｂ）とじてのポンディングパッドがそれぞ
れ形成されている。

これらポンディングパッドの位置はパワーＭＯＳトラン
ジスタのオン抵抗ができるだけ小さくなること、及びボ
ンディングの作業性を考慮して決められるもので、図示
の位置に限定されるものではない。

かかる構成のアップドレイン方式のＰチャネル・パワー
ＭＯＳトランジスタにおけるドレイン電流の経路は、第
４の層（ソース）１０３４からゲート電極１１直下の第
３の層１０３３に形成されるチャネル領域を通Ｌ、第１
の層１０３１を露出面に対して直角方向に流れ、第２の
層１０３２を通ってドレイン電極９に達するものとなる
。このためパワーＭＯＳトランジスタのオン抵抗は、チ
ャネル領域の抵抗、第１の層１０３１の抵抗及び第２の
層１０３２の抵抗によって決定される。今、パワーＭＯ
Ｓトランジスタの露出面の面積ＷＸＬを一定とすると、
チャネル領域の抵抗及び第１の層１ｏ３１の抵抗は露出
面の長辺と短辺との比Ｌ／Ｗに依存しないが、第２の層
１０３２の抵抗は第２の層１０３２内のドレイン電流経
路が長くなる程大きくなＬ、Ｌ／Ｗ＝１の時に最大とな
Ｌ、Ｌ／Ｗ＞１とすることで小さくできる。第３図は、
Ｌ／Ｗとオン抵抗の関係を測定した結果を示す。

図かられかるように、Ｌ／Ｗが大きくなるに従ってオン
抵抗は減少Ｌ、Ｌ／Ｗが３以上になると減少の傾向が緩
かとなっている。この結果に基づき、本発明ではパワー
ＭＯＳトランジスタの露出面の形状を長方形とＬ、その
長辺と短辺の比Ｌ／Ｗを３以上としているのである。こ
れによって、オン抵抗の小さいアップドレイン方式のパ
ワーＭＯＳトランジスタを実現しているのである。

第４図は本発明半導体集積回路装置の他の実施例を示す
平面図で、第１図の実施例とはチャネル数が３になって
いる点のみである。図において。

ＩＣはｐチャネル・パワーＭＯＳトランジスタ、２Ｃは
保護回路領域、３Ｃは駆動回路、４Ｃは制御回路、６Ｇ
は入力端子、７Ｃは出力端子、８Ｃは電源端子である。

この実施例では３チヤネルの場合を示したが、２チヤネ
ルから３チヤネルにしたときの手法を用いれば４チヤネ
ル以上への展開が可能である。

第５図は本発明半導体集積回路装置の更に他の実施例を
示す回路図で、１チヤネル分を示している。第１図の実
施例とは、過電圧保護回路を２種類用意しておき、用途
に応じて任意に選択できるようにした点で相違している
。即ち、第１の過電圧保護回路２２Ａと、ＭＯＳトラン
ジスタＩＡのソースと制御回路４Ａとの間に設けた第２
の過電圧保護回路２５Ａを準備しておき、破線で示す第
１の過電圧保護回路２２ＡとＭＯＳトランジスタＩＡの
ゲート間、及び第２の過電圧保護回路２５Ａと制御回路
４Ａ間の配線を用途に応じて選択的に形成できるように
している。パワーＩＣにおいては、負荷として誘導負荷
を使用した場合のスイッチオフ時の逆サージまたは外部
から電源端子に印加される可能性のあるダンプサージ電
圧に対してＭＯＳトランジスタＩＡを保護する場合と、
過電圧印加時にＭＯＳトランジスタＩＡをオフする必要
がある場合が用途によって存在する。前者の場合には第
１の過電圧保護回路２２Ａを使用Ｌ、後者の場合には第
２の過電圧保護回路２５Ａを使用する必要がある。この
実施例によれば、同一のマスター基板を配線を一部変更
するのみで異なる用途に使用することができる効果があ
る。

第６図は本発明の半導体集積回路装置の更に他の実施例
を示す平面図である。パワーＭＯＳの周辺に保護回路、
及び駆動回路を配置することは第１図の実施例と同様で
ある。第１図の実施例とは。

制御回路部がパワーＭ、Ｏ３の短手方向に配置されてい
る点である。この実施例では５の加熱検出等の全チャネ
ル共通部分を除き１つのチャネルに対する保護回路、！
！動回路、制御回路が１つのユニットとして構成され複
数チャネル化が極めて容易である。

第７図は本発明の半導体集積回路装置の他の実施例を示
す平面図である。第６図とは４Ａ、４Ｂ。

４Ｃに包まれるパッド６Ａ、６Ｂ、６Ｃ及び各入力に対
する入力回路部６Ａ’、６Ｂ’、６Ｇ’を複数個のパワ
ーＭＯ８の一長辺方向に配置した点のみである。

第６図、第７図の実施例によれば１つのチャネルに付随
する機能を多く取り込んで１つのユニットとすることで
、複数チャネル化に伴う回路レイアウトをより容易にで
きる効果がある。

以上は、本発明を代表的な実施例により説明したが、本
発明はこれに限定されることなく種々の変形が可能であ
る。例えば、パワーＭＯＳトランジスタの導電型を逆に
すること、集積回路基板としてｐｎ分離基板及びｐｎ分
離と誘電体分離を併用したものを使用することが可能で
ある。

〔発明の効果〕

本発明は１以上説明したように構成されているので以下
の効果を奏する。

（１）出力素子であるパワーＭＯＳトランジスタの平面
寸法比Ｌ／Ｗを３以上とすることによＬ、同一面積でＬ
／Ｗ＝１のものに比べ２５％以上オン抵抗を低減するこ
とができる。

（２）Ｌ／Ｗが３以上の長方形のパワーＭｏＳトランジ
スタを２個以上用意Ｌ、各ＭＯＳトランジスタの周辺に
保護回路と駆動回路を配置Ｌ、それらの長辺側が接する
様に複数個並設Ｌ、それらを制御する制御回路をまとめ
て、−長辺側に配置したことによＬ、ワイヤーボンディ
ング性に優れ、配線が簡略化され、３チヤネル以上の拡
長性が容易である。

【図面の簡単な説明】

第１図は本発明半導体集積回路装置の一実施例の平面図
及び回路図、第２図は第１図のパワーＭｏＳトランジス
タの平面図及び断面図、第３図は第１図及び第２図に示
された構造パワーＭＯＳトランジスタの平面寸法比Ｌ／
Ｗとオン抵抗の関係を示す図、第４図は本発明の他の実
施例で圧力を３チヤネルとした場合の平面図、第５図は
更に他の実施例で２種類の過電圧保護回路を配置したＩ
Ｃの回路図、第６図及び第７図は異なる実施例を示す平
面図である。ＬＡ、ＩＢ、ＩＣ・・・ＰチャネルパワーＭｏＳトラン
ジスタ、２Ａ、２Ｂ、２Ｃ・・・保護回路領域、３Ａ、
３Ｂ、３Ｇ・・・駆動回路、４Ａ、４Ｂ、４Ｃ・・制御
回路、１００・・・集積回路基板。第図（ａ）一赫一〇′ノｉｉ、１茅固（ｂ）１”””−−一一一一−−−−−−−−−−−−−−コ
第３図素子平面寸法比し第図００Ａ〈第５図第図００Ａ／ノ００Ｄ手続補正書（方式）％式％暉〒１１１）東京都千代田区丸の内−丁目５番１号補正のｔす象図面の第１図

Claims

【特許請求の範囲】１、ドレイン端子を半導体基板の表面より取り出すアッ
プドレイン方式の縦型パワーＭＯＳを含むものにおいて
、縦型パワーＭＯＳの露出面が矩形状でその一辺の長さ
をＬ、それと直交する辺のそれをＷとしたときＬ／Ｗ比
を少なくとも３に設定したことを特徴とする半導体集積
回路装置。２、支持領域と複数個の半導体単結晶領域とが絶縁膜を
介して一体化された基板の少なくとも一つの半導体単結
晶領域にアップドレイン方式にＭＯＳトランジスタを形
成したものにおいて、ＭＯＳトランジスタを形成した半
導体単結晶領域の露出面が長方形状をなし、その長辺の
長さをＬ、短辺の長さをＷとしたとき、Ｌ／Ｗ≧３であ
ることを特徴とする半導体集積回路装置。３、半導体単結晶領域の一方面側に露出するように、一
方面と平行をなす断面積が一方面に近づくに従って順次
大きくなる複数個の半導体単結晶領域を誘電体絶縁膜を
介して並設した基板の少なくとも一つの半導体単結晶領
域にアップドレイン方式にＭＯＳトランジスタを形成し
たものにおいて、ＭＯＳトランジスタを形成した半導体
単結晶領域の露出面が長方形状をなし、その長辺の長さ
をＬ、短辺の長さをＷとしたとき、Ｌ／Ｗ≧３であるこ
とを特徴とする半導体集積回路装置。４、特許請求の範囲第３項において、ＭＯＳトランジス
タを形成した半導体単結晶領域は、露出面から内部に延
びる一方導電型の第１の層と、第１の層と誘電体絶縁膜
との間に位置し、第１の層の露出面とは反対側の面から
露出面まで誘電体絶縁膜に沿って延在する第１の層より
高不純物濃度を有する一方導電型の第２の層と、露出面
から第１の層内に延びる複数個の他方導電型の第３の層
と、露出面から各第３の層内に延びる一方導電型の第４
の層とを具備することを特徴とする半導体集積回路装置
。５、特許請求の範囲第４項において、一方導電型がｐ型
、他方導電型がｎ型であることを特徴とする半導体集積
回路装置。６、半導体単結晶領域の一方面側に露出するように、一
方面と平行をなす断面積が一方面に近づくに従って順次
大きくなる多数個の半導体単結晶領域を誘電体絶縁膜を
介して並設した基板の複数個の半導体単結晶領域にアッ
プドレイン方式にＭＯＳトランジスタを形成したものに
おいて、ＭＯＳトランジスタを形成した複数個の半導体
単結晶領域はその露出面が長方形状をなし、長手方向を
揃えて長手方向と直角方向に並設され、かつ露出面の長
辺の長さをＬ、短辺の長さをＷとしたとき、Ｌ／Ｗ≧３
であることを特徴とする半導体集積回路装置。７、特許請求の範囲第６項において、ＭＯＳトランジス
タを形成した複数個の半導体単結晶領域は、それぞれ露
出面から内部に延びる一方導電型の第１の層と、第１の
層と誘電体絶縁膜との間に位置し、第１の層の露出面と
は反対側の面から露出面まで誘電体絶縁膜に沿って延在
する第１の層より高不純物濃度を有する一方導電型の第
２の層と、露出面から第１の層内に延びる複数個の他方
導電型の第３の層と、露出面から各第３の層内に延びる
一方導電型の第４の層とを具備することを特徴とする半
導体集積回路装置。８、特許請求の範囲第７項において、一方導電型がｐ型
、他方導電型がｎ型であることを特徴とする半導体集積
回路装置。９、特許請求の範囲第６項、第７項又は第８項において
、基板の一方面がその一辺がＭＯＳトランジスタを形成
した半導体単結晶領域の長手方向と平行をなす矩形状で
あることを特徴とする半導体集積回路装置。１０、第１の半導体単結晶領域の一方面側に露出するよ
うに複数個の第２の半導体単結晶領域をｐｎ接合を介し
て並設した基板の少なくとも一つの第２の半導体単結晶
領域にアップドレイン方式にＭＯＳトランジスを形成し
たものにおいて、ＭＯＳトランジスタを形成した第２の
半導体単結晶領域の露出面が長方形状をなし、その長辺
の長さをＬ、短辺の長さをＷとしたとき、Ｌ／Ｗ≧３で
あることを特徴とする半導体集積回路装置。１１、特許請求の範囲第１０項において、ＭＯＳトラン
ジスタを形成した第２の半導体単結晶領域は、露出面か
ら内部に延びる一方導電型の第１の層と、第１の層と第
１の半導体単結晶領域との間に位置し、第１の層の露出
面とは反対側の面から露出面まで延在する第１の層より
高不純物濃度を有する一方導電型の第２の層と、露出面
から第１の層内に延びる複数個の他方導電型の第３の層
と、露出面から各第３の層内に延びる一方導電型の第４
の層とを具備することを特徴とする半導体集積回路装置
。１２、一方の主表面が矩形状を有する半導体基板を一方
の主表面側から見たとき、露出面が長方形状をなすアツ
プドレイン方式のＭＯＳトランジスタ領域がその長手方
向を一方の主表面の一辺と略平行にかつ一辺と直交する
他辺と略平行をなす方向に複数個並設され、各ＭＯＳト
ランジスタ領域の周囲に各ＭＯＳトランジスタの保護回
路領域及び駆動回路領域が設けられ、一方の主表面の一
辺の対辺側に各ＭＯＳトランジスタの制御回路領域が設
けられていることを特徴とする半導体集積回路装置。１３、特許請求の範囲第１２項において、ＭＯＳトラン
ジスタ領域の露出面はその長辺の長さをＬ、短辺の長さ
をＷとしたとき、Ｌ／Ｗ≧３であることを特徴とする半
導体集積回路装置。