JPH08102498A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08102498A JPH08102498A JP6236193A JP23619394A JPH08102498A JP H08102498 A JPH08102498 A JP H08102498A JP 6236193 A JP6236193 A JP 6236193A JP 23619394 A JP23619394 A JP 23619394A JP H08102498 A JPH08102498 A JP H08102498A
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- Japan
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- semiconductor
- single crystal
- semiconductor device
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】高性能性、高信頼性、かつ、発熱による温度上
昇を防止し、静電破壊耐性に優れた半導体装置を提供す
ること。 【構成】Ｐ型シリコン単結晶基板１００表面上の所望の
領域に、シリコン酸化膜２００を設け、さらにこの上に
シリコン単結晶層を設け、このシリコン単結晶層に第１
の半導体素子として、ＮチャネルＭＯＳＦＥＴ Ｑｎ
２、ＰチャネルＭＯＳＦＥＴ Ｑｐ２を形成し、半導体
基板の所望の領域以外の領域に第２の半導体素子とし
て、ＮチャネルＭＯＳＦＥＴ Ｑｎ１、ＰチャネルＭＯ
ＳＦＥＴ Ｑｐ１を形成するようにした半導体装置。
昇を防止し、静電破壊耐性に優れた半導体装置を提供す
ること。 【構成】Ｐ型シリコン単結晶基板１００表面上の所望の
領域に、シリコン酸化膜２００を設け、さらにこの上に
シリコン単結晶層を設け、このシリコン単結晶層に第１
の半導体素子として、ＮチャネルＭＯＳＦＥＴ Ｑｎ
２、ＰチャネルＭＯＳＦＥＴ Ｑｐ２を形成し、半導体
基板の所望の領域以外の領域に第２の半導体素子とし
て、ＮチャネルＭＯＳＦＥＴ Ｑｎ１、ＰチャネルＭＯ
ＳＦＥＴ Ｑｐ１を形成するようにした半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、高性能で、かつ、静電
破壊耐性に優れた半導体装置に関するものである。
破壊耐性に優れた半導体装置に関するものである。
【０００２】
【従来の技術】半導体基板表面上に絶縁膜を介して半導
体単結晶層を設け、この単結晶層に素子を形成した半導
体装置、代表的にはシリコン単結晶基板表面上にシリコ
ン酸化膜を介しシリコン単結晶層を設けた、いわゆるＳ
ＯＩ（シリコン オン インシュレータ）構造に素子を
形成した半導体装置は、寄生容量が低減できることや、
駆動能力の高い能動素子を得るのが容易であることや、
耐放射線性に優れること等の特徴を有し、高性能、高信
頼性が期待されている。
体単結晶層を設け、この単結晶層に素子を形成した半導
体装置、代表的にはシリコン単結晶基板表面上にシリコ
ン酸化膜を介しシリコン単結晶層を設けた、いわゆるＳ
ＯＩ（シリコン オン インシュレータ）構造に素子を
形成した半導体装置は、寄生容量が低減できることや、
駆動能力の高い能動素子を得るのが容易であることや、
耐放射線性に優れること等の特徴を有し、高性能、高信
頼性が期待されている。
【０００３】なお、この種の半導体装置に関連するもの
としては、例えば、アイ イー ディー エム（１９９
０年）５８７頁（ＩＥＤＭ（１９９０）ｐｐ５８７）、
１９９１ ブイ エル エス アイ テクノロジー シ
ンポジウム，５１頁（１９９１ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｓｙｍｐｏｓｉｕｍ，ｐｐ５１）が挙げら
れる。
としては、例えば、アイ イー ディー エム（１９９
０年）５８７頁（ＩＥＤＭ（１９９０）ｐｐ５８７）、
１９９１ ブイ エル エス アイ テクノロジー シ
ンポジウム，５１頁（１９９１ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｓｙｍｐｏｓｉｕｍ，ｐｐ５１）が挙げら
れる。
【０００４】
【発明が解決しようとする課題】半導体素子の微細化に
伴い、とりわけＭＯＳＦＥＴ（金属−酸化物−半導体型
電界効果トランジスタ）においては、少なくともチャネ
ル長が０．５μｍ以下になると、ＳＯＩ構造のシリコン
単結晶層を著しく薄くすることが要求される。さらに、
ＭＯＳＦＥＴの性能を十分に引き出すには、いわゆる完
全空乏型の特性にすることが望ましく、このためにはシ
リコン単結晶層の厚さを一層薄くすることが望まれてい
る。例えば、チャネル長が０．１μｍレベルのＭＯＳＦ
ＥＴに対して、単結晶層の膜厚は０．１μｍ以下とする
ことが望まれている。
伴い、とりわけＭＯＳＦＥＴ（金属−酸化物−半導体型
電界効果トランジスタ）においては、少なくともチャネ
ル長が０．５μｍ以下になると、ＳＯＩ構造のシリコン
単結晶層を著しく薄くすることが要求される。さらに、
ＭＯＳＦＥＴの性能を十分に引き出すには、いわゆる完
全空乏型の特性にすることが望ましく、このためにはシ
リコン単結晶層の厚さを一層薄くすることが望まれてい
る。例えば、チャネル長が０．１μｍレベルのＭＯＳＦ
ＥＴに対して、単結晶層の膜厚は０．１μｍ以下とする
ことが望まれている。
【０００５】上記従来技術は、このように薄膜化したシ
リコン単結晶層に形成された半導体素子が、通常の回路
動作においては致命的問題がないが、電流容量が小さい
ため、サージに対する破壊耐性に乏しいという問題があ
った。また、ＳＯＩ構造に形成された半導体素子は半導
体基板と熱伝導率の低い絶縁膜で隔てられているため、
動作中に発生した熱により容易に温度上昇が生じ、集積
回路設計上の障害になりやすいという問題があった。
リコン単結晶層に形成された半導体素子が、通常の回路
動作においては致命的問題がないが、電流容量が小さい
ため、サージに対する破壊耐性に乏しいという問題があ
った。また、ＳＯＩ構造に形成された半導体素子は半導
体基板と熱伝導率の低い絶縁膜で隔てられているため、
動作中に発生した熱により容易に温度上昇が生じ、集積
回路設計上の障害になりやすいという問題があった。
【０００６】本発明の目的は、高性能性、高信頼性、か
つ、発熱による温度上昇を防止し、静電破壊耐性に優れ
た半導体装置を提供することにある。
つ、発熱による温度上昇を防止し、静電破壊耐性に優れ
た半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、半導体基板表面上の所望の
領域に、絶縁膜を設け、さらにこの絶縁膜上に半導体単
結晶層を設け、この半導体単結晶層に第１の半導体素子
を、半導体基板の上記所望の領域以外の領域に第２の半
導体素子を形成するようにしたものである。
に、本発明の半導体装置は、半導体基板表面上の所望の
領域に、絶縁膜を設け、さらにこの絶縁膜上に半導体単
結晶層を設け、この半導体単結晶層に第１の半導体素子
を、半導体基板の上記所望の領域以外の領域に第２の半
導体素子を形成するようにしたものである。
【０００８】第２の半導体素子として適切な素子は、発
熱量の多い回路素子、例えばクロック発生回路素子等、
或いは静電破壊防止のための回路素子等であり、第１の
半導体素子として適切な素子は、これら以外の半導体素
子である。これら以外の半導体素子であっても、その内
の一部の素子が、半導体基板に設けられていても差し支
えない。また、半導体基板としてシリコン単結晶を、絶
縁膜としてシリコン酸化膜を、半導体単結晶層としてシ
リコン単結晶層を用いること、つまり、いわゆるＳＯＩ
構造とすることが好ましい。
熱量の多い回路素子、例えばクロック発生回路素子等、
或いは静電破壊防止のための回路素子等であり、第１の
半導体素子として適切な素子は、これら以外の半導体素
子である。これら以外の半導体素子であっても、その内
の一部の素子が、半導体基板に設けられていても差し支
えない。また、半導体基板としてシリコン単結晶を、絶
縁膜としてシリコン酸化膜を、半導体単結晶層としてシ
リコン単結晶層を用いること、つまり、いわゆるＳＯＩ
構造とすることが好ましい。
【０００９】
【作用】半導体基板に、例えば、発熱量の多い半導体素
子を形成すれば、効率的に熱を逃し、集積回路の温度上
昇を防止することができる。また、静電破壊防止のため
の半導体素子は、サージによる内部回路の破壊を防止す
るに十分な機能を有する。一方、ＳＯＩに代表されるよ
うな半導体基板表面上の絶縁膜上に設けた半導体単結晶
層に形成された内部回路は、高速性や、耐放射線性に優
れる。同一基板上にこれら静電破壊防止のための半導体
素子や内部回路を集積することにより、それぞれの特徴
を併せ持った高性能、高信頼性の半導体装置が実現でき
る。
子を形成すれば、効率的に熱を逃し、集積回路の温度上
昇を防止することができる。また、静電破壊防止のため
の半導体素子は、サージによる内部回路の破壊を防止す
るに十分な機能を有する。一方、ＳＯＩに代表されるよ
うな半導体基板表面上の絶縁膜上に設けた半導体単結晶
層に形成された内部回路は、高速性や、耐放射線性に優
れる。同一基板上にこれら静電破壊防止のための半導体
素子や内部回路を集積することにより、それぞれの特徴
を併せ持った高性能、高信頼性の半導体装置が実現でき
る。
【００１０】
【実施例】以下、本発明を実施例を用いて詳細に説明す
る。なお、実施例を説明するための図面において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
る。なお、実施例を説明するための図面において、同一
機能を有するものは同一符号を付け、その繰り返しの説
明は省略する。
【００１１】図１は、本発明をＣＭＯＳ（相補形ＭＯ
Ｓ）に適用した一実施例の半導体装置の断面図である。
１００はＰ型の導電型の不純物がドープされたＰ型シリ
コン単結晶基板、１１０はＮ型の不純物がドーピングさ
れたＮ型ウエル層、２１０は素子分離領域を形成するフ
ィールド酸化膜、３００はゲート電極、１３０、１５０
は高濃度Ｎ型不純物拡散層、１４０、１６０は高濃度Ｐ
型不純物拡散層、４００はゲート酸化膜である。
Ｓ）に適用した一実施例の半導体装置の断面図である。
１００はＰ型の導電型の不純物がドープされたＰ型シリ
コン単結晶基板、１１０はＮ型の不純物がドーピングさ
れたＮ型ウエル層、２１０は素子分離領域を形成するフ
ィールド酸化膜、３００はゲート電極、１３０、１５０
は高濃度Ｎ型不純物拡散層、１４０、１６０は高濃度Ｐ
型不純物拡散層、４００はゲート酸化膜である。
【００１２】図１において、中央部より右にはＰ型シリ
コン単結晶基板１００上にシリコン酸化膜２００を介し
て設けたシリコン単結晶層に形成した素子、いわゆるＳ
ＯＩ素子がある。このＳＯＩ素子、すなわちＮチャネル
ＭＯＳＦＥＴ Ｑｎ２及びＰチャネルＭＯＳＦＥＴ Ｑ
ｐ２は、それぞれ素子分離用酸化膜２２０で分離された
活性領域にある。
コン単結晶基板１００上にシリコン酸化膜２００を介し
て設けたシリコン単結晶層に形成した素子、いわゆるＳ
ＯＩ素子がある。このＳＯＩ素子、すなわちＮチャネル
ＭＯＳＦＥＴ Ｑｎ２及びＰチャネルＭＯＳＦＥＴ Ｑ
ｐ２は、それぞれ素子分離用酸化膜２２０で分離された
活性領域にある。
【００１３】また、同図内の中央部より左にはシリコン
単結晶基板表面に、ＮチャネルＭＯＳＦＥＴ Ｑｎ１及
びＰチャネルＭＯＳＦＥＴ Ｑｐ１が形成されている。
ＮチャネルＭＯＳＦＥＴ Ｑｎ１は、Ｐ型シリコン単結
晶基板１００上のフィールド酸化膜２１０で囲まれた活
性領域に形成され、ＰチャネルＭＯＳＦＥＴ Ｑｐ１
は、Ｎ型ウェル層１１０上のフィールド酸化膜２１０で
囲まれた活性領域に形成されている。以後、これらシリ
コンバルク基板表面に形成した素子をバルク素子と呼
び、前記ＳＯＩ素子と区別することにする。
単結晶基板表面に、ＮチャネルＭＯＳＦＥＴ Ｑｎ１及
びＰチャネルＭＯＳＦＥＴ Ｑｐ１が形成されている。
ＮチャネルＭＯＳＦＥＴ Ｑｎ１は、Ｐ型シリコン単結
晶基板１００上のフィールド酸化膜２１０で囲まれた活
性領域に形成され、ＰチャネルＭＯＳＦＥＴ Ｑｐ１
は、Ｎ型ウェル層１１０上のフィールド酸化膜２１０で
囲まれた活性領域に形成されている。以後、これらシリ
コンバルク基板表面に形成した素子をバルク素子と呼
び、前記ＳＯＩ素子と区別することにする。
【００１４】ＳＯＩ素子を用いると発熱による温度上昇
や静電破壊等が問題となる場合、この部分をバルク素子
に置き換え、この実施例の如く、ＳＯＩ素子とバルク素
子とを同一チップに集積することにより、ＳＯＩ素子の
問題を回避するとともに、ＳＯＩ素子の高性能性や高信
頼性等の特徴を併せ持った集積回路が実現できる。
や静電破壊等が問題となる場合、この部分をバルク素子
に置き換え、この実施例の如く、ＳＯＩ素子とバルク素
子とを同一チップに集積することにより、ＳＯＩ素子の
問題を回避するとともに、ＳＯＩ素子の高性能性や高信
頼性等の特徴を併せ持った集積回路が実現できる。
【００１５】この半導体装置は次のようにして製造し
た。まず、Ｐ型シリコン単結晶基板１００上に、シリコ
ン酸化膜２００を介して厚さ０．１μｍのシリコン単結
晶層が設けられたＳＯＩ基板を準備し、バルク領域のシ
リコン単結晶層、シリコン酸化膜２００をエッチング除
去する。Ｎ型ウエル層１１０をイオン打ち込み、拡散に
より形成し、次に、フィールド酸化膜２１０、素子分離
用酸化膜２２０を、同時にＬＯＣＯＳ法で熱酸化して形
成する。バルク領域、ＳＯＩ領域共、ゲート酸化膜４０
０を基板の酸化により形成し、次に、多結晶シリコン膜
を全面に堆積し、フォトリソグラフィーにより所定のパ
ターンとし、バルク領域、ＳＯＩ領域共ゲート電極３０
０とする。ゲート長は、いずれも０．１μｍとした。高
濃度Ｎ型不純物拡散層１３０、１５０をＡｓイオン打ち
込みにより、高濃度Ｐ型不純物拡散層１４０、１６０を
Ｂイオン打ち込みにより形成し、以下、通常のように、
絶縁膜、配線等を設けて半導体装置とした。
た。まず、Ｐ型シリコン単結晶基板１００上に、シリコ
ン酸化膜２００を介して厚さ０．１μｍのシリコン単結
晶層が設けられたＳＯＩ基板を準備し、バルク領域のシ
リコン単結晶層、シリコン酸化膜２００をエッチング除
去する。Ｎ型ウエル層１１０をイオン打ち込み、拡散に
より形成し、次に、フィールド酸化膜２１０、素子分離
用酸化膜２２０を、同時にＬＯＣＯＳ法で熱酸化して形
成する。バルク領域、ＳＯＩ領域共、ゲート酸化膜４０
０を基板の酸化により形成し、次に、多結晶シリコン膜
を全面に堆積し、フォトリソグラフィーにより所定のパ
ターンとし、バルク領域、ＳＯＩ領域共ゲート電極３０
０とする。ゲート長は、いずれも０．１μｍとした。高
濃度Ｎ型不純物拡散層１３０、１５０をＡｓイオン打ち
込みにより、高濃度Ｐ型不純物拡散層１４０、１６０を
Ｂイオン打ち込みにより形成し、以下、通常のように、
絶縁膜、配線等を設けて半導体装置とした。
【００１６】本実施例は、本発明をＣＭＯＳに適用した
ものであるが、本発明はこれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。例えば、バイポーラトラン
ジスタやＪＦＥＴ（接合型ＦＥＴ）又は一般的なＩＧＦ
ＥＴ（絶縁ゲート型ＦＥＴ）等の能動素子、また抵抗や
容量等の受動素子をＳＯＩ素子として用いることができ
た。なお、これらの素子は、必要によってバルク素子と
して形成してもよい。
ものであるが、本発明はこれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。例えば、バイポーラトラン
ジスタやＪＦＥＴ（接合型ＦＥＴ）又は一般的なＩＧＦ
ＥＴ（絶縁ゲート型ＦＥＴ）等の能動素子、また抵抗や
容量等の受動素子をＳＯＩ素子として用いることができ
た。なお、これらの素子は、必要によってバルク素子と
して形成してもよい。
【００１７】次に、本発明を静電破壊防止回路に着目し
て実施した例を具体的に説明する。図２は、ＣＭＯＳ集
積回路で、内部回路をＳＯＩ領域に構成し、静電破壊防
止回路をバルク領域に構成したチップの平面レイアウト
の概略を表わした図である。
て実施した例を具体的に説明する。図２は、ＣＭＯＳ集
積回路で、内部回路をＳＯＩ領域に構成し、静電破壊防
止回路をバルク領域に構成したチップの平面レイアウト
の概略を表わした図である。
【００１８】同図には静電破壊防止回路として（ａ）
（ｂ）２種類の回路を示してある。（ａ）は抵抗６００
とクランプＭＯＳ７００とからなり、ボンディングパッ
ドからの信号は、抵抗６００を経て、クランプＭＯＳ７
００を介して初段のインバータ８００に入力される。本
回路は静電的ノイズを抵抗６００で減衰させ、クランプ
ＭＯＳの表面ブレークダウンと、これにより誘起される
寄生バイポーラ動作によって静電エネルギーを基板へ逃
がし、破壊を防止する機能を有する。静電破壊防止回路
（ｂ）は、ＣＭＯＳ構造において寄生的にできるサイリ
スタ７１０を（ａ）の構造に付加したもので、このサイ
リスタ現象を利用し、さらに効率的に静電エネルギーを
放出させるものである。
（ｂ）２種類の回路を示してある。（ａ）は抵抗６００
とクランプＭＯＳ７００とからなり、ボンディングパッ
ドからの信号は、抵抗６００を経て、クランプＭＯＳ７
００を介して初段のインバータ８００に入力される。本
回路は静電的ノイズを抵抗６００で減衰させ、クランプ
ＭＯＳの表面ブレークダウンと、これにより誘起される
寄生バイポーラ動作によって静電エネルギーを基板へ逃
がし、破壊を防止する機能を有する。静電破壊防止回路
（ｂ）は、ＣＭＯＳ構造において寄生的にできるサイリ
スタ７１０を（ａ）の構造に付加したもので、このサイ
リスタ現象を利用し、さらに効率的に静電エネルギーを
放出させるものである。
【００１９】図３は、上記静電破壊防止回路（ａ）と初
段のインバータ８００の断面図であり、図４は、上記静
電破壊防止回路（ｂ）と初段のインバータ８００の断面
図である。図３において、ＲはＰ型シリコン単結晶基板
１００表面の高濃度Ｎ型拡散層１３０を用いた抵抗、Ｑ
ｎｎはＮチャネル型クランプＭＯＳであり、両者はバル
ク素子である。Ｑｎ２、Ｑｐ２はそれぞれＳＯＩ領域に
形成したＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳ
ＦＥＴであり、両者でインバータを形成している。これ
らの素子は図３に示す如く結線されている。図４では、
図３に示された素子群に、ＣＭＯＳに寄生的にできるＰ
ＮＰＮ構造のサイリスタが加えられている。これらの素
子は図４に示す如く結線されている。ここで、寄生サイ
リスタ ＳＣＲ、Ｎチャネル型クランプＭＯＳ Ｑｎ
ｎ、抵抗 Ｒはバルク素子であり、ＮチャネルＭＯＳＦ
ＥＴ Ｑｎ２、ＰチャネルＭＯＳＦＥＴ Ｑｐ２はＳＯ
Ｉ素子であることは言うまでもない。
段のインバータ８００の断面図であり、図４は、上記静
電破壊防止回路（ｂ）と初段のインバータ８００の断面
図である。図３において、ＲはＰ型シリコン単結晶基板
１００表面の高濃度Ｎ型拡散層１３０を用いた抵抗、Ｑ
ｎｎはＮチャネル型クランプＭＯＳであり、両者はバル
ク素子である。Ｑｎ２、Ｑｐ２はそれぞれＳＯＩ領域に
形成したＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳ
ＦＥＴであり、両者でインバータを形成している。これ
らの素子は図３に示す如く結線されている。図４では、
図３に示された素子群に、ＣＭＯＳに寄生的にできるＰ
ＮＰＮ構造のサイリスタが加えられている。これらの素
子は図４に示す如く結線されている。ここで、寄生サイ
リスタ ＳＣＲ、Ｎチャネル型クランプＭＯＳ Ｑｎ
ｎ、抵抗 Ｒはバルク素子であり、ＮチャネルＭＯＳＦ
ＥＴ Ｑｎ２、ＰチャネルＭＯＳＦＥＴ Ｑｐ２はＳＯ
Ｉ素子であることは言うまでもない。
【００２０】なお、図２の半導体装置では、ボンディン
グパッドに近接して静電破壊防止回路を設けたため、バ
ルク領域がチップの端部に、ＳＯＩ領域がチップ中央部
に形成されているが、必ずしもこのようにする必要はな
く、ＳＯＩ領域がチップの任意の位置に形成されていて
もよい。
グパッドに近接して静電破壊防止回路を設けたため、バ
ルク領域がチップの端部に、ＳＯＩ領域がチップ中央部
に形成されているが、必ずしもこのようにする必要はな
く、ＳＯＩ領域がチップの任意の位置に形成されていて
もよい。
【００２１】また、上記実施例では、静電破壊防止の対
象を入力回路としたが、これに限定されることなく、入
出力回路又は電源端子等についても適用可能である。さ
らにまた、静電破壊防止回路に関しても、上記実施例で
取り上げた回路方式に限定されることなく、他の回路方
式や素子にも同様に適用可能である。
象を入力回路としたが、これに限定されることなく、入
出力回路又は電源端子等についても適用可能である。さ
らにまた、静電破壊防止回路に関しても、上記実施例で
取り上げた回路方式に限定されることなく、他の回路方
式や素子にも同様に適用可能である。
【００２２】
【発明の効果】本発明によれば、ＳＯＩ素子の高性能
性、高信頼性を有し、かつ、発熱による温度上昇を防止
し、静電破壊耐性に優れた半導体装置が得られた。
性、高信頼性を有し、かつ、発熱による温度上昇を防止
し、静電破壊耐性に優れた半導体装置が得られた。
【図１】本発明の一実施例のＣＭＯＳＦＥＴを有する半
導体装置の要部断面図。
導体装置の要部断面図。
【図２】本発明の他の実施例の半導体装置の要部平面
図。
図。
【図３】図３に示した半導体装置のＣＭＯＳＦＥＴ部分
の要部断面図。
の要部断面図。
【図４】図３の示した半導体装置の他のＣＭＯＳＦＥＴ
部分の要部断面図。
部分の要部断面図。
１００…Ｐ型シリコン単結晶基板 １１０…Ｎ型ウエル層 １３０、１５０…高濃度Ｎ型不純物拡散層 １４０、１６０…高濃度Ｐ型不純物拡散層 ２００…シリコン酸化膜 ２１０…フィールド酸化膜 ２２０…素子分離用酸化膜 ３００…ゲート電極 ４００…ゲート酸化膜 ６００…抵抗 ７００…クランプＭＯＳ ７１０…ＳＣＲ ８００…インバータ Ｑｎ１、Ｑｎ２…ＮチャネルＭＯＳＦＥＴ Ｑｐ１、Ｑｐ２…ＰチャネルＭＯＳＦＥＴ Ｑｎｎ…クランプＭＯＳ Ｒ…抵抗 ＳＣＲ…寄生サイリスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/08 ３３１ Ｅ 27/12 Ｚ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１３ Ｚ (72)発明者 加賀 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】半導体基板表面上の所望の領域に設けられ
た絶縁膜と該絶縁膜上に設けられた半導体単結晶層とを
有し、上記半導体単結晶層に形成された第１の半導体素
子及び上記半導体基板の上記所望の領域以外の領域に形
成された第２の半導体素子からなることを特徴とする半
導体装置。 - 【請求項２】上記半導体基板はシリコン単結晶からな
り、上記絶縁膜はシリコン酸化膜からなり、かつ、上記
半導体単結晶層はシリコン単結晶層からなることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】上記第１の半導体素子は、絶縁ゲート型電
界効果トランジスタであることを特徴とする請求項１又
は２記載の半導体装置。 - 【請求項４】上記第１の半導体素子は、相補型絶縁ゲー
ト型電界効果トランジスタであることを特徴とする請求
項１又は２記載の半導体装置。 - 【請求項５】上記第１の半導体素子は、接合型電界効果
トランジスタであることを特徴とする請求項１又は２記
載の半導体装置。 - 【請求項６】上記第１の半導体素子は、バイポーラトラ
ンジスタであることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項７】上記第２の半導体素子は、静電破壊防止の
ための素子であることを特徴とする請求項１から６のい
ずれか一に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236193A JPH08102498A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6236193A JPH08102498A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102498A true JPH08102498A (ja) | 1996-04-16 |
Family
ID=16997161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6236193A Pending JPH08102498A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102498A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032543A (ja) * | 2004-07-14 | 2006-02-02 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP2006086239A (ja) * | 2004-09-15 | 2006-03-30 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2006108206A (ja) * | 2004-10-01 | 2006-04-20 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| JP2006310884A (ja) * | 2001-01-18 | 2006-11-09 | Toshiba Corp | Ｎａｎｄゲート回路及びダイナミック回路 |
| WO2007004535A1 (ja) * | 2005-07-05 | 2007-01-11 | Renesas Technology Corp. | 半導体装置およびその製造方法 |
| US8183115B2 (en) | 2007-10-11 | 2012-05-22 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device having elevated layers of differing thickness |
| US9064742B2 (en) | 2011-03-29 | 2015-06-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JPWO2017056355A1 (ja) * | 2015-09-29 | 2018-08-02 | ソニー株式会社 | 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム |
-
1994
- 1994-09-30 JP JP6236193A patent/JPH08102498A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8409936B2 (en) | 2005-07-05 | 2013-04-02 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device by forming portions thereof at the same time |
| US8183115B2 (en) | 2007-10-11 | 2012-05-22 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device having elevated layers of differing thickness |
| US9064742B2 (en) | 2011-03-29 | 2015-06-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JPWO2017056355A1 (ja) * | 2015-09-29 | 2018-08-02 | ソニー株式会社 | 半導体装置、超音波撮像装置、半導体装置の製造方法及び超音波イメージングシステム |
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