JP3537035B2 - シリコン・オン・インシュレータ回路網 - Google Patents
シリコン・オン・インシュレータ回路網Info
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、シリコン
・オン・インシュレータ（ＳＯＩ）型の半導体デバイス
に関し、より詳細には、回路網内の静電放電（ＥＳＤ）
保護を提供するボディとゲートが結合された厚膜酸化物
構造に関する。
・オン・インシュレータ（ＳＯＩ）型の半導体デバイス
に関し、より詳細には、回路網内の静電放電（ＥＳＤ）
保護を提供するボディとゲートが結合された厚膜酸化物
構造に関する。
【０００２】
【従来の技術】内部の構成要素をＥＳＤから保護するた
めに、集積回路には一般に保護回路網が使用される。バ
ルク半導体材料において、ＥＳＤ事象中に過剰電荷を放
散するように構成要素を製作することができる。ＥＳＤ
保護に使用される一般的なタイプの構成要素には、金属
酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と
厚膜フィールド酸化物（ＴＦＯ）パンチスルー素子が含
まれる。これらの構成要素のそれぞれにおいて、構成要
素の降伏電圧は、構成要素内のｐｎ接合の降伏電圧によ
って決まる。ｐｎ接合の面積は、通常、ＥＳＤ事象中に
過剰電荷を放散するのに十分な大きさである。
めに、集積回路には一般に保護回路網が使用される。バ
ルク半導体材料において、ＥＳＤ事象中に過剰電荷を放
散するように構成要素を製作することができる。ＥＳＤ
保護に使用される一般的なタイプの構成要素には、金属
酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と
厚膜フィールド酸化物（ＴＦＯ）パンチスルー素子が含
まれる。これらの構成要素のそれぞれにおいて、構成要
素の降伏電圧は、構成要素内のｐｎ接合の降伏電圧によ
って決まる。ｐｎ接合の面積は、通常、ＥＳＤ事象中に
過剰電荷を放散するのに十分な大きさである。
【０００３】半導体デバイスのより高速な動作の必要性
が高まるにつれて、ＳＯＩ基板上に形成された集積回路
が注目されてきている。バルク半導体デバイスのＥＳＤ
保護に使用されている構成要素をそのままＳＯＩデバイ
スに使用することはできない。拡散領域のすぐ下に埋込
み酸化物層があるために、ｐｎ接合の面積の多くが失わ
れる。その結果、ＥＳＤ事象から過剰電荷を放散させる
ために利用できる面積がかなり減少する。エネルギーが
有効に放散しないため、デバイスが過熱して永久破壊す
ることがある。
が高まるにつれて、ＳＯＩ基板上に形成された集積回路
が注目されてきている。バルク半導体デバイスのＥＳＤ
保護に使用されている構成要素をそのままＳＯＩデバイ
スに使用することはできない。拡散領域のすぐ下に埋込
み酸化物層があるために、ｐｎ接合の面積の多くが失わ
れる。その結果、ＥＳＤ事象から過剰電荷を放散させる
ために利用できる面積がかなり減少する。エネルギーが
有効に放散しないため、デバイスが過熱して永久破壊す
ることがある。
【０００４】ＥＳＤ保護を提供することができる様々な
ＳＯＩ構造が製造された。そのような構造の１つは、１
９９８年６月２日にオクムラ（Okumura）に発行された
米国特許第５７６０４４４号に開示されている。オクム
ラ特許は、製造工程においてＭＯＳＦＥＴと一体化され
る別個のＥＳＤダイオード素子を記載している。このダ
イオードは、ドレイン領域を介してＭＯＳＦＥＴと電気
的に接続される。ＭＯＳＦＥＴのドレイン領域に過大な
電位が印加されると、ダイオードに順バイアスがかかっ
てダイオード内を流れる電荷の経路が提供される。その
結果、ＳＯＩ半導体デバイスは、静電破壊に対する耐性
を持つ。このデバイスの欠点は、製造中に特別な工程段
階を必要とすることである。また、ＥＳＤ保護を提供し
ながら他のデバイスにどのように接続するかの融通性が
ない。
ＳＯＩ構造が製造された。そのような構造の１つは、１
９９８年６月２日にオクムラ（Okumura）に発行された
米国特許第５７６０４４４号に開示されている。オクム
ラ特許は、製造工程においてＭＯＳＦＥＴと一体化され
る別個のＥＳＤダイオード素子を記載している。このダ
イオードは、ドレイン領域を介してＭＯＳＦＥＴと電気
的に接続される。ＭＯＳＦＥＴのドレイン領域に過大な
電位が印加されると、ダイオードに順バイアスがかかっ
てダイオード内を流れる電荷の経路が提供される。その
結果、ＳＯＩ半導体デバイスは、静電破壊に対する耐性
を持つ。このデバイスの欠点は、製造中に特別な工程段
階を必要とすることである。また、ＥＳＤ保護を提供し
ながら他のデバイスにどのように接続するかの融通性が
ない。
【０００５】もう１つの構造は、１９９８年６月３０日
にギルバート（Gilbert）らに発行された米国特許第５
７７３３２６号に開示されている。ギルバートらの特許
は、ＥＳＤ保護部分と回路部分に区分されたＳＯＩ構造
を記載している。ＥＳＤ保護部分は、機能するために厚
いＳＯＩ層を必要とする。この厚いＳＯＩ層は、ＥＳＤ
電流および熱を広い領域に分散させる働きをし、それに
よりＥＳＤ事象に耐えるＳＯＩ構造の能力が改善され
る。
にギルバート（Gilbert）らに発行された米国特許第５
７７３３２６号に開示されている。ギルバートらの特許
は、ＥＳＤ保護部分と回路部分に区分されたＳＯＩ構造
を記載している。ＥＳＤ保護部分は、機能するために厚
いＳＯＩ層を必要とする。この厚いＳＯＩ層は、ＥＳＤ
電流および熱を広い領域に分散させる働きをし、それに
よりＥＳＤ事象に耐えるＳＯＩ構造の能力が改善され
る。
【０００６】もう１つの構造は、１９９８年３月１０日
にスミス（Smith）に発行された米国特許第５７２６８
４４号に開示されている。スミス特許は、保護回路内に
ボディ結合ＭＯＳＦＥＴとツェナー・ダイオードを使用
するＳＯＩデバイス用の保護回路を記載している。ＭＯ
ＳＦＥＴは、薄いゲート酸化物を有するので、過電圧状
態と不足電圧状態を保護するためにいくつかのツェナー
・ダイオードが必要である。
にスミス（Smith）に発行された米国特許第５７２６８
４４号に開示されている。スミス特許は、保護回路内に
ボディ結合ＭＯＳＦＥＴとツェナー・ダイオードを使用
するＳＯＩデバイス用の保護回路を記載している。ＭＯ
ＳＦＥＴは、薄いゲート酸化物を有するので、過電圧状
態と不足電圧状態を保護するためにいくつかのツェナー
・ダイオードが必要である。
【０００７】もう１つの構造は、１９９７年１１月４日
にスミス（Smith）らに発行された米国特許第５６８３
９１８号に開示されている。スミスらの特許は、ＳＯＩ
デバイスの保護回路網に使用されるボディ結合ＭＯＳＦ
ＥＴを記載する。ＥＳＤ保護デバイスは、脆弱な薄いゲ
ート酸化物を有し、実現するために大きなシリコン・レ
イアウト面積を必要とする。
にスミス（Smith）らに発行された米国特許第５６８３
９１８号に開示されている。スミスらの特許は、ＳＯＩ
デバイスの保護回路網に使用されるボディ結合ＭＯＳＦ
ＥＴを記載する。ＥＳＤ保護デバイスは、脆弱な薄いゲ
ート酸化物を有し、実現するために大きなシリコン・レ
イアウト面積を必要とする。
【０００８】ＳＯＩ回路をＥＳＤから保護するもう１つ
の手法は、米国特許第５８１１８５７号に見られる。'
８５７号特許は、１９９８年９月２２日にアサデラギ
（Assaderaghi）他に発行され、参照により本明細書に
組み込まれる。アサデラギらの特許は、ＥＳＤ保護を提
供するためにＳＯＩ ＭＯＳＦＥＴから形成されたボデ
ィ結合ゲート付き（ＢＣＧ）ダイオードを含むＳＯＩ回
路を開示している。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの
どちらも、ダイオードの順バイアス動作を作り出すため
に使用することができる。図１（Ａ）ないし図２（Ｂ）
（アサデラギらの特許の図２、３、５および６に対応す
る）を参照すると、ＢＣＧダイオードの２つの構成が開
示されている。図１（Ａ）は、ＮＭＯＳＦＥＴ１００の
回路図を示す。図に示したように、ＮＭＯＳＦＥＴ１０
０は、ソース１０８、ドレイン１０６、ボディ１０４、
およびゲート１０２を含む。ドレイン、ボディ、および
ゲートは、ノードＡで接続されている。ノードＡがノー
ドＢよりも電圧が高いとき、ＮＭＯＳＦＥＴ１００はオ
ンになり、それにより、ＥＳＤ保護が提供される。図１
（Ｂ）に示すように、ＮＭＯＳＦＥＴ１００は、ダイオ
ード記号で有効に表すことができる。
の手法は、米国特許第５８１１８５７号に見られる。'
８５７号特許は、１９９８年９月２２日にアサデラギ
（Assaderaghi）他に発行され、参照により本明細書に
組み込まれる。アサデラギらの特許は、ＥＳＤ保護を提
供するためにＳＯＩ ＭＯＳＦＥＴから形成されたボデ
ィ結合ゲート付き（ＢＣＧ）ダイオードを含むＳＯＩ回
路を開示している。ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの
どちらも、ダイオードの順バイアス動作を作り出すため
に使用することができる。図１（Ａ）ないし図２（Ｂ）
（アサデラギらの特許の図２、３、５および６に対応す
る）を参照すると、ＢＣＧダイオードの２つの構成が開
示されている。図１（Ａ）は、ＮＭＯＳＦＥＴ１００の
回路図を示す。図に示したように、ＮＭＯＳＦＥＴ１０
０は、ソース１０８、ドレイン１０６、ボディ１０４、
およびゲート１０２を含む。ドレイン、ボディ、および
ゲートは、ノードＡで接続されている。ノードＡがノー
ドＢよりも電圧が高いとき、ＮＭＯＳＦＥＴ１００はオ
ンになり、それにより、ＥＳＤ保護が提供される。図１
（Ｂ）に示すように、ＮＭＯＳＦＥＴ１００は、ダイオ
ード記号で有効に表すことができる。
【０００９】同様に、図２（Ａ）と図２（Ｂ）に示すよ
うに、ＰＭＯＳＦＥＴ１１０は、ソース１０８、ドレイ
ン１０６、ボディ１０４、およびゲート１０２を含む。
ドレイン、ボディ、およびゲートは、ノードＡで接続さ
れている。ノードＢがノードＡよりも電圧が高いとき、
ＰＭＯＳＦＥＴ１１０はオンになり、ＥＳＤ保護を提供
する。図２（Ｂ）に示すように、ＰＭＯＳＦＥＴ１１０
は、ダイオード記号で有効に表すことができる。
うに、ＰＭＯＳＦＥＴ１１０は、ソース１０８、ドレイ
ン１０６、ボディ１０４、およびゲート１０２を含む。
ドレイン、ボディ、およびゲートは、ノードＡで接続さ
れている。ノードＢがノードＡよりも電圧が高いとき、
ＰＭＯＳＦＥＴ１１０はオンになり、ＥＳＤ保護を提供
する。図２（Ｂ）に示すように、ＰＭＯＳＦＥＴ１１０
は、ダイオード記号で有効に表すことができる。
【００１０】しかしながら、アサデラギらの特許によっ
て開示されたＮＭＯＳＦＥＴとＰＭＯＳＦＥＴはどちら
も薄いゲート酸化物から形成され、したがって、どちら
も高電圧ＥＳＤ事象に弱いことが理解されよう。さら
に、ＭＯＳＦＥＴは、ボディがゲートおよびドレインと
接触することを必要とする。この要件は、ＭＯＳＦＥＴ
の融通性を制限する。
て開示されたＮＭＯＳＦＥＴとＰＭＯＳＦＥＴはどちら
も薄いゲート酸化物から形成され、したがって、どちら
も高電圧ＥＳＤ事象に弱いことが理解されよう。さら
に、ＭＯＳＦＥＴは、ボディがゲートおよびドレインと
接触することを必要とする。この要件は、ＭＯＳＦＥＴ
の融通性を制限する。
【００１１】
【発明が解決しようとする課題】集積回路の入力／出力
パッドに達する可能性のあるＥＳＤ電位からデバイスを
保護することができるＳＯＩデバイス用の保護回路網を
形成する必要性が依然として存在する。十分なＥＳＤ保
護を提供し、熱放散に小さな面積しか必要としない半導
体構造が得られると有利である。また、構造を、既存の
半導体プロセスと容易に統合できるプロセスで製造でき
れば有利である。
パッドに達する可能性のあるＥＳＤ電位からデバイスを
保護することができるＳＯＩデバイス用の保護回路網を
形成する必要性が依然として存在する。十分なＥＳＤ保
護を提供し、熱放散に小さな面積しか必要としない半導
体構造が得られると有利である。また、構造を、既存の
半導体プロセスと容易に統合できるプロセスで製造でき
れば有利である。
【００１２】
【課題を解決するための手段】上記その他の必要性を満
たすため、その目的に鑑み、本発明は、ＥＳＤ保護を提
供するＳＯＩ電界効果トランジスタ構造を対象とする。
この構造は、ソース、ドレイン、ボディ、およびゲート
を有する。ゲートは、厚膜酸化物層と金属コンタクトか
ら形成される。ゲートは、バック・エンド・オブ・ライ
ン（ＢＥＯＬ）プロセス（すなわち、後工程）中に形成
される。トランジスタは、ｐ形トランジスタでもｎ形ト
ランジスタでもよい。トランジスタは、そのドレイン
が、ゲートまたはボディ、あるいはゲートとボディ両方
に結合することができる。保護デバイスとして使用され
るとき、ドレインは、信号パッドに結合され、ソースは
基準電位に結合される。
たすため、その目的に鑑み、本発明は、ＥＳＤ保護を提
供するＳＯＩ電界効果トランジスタ構造を対象とする。
この構造は、ソース、ドレイン、ボディ、およびゲート
を有する。ゲートは、厚膜酸化物層と金属コンタクトか
ら形成される。ゲートは、バック・エンド・オブ・ライ
ン（ＢＥＯＬ）プロセス（すなわち、後工程）中に形成
される。トランジスタは、ｐ形トランジスタでもｎ形ト
ランジスタでもよい。トランジスタは、そのドレイン
が、ゲートまたはボディ、あるいはゲートとボディ両方
に結合することができる。保護デバイスとして使用され
るとき、ドレインは、信号パッドに結合され、ソースは
基準電位に結合される。
【００１３】厚膜酸化物電界効果トランジスタを形成す
る方法は、以下の段階を含む。まず、半導体アイランド
を有するＳＯＩ構造を、浅いトレンチ分離によって形成
する。半導体アイランドは第１の導電型である。次に、
アイランド内の別個のソース領域と別個のドレイン領域
を、第２の導電型のドーパントを使用して形成する。第
１の導電型の残りの領域が、ボディ領域となる。アイラ
ンドの上に絶縁層を付着する。絶縁層をエッチングし
て、ボディ領域上に厚膜酸化物ゲート領域を形成する。
最後に、ソース、ドレイン、ボディ、およびゲート領域
を接触させるための金属リードを形成する。
る方法は、以下の段階を含む。まず、半導体アイランド
を有するＳＯＩ構造を、浅いトレンチ分離によって形成
する。半導体アイランドは第１の導電型である。次に、
アイランド内の別個のソース領域と別個のドレイン領域
を、第２の導電型のドーパントを使用して形成する。第
１の導電型の残りの領域が、ボディ領域となる。アイラ
ンドの上に絶縁層を付着する。絶縁層をエッチングし
て、ボディ領域上に厚膜酸化物ゲート領域を形成する。
最後に、ソース、ドレイン、ボディ、およびゲート領域
を接触させるための金属リードを形成する。
【００１４】
【発明の実施の形態】図３ないし図６を参照し、本発明
の好ましい実施形態による様々な製造段階にあるＮＭＯ
ＳＦＥＴデバイス１０を示す。図３に示したように、Ｎ
ＭＯＳＦＥＴデバイス１０は、半導体基板層１２、絶縁
層１４、および半導体層１８を含む。半導体基板層１２
は、軽くドープしたｐ形シリコン・ウェハである。この
実施形態において、絶縁層１４は、二酸化ケイ素層であ
る。半導体基板層１２、絶縁層１４、および半導体層１
８の組合せは、ＳＯＩ構造として知られる。ＳＯＩ構造
は、ＳＯＩ構造を製造する任意の従来技術によって形成
することができる。たとえば、ＳＯＩ構造は、従来の注
入酸素による分離（ＳＩＭＯＸ：separation-by-implan
ted-oxygen）技術によって半導体基板層１２に高濃度の
酸素を注入することにより形成することができる。代替
方法として、ＳＯＩ構造は、従来のボンディング／エッ
チバック・プロセスによって形成することもできる。
の好ましい実施形態による様々な製造段階にあるＮＭＯ
ＳＦＥＴデバイス１０を示す。図３に示したように、Ｎ
ＭＯＳＦＥＴデバイス１０は、半導体基板層１２、絶縁
層１４、および半導体層１８を含む。半導体基板層１２
は、軽くドープしたｐ形シリコン・ウェハである。この
実施形態において、絶縁層１４は、二酸化ケイ素層であ
る。半導体基板層１２、絶縁層１４、および半導体層１
８の組合せは、ＳＯＩ構造として知られる。ＳＯＩ構造
は、ＳＯＩ構造を製造する任意の従来技術によって形成
することができる。たとえば、ＳＯＩ構造は、従来の注
入酸素による分離（ＳＩＭＯＸ：separation-by-implan
ted-oxygen）技術によって半導体基板層１２に高濃度の
酸素を注入することにより形成することができる。代替
方法として、ＳＯＩ構造は、従来のボンディング／エッ
チバック・プロセスによって形成することもできる。
【００１５】図３に示すように、フィールド分離領域１
６ａおよび１６ｂが形成される。浅いトレンチ分離（Ｓ
ＴＩ）領域が示されているが、他のフィールド分離プロ
セスを使用することもできる。ＳＴＩ領域を従来通り形
成することによって、半導体層１８は、いくつかのアイ
ランドに分かれる（図３には１つを示す）。半導体層１
８のアイランド上に、たとえば二酸化ケイ素の薄膜酸化
物層（図示せず）を成長させることができる。薄膜酸化
物層は、当業者に知られているフォトレジストおよびマ
スキング技術を使用することにより形成することができ
る。
６ａおよび１６ｂが形成される。浅いトレンチ分離（Ｓ
ＴＩ）領域が示されているが、他のフィールド分離プロ
セスを使用することもできる。ＳＴＩ領域を従来通り形
成することによって、半導体層１８は、いくつかのアイ
ランドに分かれる（図３には１つを示す）。半導体層１
８のアイランド上に、たとえば二酸化ケイ素の薄膜酸化
物層（図示せず）を成長させることができる。薄膜酸化
物層は、当業者に知られているフォトレジストおよびマ
スキング技術を使用することにより形成することができ
る。
【００１６】次に、マスク（図示せず）を半導体層１８
の上に配置し、その後でマスクの覆われていない領域を
通したイオン注入によって、図４に示すようにソース領
域２０とドレイン領域２２を形成する。ヒ素（Ａｓ）の
イオン注入は、線量約５×１０１５原子／ｃｍ２、７０
ＫｅＶで行う。その結果、濃くドープされたｎ＋形領域
２０および２２が形成される。ｎ＋領域２０および２２
の形成は、自己整合式ではない。マスクがボディ領域２
４へのイオン注入を妨げるため、ボディ領域２４は、軽
くドープされたｐ形領域のままである。したがって、ボ
ディ領域２４は、ＮＭＯＳＦＥＴ１０のソース領域２０
とドレイン領域２２の間のボディを形成する。
の上に配置し、その後でマスクの覆われていない領域を
通したイオン注入によって、図４に示すようにソース領
域２０とドレイン領域２２を形成する。ヒ素（Ａｓ）の
イオン注入は、線量約５×１０１５原子／ｃｍ２、７０
ＫｅＶで行う。その結果、濃くドープされたｎ＋形領域
２０および２２が形成される。ｎ＋領域２０および２２
の形成は、自己整合式ではない。マスクがボディ領域２
４へのイオン注入を妨げるため、ボディ領域２４は、軽
くドープされたｐ形領域のままである。したがって、ボ
ディ領域２４は、ＮＭＯＳＦＥＴ１０のソース領域２０
とドレイン領域２２の間のボディを形成する。
【００１７】図５に次の製造段階を示す。たとえば二酸
化ケイ素などの厚膜絶縁層２６を、フィールド分離領域
１６ａおよび１６ｂ、ソース領域２０、ドレイン領域２
２、およびボディ領域２４の上に付着する。絶縁層２６
は、バック・エンド・オブ・ライン（ＢＥＯＬ）製造工
程（すなわち、後工程）中に層間絶縁体として形成する
ことができる。絶縁層２６は、厚さが２，０００〜３，
０００Åの範囲でよく、好ましくは約２，５００Åの厚
さを有することができる。
化ケイ素などの厚膜絶縁層２６を、フィールド分離領域
１６ａおよび１６ｂ、ソース領域２０、ドレイン領域２
２、およびボディ領域２４の上に付着する。絶縁層２６
は、バック・エンド・オブ・ライン（ＢＥＯＬ）製造工
程（すなわち、後工程）中に層間絶縁体として形成する
ことができる。絶縁層２６は、厚さが２，０００〜３，
０００Åの範囲でよく、好ましくは約２，５００Åの厚
さを有することができる。
【００１８】絶縁層２６を付着した後、図５に示すよう
に、エッチングによってコンタクト孔またはビア１９を
ソース領域２０およびドレイン領域２２まで形成する。
最後に、図６に示すように、ソース・リード２８、ドレ
イン・リード３２、およびゲート・リード３０を形成す
るために金属リードを付着する。ビア１９と金属リード
の形成は、ＢＥＯＬ製造工程中に従来通り行う。工程段
階として示していないが、ボディ・リード２５は、ボデ
ィ領域２４への金属コンタクトを備えた従来のＴ字形構
造として形成される。
に、エッチングによってコンタクト孔またはビア１９を
ソース領域２０およびドレイン領域２２まで形成する。
最後に、図６に示すように、ソース・リード２８、ドレ
イン・リード３２、およびゲート・リード３０を形成す
るために金属リードを付着する。ビア１９と金属リード
の形成は、ＢＥＯＬ製造工程中に従来通り行う。工程段
階として示していないが、ボディ・リード２５は、ボデ
ィ領域２４への金属コンタクトを備えた従来のＴ字形構
造として形成される。
【００１９】同様に、図７に示すように、半導体基板層
１２、絶縁層１４、フィールド分離領域１６ａおよび１
６ｂ、濃くドープされたｐ＋形ソース領域２０およびド
レイン領域２２、軽くドープされたｎ−形ボディ領域２
４、および絶縁層２６を形成するボディ領域２４の上の
厚膜酸化物層を有するＳＯＩ構造から、厚膜酸化物ＰＭ
ＯＳＦＥＴ４０を形成する。最後に、ソース・リード２
８、ドレイン・リード３２、ゲート・リード３０、ボデ
ィ・リード２５を形成するために金属リードを付着す
る。
１２、絶縁層１４、フィールド分離領域１６ａおよび１
６ｂ、濃くドープされたｐ＋形ソース領域２０およびド
レイン領域２２、軽くドープされたｎ−形ボディ領域２
４、および絶縁層２６を形成するボディ領域２４の上の
厚膜酸化物層を有するＳＯＩ構造から、厚膜酸化物ＰＭ
ＯＳＦＥＴ４０を形成する。最後に、ソース・リード２
８、ドレイン・リード３２、ゲート・リード３０、ボデ
ィ・リード２５を形成するために金属リードを付着す
る。
【００２０】以上、ゲートが金属薄膜からなり絶縁体が
ＢＥＯＬ層間絶縁体（ＩＬＤ）である厚膜酸化物ＳＯＩ
ＭＯＳＦＥＴを形成する方法について説明した。本発
明者等は、図８に示したゲート幅「Ｗ」を変化させるこ
とにより、シリコンを融解させ、ソース、ドレイン、お
よびボディ領域を短絡させる障害機構を修正することが
できることを発見した。幅Ｗを広くするほど、故障が発
生する可能性が小さくなる。さらに、図示したように、
所定の長さ「Ｌ」だけボディ領域２４の上に形成された
絶縁層２６を重ねることによって、ＥＳＤ保護を改善す
ることができる。
ＢＥＯＬ層間絶縁体（ＩＬＤ）である厚膜酸化物ＳＯＩ
ＭＯＳＦＥＴを形成する方法について説明した。本発
明者等は、図８に示したゲート幅「Ｗ」を変化させるこ
とにより、シリコンを融解させ、ソース、ドレイン、お
よびボディ領域を短絡させる障害機構を修正することが
できることを発見した。幅Ｗを広くするほど、故障が発
生する可能性が小さくなる。さらに、図示したように、
所定の長さ「Ｌ」だけボディ領域２４の上に形成された
絶縁層２６を重ねることによって、ＥＳＤ保護を改善す
ることができる。
【００２１】厚膜酸化物絶縁体を付着させた後で、メタ
ライゼーション・プロセスを実行して様々な領域へのコ
ンタクトを画定することができる。
ライゼーション・プロセスを実行して様々な領域へのコ
ンタクトを画定することができる。
【００２２】図９（Ａ）に、図６の厚膜酸化物ＮＭＯＳ
ＦＥＴを回路図として示す。図示したように、厚膜酸化
物ＮＭＯＳＦＥＴ１０は、ソース・リード２８、ドレイ
ン・リード３２、ボディ・リード２５、およびゲート・
リード３０を含む。ソース・リード２８は端子Ｂに接続
され、ドレイン・リード３２は端子Ａに接続され、ボデ
ィ・リード２５はＶBに接続され、ゲート・リード３０
はＶgに接続されている。図９（Ｂ）に示したように、
ＮＭＯＳＦＥＴ１０はダイオード記号で表すことができ
る。
ＦＥＴを回路図として示す。図示したように、厚膜酸化
物ＮＭＯＳＦＥＴ１０は、ソース・リード２８、ドレイ
ン・リード３２、ボディ・リード２５、およびゲート・
リード３０を含む。ソース・リード２８は端子Ｂに接続
され、ドレイン・リード３２は端子Ａに接続され、ボデ
ィ・リード２５はＶBに接続され、ゲート・リード３０
はＶgに接続されている。図９（Ｂ）に示したように、
ＮＭＯＳＦＥＴ１０はダイオード記号で表すことができ
る。
【００２３】同様に、図１０（Ａ）に、図７の厚膜酸化
物ＰＭＯＳＦＥＴを回路図として示す。図示したよう
に、厚膜酸化物ＰＭＯＳＦＥＴ４０は、ソース・リード
２８、ドレイン・リード３２、ボディ・リード２５、お
よびゲート・リード３０を含む。図１０（Ｂ）に示すよ
うに、ＰＭＯＳＦＥＴ４０は、ダイオード記号で表すこ
とができる。
物ＰＭＯＳＦＥＴを回路図として示す。図示したよう
に、厚膜酸化物ＰＭＯＳＦＥＴ４０は、ソース・リード
２８、ドレイン・リード３２、ボディ・リード２５、お
よびゲート・リード３０を含む。図１０（Ｂ）に示すよ
うに、ＰＭＯＳＦＥＴ４０は、ダイオード記号で表すこ
とができる。
【００２４】次に、ＮＭＯＳＦＥＴ１０がオンになりＥ
ＳＤ保護を提供する際のＮＭＯＳＦＥＴ１０の動作につ
いて説明する。ＮＭＯＳＦＥＴ１０のボディが、ＮＭＯ
ＳＦＥＴ１０のソースの電圧よりも高い電圧を受けると
きに第１のオン状態となる。この状態になると、順バイ
アスのダイオード属性により、ボディ端子からソース端
子に電流が流れることができる。ＮＭＯＳＦＥＴ１０の
ゲートの電圧がＮＭＯＳＦＥＴ１０のしきい電圧を超え
ると、第２のオン状態になる。この状態になると、オン
になったトランジスタの属性により、ドレイン端子から
ソース端子に電流が流れることができる。
ＳＤ保護を提供する際のＮＭＯＳＦＥＴ１０の動作につ
いて説明する。ＮＭＯＳＦＥＴ１０のボディが、ＮＭＯ
ＳＦＥＴ１０のソースの電圧よりも高い電圧を受けると
きに第１のオン状態となる。この状態になると、順バイ
アスのダイオード属性により、ボディ端子からソース端
子に電流が流れることができる。ＮＭＯＳＦＥＴ１０の
ゲートの電圧がＮＭＯＳＦＥＴ１０のしきい電圧を超え
ると、第２のオン状態になる。この状態になると、オン
になったトランジスタの属性により、ドレイン端子から
ソース端子に電流が流れることができる。
【００２５】同様に、図１０（Ａ）と図１０（Ｂ）に示
したＰＭＯＳＦＥＴ４０の場合、ダイオードの順バイア
ス電圧と等しい大きさだけボディ電圧よりも低い負のパ
ルスが端子Ａに印加されるとき、順バイアスのダイオー
ド属性により、ＰＭＯＳＦＥＴ４０のボディ端子からド
レイン端子に電流が流れることができる。ＰＭＯＳＦＥ
Ｔ４０のゲート端子の電圧がＰＭＳＯＦＥＴ４０のしき
い電圧よりも低いとき第２のオン状態となる。この状態
になると、オンになったトランジスタ特性により、ソー
ス端子からドレイン端子に電流が流れることができる。
したＰＭＯＳＦＥＴ４０の場合、ダイオードの順バイア
ス電圧と等しい大きさだけボディ電圧よりも低い負のパ
ルスが端子Ａに印加されるとき、順バイアスのダイオー
ド属性により、ＰＭＯＳＦＥＴ４０のボディ端子からド
レイン端子に電流が流れることができる。ＰＭＯＳＦＥ
Ｔ４０のゲート端子の電圧がＰＭＳＯＦＥＴ４０のしき
い電圧よりも低いとき第２のオン状態となる。この状態
になると、オンになったトランジスタ特性により、ソー
ス端子からドレイン端子に電流が流れることができる。
【００２６】図１１（Ａ）ないし図１１（Ｃ）は、本発
明の実施形態による様々なＥＳＤ応用例における前述の
ような厚膜酸化物ＮＭＯＳＦＥＴ１０の使用を示す。図
１１（Ａ）に示すように、ＮＭＯＳＦＥＴ１０は、端子
Ａにおいてそのボディ・リード２５がそのドレイン・リ
ード３２に接続されている。端子Ａはパッド３４に接続
され、ソース・リード２８は、端子ＢでＶss（通常、接
地電位）に接続され、ゲート・リード３０は接続されな
い。このＥＳＤ応用例において、厚膜酸化物ＮＭＯＳＦ
ＥＴ１０は、ドレイン端子にボディ結合され、パッド３
４の電圧が、ボディとソース端子の間に既に存在するダ
イオード順バイアス電圧よりも高くなるときにＥＳＤ保
護を提供する。
明の実施形態による様々なＥＳＤ応用例における前述の
ような厚膜酸化物ＮＭＯＳＦＥＴ１０の使用を示す。図
１１（Ａ）に示すように、ＮＭＯＳＦＥＴ１０は、端子
Ａにおいてそのボディ・リード２５がそのドレイン・リ
ード３２に接続されている。端子Ａはパッド３４に接続
され、ソース・リード２８は、端子ＢでＶss（通常、接
地電位）に接続され、ゲート・リード３０は接続されな
い。このＥＳＤ応用例において、厚膜酸化物ＮＭＯＳＦ
ＥＴ１０は、ドレイン端子にボディ結合され、パッド３
４の電圧が、ボディとソース端子の間に既に存在するダ
イオード順バイアス電圧よりも高くなるときにＥＳＤ保
護を提供する。
【００２７】図１１（Ｂ）は、ゲート結合構造の厚膜酸
化物ＮＭＯＳＦＥＴ１０を示す。図示したように、ＮＭ
ＯＳＦＥＴ１０は、端子Ａにおいてそのゲート・リード
３０がそのドレイン・リード３２に接続されている。端
子Ａはパッド３４に接続され、ソース・リード２８は端
子ＢでＶssに接続され、ボディ・リード２５は接続され
ない。このＥＳＤ応用例において、厚膜酸化物ＮＭＯＳ
ＦＥＴ１０は、ドレイン端子にゲート結合され、パッド
３４の電圧がＮＭＯＳＦＥＴ１０のしきい電圧よりも高
くなるとＥＳＤ保護を提供する。パッド３４の電圧がし
きい電圧よりも高くなると、パッドから電源Ｖssに電流
が流れる。
化物ＮＭＯＳＦＥＴ１０を示す。図示したように、ＮＭ
ＯＳＦＥＴ１０は、端子Ａにおいてそのゲート・リード
３０がそのドレイン・リード３２に接続されている。端
子Ａはパッド３４に接続され、ソース・リード２８は端
子ＢでＶssに接続され、ボディ・リード２５は接続され
ない。このＥＳＤ応用例において、厚膜酸化物ＮＭＯＳ
ＦＥＴ１０は、ドレイン端子にゲート結合され、パッド
３４の電圧がＮＭＯＳＦＥＴ１０のしきい電圧よりも高
くなるとＥＳＤ保護を提供する。パッド３４の電圧がし
きい電圧よりも高くなると、パッドから電源Ｖssに電流
が流れる。
【００２８】図１１（Ｃ）は、ボディおよびゲート結合
構造の厚膜酸化物ＮＭＯＳＦＥＴ１０を示す。図示した
ように、ＮＭＯＳＦＥＴ１０は、そのゲート・リード３
０とボディ・リード２５が端子Ａに接続されている。端
子Ａは、パッド３４に接続され、ソース・リード２８
は、端子ＢでＶssに接続されている。このＥＳＤ応用例
では、前に説明したように、厚膜酸化物ＮＭＯＳＦＥＴ
１０は、第１のオン状態および第２のオン状態でＥＳＤ
保護を提供する。
構造の厚膜酸化物ＮＭＯＳＦＥＴ１０を示す。図示した
ように、ＮＭＯＳＦＥＴ１０は、そのゲート・リード３
０とボディ・リード２５が端子Ａに接続されている。端
子Ａは、パッド３４に接続され、ソース・リード２８
は、端子ＢでＶssに接続されている。このＥＳＤ応用例
では、前に説明したように、厚膜酸化物ＮＭＯＳＦＥＴ
１０は、第１のオン状態および第２のオン状態でＥＳＤ
保護を提供する。
【００２９】したがって、ボディ／ゲート結合構造のＮ
ＭＯＳＦＥＴ１０は、以下のように動作する。パッド３
４に正電圧が印加されると、ボディとソースから形成さ
れるｐｎダイオードを介して電荷が放電される。同時
に、ボディ電圧が高くなるにつれて、ＮＭＯＳＦＥＴ１
０のしきい電圧が低くなり、動的しきい値が生成され
る。しきい電圧が下がるとき、ＮＭＯＳＦＥＴのゲート
結合が、ダイオードと並列のＮＭＯＳＦＥＴをオンにす
る。これは、ダイオード属性とトランジスタ特性の並列
動作を有するときのボディ／ゲート結合デバイスの独特
な態様である。ＮＭＯＳＦＥＴ１０は、ボディ結合を使
用してしきい電圧の絶対値を下げ、ゲート結合を使用し
てスナップバック前にトランジスタ素子をオンにする。
ＭＯＳＦＥＴ１０は、以下のように動作する。パッド３
４に正電圧が印加されると、ボディとソースから形成さ
れるｐｎダイオードを介して電荷が放電される。同時
に、ボディ電圧が高くなるにつれて、ＮＭＯＳＦＥＴ１
０のしきい電圧が低くなり、動的しきい値が生成され
る。しきい電圧が下がるとき、ＮＭＯＳＦＥＴのゲート
結合が、ダイオードと並列のＮＭＯＳＦＥＴをオンにす
る。これは、ダイオード属性とトランジスタ特性の並列
動作を有するときのボディ／ゲート結合デバイスの独特
な態様である。ＮＭＯＳＦＥＴ１０は、ボディ結合を使
用してしきい電圧の絶対値を下げ、ゲート結合を使用し
てスナップバック前にトランジスタ素子をオンにする。
【００３０】ＮＭＯＳＦＥＴ１０のボディ／ゲート結合
は、概念的には、大きな電流利得を有するバイポーラ・
トランジスタとして扱うことができる。ドレイン電流は
コレクタ電流として、ボディ（ゲート）電流はベース電
流として、ソース電流はエミッタ電流としてモデル化す
ることができる。解析を容易にするためにこのデバイス
をバイポーラ・デバイスとして扱うことができるが、電
流導通が表面チャネルを通り、ゲートによって制御され
るため、実際にはＮＭＯＳＦＥＴである。ＮＭＯＳＦＥ
Ｔのしきい電圧がケイ素薄膜に印加されるバイアスによ
って調整されるため、「バイポーラ」デバイスの「見か
け」の利得は大きい。これは、小さなバイアスで大きな
バイポーラ利得が現れることを示す。
は、概念的には、大きな電流利得を有するバイポーラ・
トランジスタとして扱うことができる。ドレイン電流は
コレクタ電流として、ボディ（ゲート）電流はベース電
流として、ソース電流はエミッタ電流としてモデル化す
ることができる。解析を容易にするためにこのデバイス
をバイポーラ・デバイスとして扱うことができるが、電
流導通が表面チャネルを通り、ゲートによって制御され
るため、実際にはＮＭＯＳＦＥＴである。ＮＭＯＳＦＥ
Ｔのしきい電圧がケイ素薄膜に印加されるバイアスによ
って調整されるため、「バイポーラ」デバイスの「見か
け」の利得は大きい。これは、小さなバイアスで大きな
バイポーラ利得が現れることを示す。
【００３１】ＮＭＯＳＦＥＴのしきい電圧は、チャネル
の寸法によって制御することができる。チャネルの長さ
が短いほどしきい電圧は低くなる。しきい値調整注入物
（しきい電圧を制御するために使用される従来の注入
物）を変化させることによって、しきい電圧を容易に変
化させることができる。
の寸法によって制御することができる。チャネルの長さ
が短いほどしきい電圧は低くなる。しきい値調整注入物
（しきい電圧を制御するために使用される従来の注入
物）を変化させることによって、しきい電圧を容易に変
化させることができる。
【００３２】以上の説明は厚膜酸化物ＮＭＯＳＦＥＴデ
バイスについて示したものであるが、同様の説明をＰＭ
ＯＳＦＥＴデバイスにも適用することができる。したが
って、ＰＭＯＳＦＥＴデバイスも、ボディ結合構成、ゲ
ート結合構成、またはボディ／ゲート結合構成で構成す
ることができる。図１１（Ｄ）は、ボディ／ゲート結合
デバイスとして構成されたＰＭＯＳＦＥＴ４０を示す。
図に示したように、ボディ・リード２５、ゲート・リー
ド３０、およびドレイン・リード３２は、端子Ａに接続
されている。ソース・リード２８は、端子ＢでＶssに接
続され、端子Ａはパッド３４に接続されている。
バイスについて示したものであるが、同様の説明をＰＭ
ＯＳＦＥＴデバイスにも適用することができる。したが
って、ＰＭＯＳＦＥＴデバイスも、ボディ結合構成、ゲ
ート結合構成、またはボディ／ゲート結合構成で構成す
ることができる。図１１（Ｄ）は、ボディ／ゲート結合
デバイスとして構成されたＰＭＯＳＦＥＴ４０を示す。
図に示したように、ボディ・リード２５、ゲート・リー
ド３０、およびドレイン・リード３２は、端子Ａに接続
されている。ソース・リード２８は、端子ＢでＶssに接
続され、端子Ａはパッド３４に接続されている。
【００３３】立下りパルスがパッド３４に印加されると
き、電流は、ＰＭＯＳＦＥＴ構造のボディとドレインか
らなるｎ−ｐダイオードを介して放電される。これと同
時に、ボディの電圧が下がるにつれて、ＰＭＯＳＦＥＴ
４０のしきい電圧が下り、この場合も動的しきい値が生
成される。しきい電圧が下がるにつれて、ＰＭＯＳＦＥ
Ｔのゲート結合が、ダイオードと並列のトランジスタを
オンにする。つまり、ＰＭＯＳＦＥＴ４０は、ボディ結
合を使用してしきい電圧の絶対値を下げ、ゲート結合を
使用して、ＰＦＥＴスナップバックの前にトランジスタ
をオンにする。
き、電流は、ＰＭＯＳＦＥＴ構造のボディとドレインか
らなるｎ−ｐダイオードを介して放電される。これと同
時に、ボディの電圧が下がるにつれて、ＰＭＯＳＦＥＴ
４０のしきい電圧が下り、この場合も動的しきい値が生
成される。しきい電圧が下がるにつれて、ＰＭＯＳＦＥ
Ｔのゲート結合が、ダイオードと並列のトランジスタを
オンにする。つまり、ＰＭＯＳＦＥＴ４０は、ボディ結
合を使用してしきい電圧の絶対値を下げ、ゲート結合を
使用して、ＰＦＥＴスナップバックの前にトランジスタ
をオンにする。
【００３４】図１２は、第１の状態のＥＳＤ保護デバイ
ス５０内で一緒に動作するＮＭＯＳＦＥＴ１０とＰＭＯ
ＳＦＥＴ４０を示す。ＮＭＯＳＦＥＴ１０は、端子Ｂに
おいてＶDDに結合され、端子Ａにおいてパッド３４に結
合される、ＰＭＯＳＦＥＴ４０は、端子ＢにおいてＶss
に結合され、端子Ａにおいてパッド３４に結合される。
ＶDDは、所定の高い供給電圧たとえば３．４Ｖであり、
Ｖssは、所定の低い供給電圧たとえば接地電圧である。
入力信号がパッド３４に印加されるとき、ＮＭＯＳＦＥ
Ｔ１０は、より多くの電流を端子Ｂに流すことによって
ＶDDへの入力信号（および、しきい値電圧）を変化させ
る。ＰＭＯＳＦＥＴ４０は、入力信号がＶssよりも低く
なるときに入力信号をＶss（しきい値電圧を引いた値）
にクランプする。入力信号が、Ｖssよりもしきい値電圧
の大きさだけ低くなると、ＰＭＯＳＦＥＴ４０は、電源
Ｖssからデバイスにより多くの電流を流す。このよう
に、所定の高い供給電圧よりも高い入力信号および低い
供給電圧より低い入力信号のＥＳＤ保護が提供される。
ス５０内で一緒に動作するＮＭＯＳＦＥＴ１０とＰＭＯ
ＳＦＥＴ４０を示す。ＮＭＯＳＦＥＴ１０は、端子Ｂに
おいてＶDDに結合され、端子Ａにおいてパッド３４に結
合される、ＰＭＯＳＦＥＴ４０は、端子ＢにおいてＶss
に結合され、端子Ａにおいてパッド３４に結合される。
ＶDDは、所定の高い供給電圧たとえば３．４Ｖであり、
Ｖssは、所定の低い供給電圧たとえば接地電圧である。
入力信号がパッド３４に印加されるとき、ＮＭＯＳＦＥ
Ｔ１０は、より多くの電流を端子Ｂに流すことによって
ＶDDへの入力信号（および、しきい値電圧）を変化させ
る。ＰＭＯＳＦＥＴ４０は、入力信号がＶssよりも低く
なるときに入力信号をＶss（しきい値電圧を引いた値）
にクランプする。入力信号が、Ｖssよりもしきい値電圧
の大きさだけ低くなると、ＰＭＯＳＦＥＴ４０は、電源
Ｖssからデバイスにより多くの電流を流す。このよう
に、所定の高い供給電圧よりも高い入力信号および低い
供給電圧より低い入力信号のＥＳＤ保護が提供される。
【００３５】図１２に示すように、混合電圧インタフェ
ースを使用するときは、他の段たとえば第１段のＥＳＤ
保護デバイス５０に第２段のＥＳＤ保護デバイス６０を
追加することができる。第１段は、信号パッドと次の段
の間に接続され、ＶDDよりも高い電圧とＶssよりも低い
電圧を有するＥＳＤ事象から保護する。第２段６０は、
第１段５０とおそらくさらに別の段（図示せず）の間に
接続され、ＶEEよりも高い電圧（たとえば、４．１ボル
ト）とＶssよりも低い電圧を有するＥＳＤ事象から保護
する。したがって、信号出力６２は、４．１ボルト（た
とえば）と０ボルト（たとえば）のアース電圧の間でク
ランプされる。
ースを使用するときは、他の段たとえば第１段のＥＳＤ
保護デバイス５０に第２段のＥＳＤ保護デバイス６０を
追加することができる。第１段は、信号パッドと次の段
の間に接続され、ＶDDよりも高い電圧とＶssよりも低い
電圧を有するＥＳＤ事象から保護する。第２段６０は、
第１段５０とおそらくさらに別の段（図示せず）の間に
接続され、ＶEEよりも高い電圧（たとえば、４．１ボル
ト）とＶssよりも低い電圧を有するＥＳＤ事象から保護
する。したがって、信号出力６２は、４．１ボルト（た
とえば）と０ボルト（たとえば）のアース電圧の間でク
ランプされる。
【００３６】図を参照して特定の例および要素を示した
が、その他の要素の組合せを使用できることは理解され
よう。たとえば、図１２に示した第１段のＥＳＤ保護デ
バイス５０は、２つのＮＭＯＳＦＥＴ、２つのＰＭＯＳ
ＦＥＴ、または１つのＮＭＯＳＦＥＴと１つのＰＭＯＳ
ＦＥＴから構成することができる。さらに、様々な要素
の組合せのいくつかの段を使用することができる。アサ
デラギらの特許は、'８５７号特許におけるＥＳＤ保護
回路網の様々な組合せを開示しており、それらの組合せ
を、参照により本明細書に組み込む。
が、その他の要素の組合せを使用できることは理解され
よう。たとえば、図１２に示した第１段のＥＳＤ保護デ
バイス５０は、２つのＮＭＯＳＦＥＴ、２つのＰＭＯＳ
ＦＥＴ、または１つのＮＭＯＳＦＥＴと１つのＰＭＯＳ
ＦＥＴから構成することができる。さらに、様々な要素
の組合せのいくつかの段を使用することができる。アサ
デラギらの特許は、'８５７号特許におけるＥＳＤ保護
回路網の様々な組合せを開示しており、それらの組合せ
を、参照により本明細書に組み込む。
【００３７】図１３は、要素のもう１つの組合せを示
す。図に示したように、第１段の保護デバイス５０は、
厚膜酸化物ＮＭＯＳＦＥＴ１０と厚膜酸化物ＰＭＯＳＦ
ＥＴ４０からなる。第２段の保護デバイス６０は、薄膜
酸化物ＮＭＯＳＦＥＴ６６と薄膜酸化物ＰＭＯＳＦＥＴ
６８からなる。第２段は、直列抵抗器６４によって第１
段に結合される。
す。図に示したように、第１段の保護デバイス５０は、
厚膜酸化物ＮＭＯＳＦＥＴ１０と厚膜酸化物ＰＭＯＳＦ
ＥＴ４０からなる。第２段の保護デバイス６０は、薄膜
酸化物ＮＭＯＳＦＥＴ６６と薄膜酸化物ＰＭＯＳＦＥＴ
６８からなる。第２段は、直列抵抗器６４によって第１
段に結合される。
【００３８】図１４は、ＥＳＤ保護を提供する厚膜酸化
物トランジスタ７０を有するもう１つの実施形態を示
す。厚膜酸化物トランジスタ７０は、第１段に接続さ
れ、第１段は、薄膜酸化物ＮＭＯＳＦＥＴ６６と薄膜酸
化物ＰＭＯＳＦＥＴ６８を含む。厚膜酸化物トランジス
タ７０のボディおよびゲートが、Ｖss（または接地基準
電位）に接続され、ドランジスタ７０のソースやドレイ
ンに接続されないことを理解されよう。したがって、こ
の実施形態において、トランジスタは、ボディ／ゲート
結合ではない。
物トランジスタ７０を有するもう１つの実施形態を示
す。厚膜酸化物トランジスタ７０は、第１段に接続さ
れ、第１段は、薄膜酸化物ＮＭＯＳＦＥＴ６６と薄膜酸
化物ＰＭＯＳＦＥＴ６８を含む。厚膜酸化物トランジス
タ７０のボディおよびゲートが、Ｖss（または接地基準
電位）に接続され、ドランジスタ７０のソースやドレイ
ンに接続されないことを理解されよう。したがって、こ
の実施形態において、トランジスタは、ボディ／ゲート
結合ではない。
【００３９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４０】（１）静電放電保護のためのシリコン・オ
ン・インシュレータ電界効果トランジスタであって、第
１の端子を提供するソースと、第２の端子を提供するド
レインと、第３の端子を提供するボディと、厚膜酸化物
層と金属コンタクトから形成され、第４の端子を提供す
るゲートとを備え、ゲートが、バック・エンド・オブ・
ライン工程中に形成されるトランジスタ。 （２）ドレインが、ゲートとボディの少なくとも一方に
結合されている上記（１）に記載のトランジスタ。 （３）ドレインが信号パッドに結合されるように適合さ
れ、ソースが基準電位に接続されるように適合されてい
る上記（２）に記載のトランジスタ。 （４）信号パッドから信号を受け取るシリコン・オン・
インシュレータ回路網であって、ソース、ドレイン、ボ
ディ、および厚膜酸化物ゲートを有し、ドレイン、ボデ
ィ、およびゲートが接続された少なくとも１つの電界効
果トランジスタと、ドレインに結合された第１の端子
と、ソースに結合された第２の端子と、第１の端子と第
２の端子の一方に結合された信号パッドとを含み、トラ
ンジスタが、受け取った信号に応答して、所定の電圧範
囲内の電圧だけを生成することにより受け取った信号に
対する静電放電保護を提供するトランジスタ。 （５）厚膜酸化物電界効果トランジスタを形成する方法
であって、 ａ）浅いトレンチ分離によって形成された第１の導電型
の半導体アイランドを有するシリコン・オン・インシュ
レータ構造を提供する段階と、 ｂ）第２の導電型のドーパントで半導体アイランドの個
別のソース領域と個別のドレイン領域を形成し、第１の
導電型の残りの領域をボディ領域とする段階と、 ｃ）半導体アイランド上に絶縁層を形成する段階と、 ｄ）絶縁層をエッチングして、ボディ領域上に厚膜酸化
物ゲート領域を形成する段階と、 ｅ）ソース、ドレイン、ボディおよびゲート領域を接触
させる金属リードを形成する段階とを含む方法。 （６）段階ｄ）が、静電放電保護を改善するためにゲー
ト領域を超えて絶縁層を重ねることを含む上記（５）に
記載の方法。 （７）段階ｅ）が、静電放電保護を改善するためにゲー
ト領域と接触する金属リードの幅を広げることを含む上
記（６）に記載の方法。 （８）絶縁層が、２，０００〜３，０００オングストロ
ームの範囲の厚さを有する二酸化ケイ素から形成される
上記（５）ないし（７）のいずれか一項に記載の方法。 （９）段階ｅ）が、ゲート、ボディおよびドレイン領域
を第１の端子に接続し、ソース領域を第２の端子に接続
する上記（８）に記載の方法。 （１０）段階ｅ）が、第１の端子と第２の端子の一方に
電気的に接続されたパッドを形成し、第１の端子と第２
の端子のうちの他方に電気的に接続された電圧基準端子
を形成することを含む上記（９）に記載の方法。 （１１）信号パッドから信号を受け取るシリコン・オン
・インシュレータ回路網であって、静電放電保護のため
に前記信号に応答する少なくとも１つのシリコン・オン
・インシュレータ厚膜酸化物トランジスタを含む回路
網。 （１２）前記厚膜酸化物トランジスタが、ソース、ドレ
イン、ボディ、およびゲートを有し、ドレインに結合さ
れた第１の端子と、ゲートおよびボディに結合された第
２の端子と、ソースに結合された信号パッドとを含む上
記（１１）に記載の方法。 （１３）前記厚膜酸化物トランジスタが、ソース、ドレ
イン、ボディ、およびゲートを有し、前記ボディとゲー
トが、前記ドレインおよびソースのうちの一方に結合さ
れている上記（１１）に記載の回路網。
ン・インシュレータ電界効果トランジスタであって、第
１の端子を提供するソースと、第２の端子を提供するド
レインと、第３の端子を提供するボディと、厚膜酸化物
層と金属コンタクトから形成され、第４の端子を提供す
るゲートとを備え、ゲートが、バック・エンド・オブ・
ライン工程中に形成されるトランジスタ。 （２）ドレインが、ゲートとボディの少なくとも一方に
結合されている上記（１）に記載のトランジスタ。 （３）ドレインが信号パッドに結合されるように適合さ
れ、ソースが基準電位に接続されるように適合されてい
る上記（２）に記載のトランジスタ。 （４）信号パッドから信号を受け取るシリコン・オン・
インシュレータ回路網であって、ソース、ドレイン、ボ
ディ、および厚膜酸化物ゲートを有し、ドレイン、ボデ
ィ、およびゲートが接続された少なくとも１つの電界効
果トランジスタと、ドレインに結合された第１の端子
と、ソースに結合された第２の端子と、第１の端子と第
２の端子の一方に結合された信号パッドとを含み、トラ
ンジスタが、受け取った信号に応答して、所定の電圧範
囲内の電圧だけを生成することにより受け取った信号に
対する静電放電保護を提供するトランジスタ。 （５）厚膜酸化物電界効果トランジスタを形成する方法
であって、 ａ）浅いトレンチ分離によって形成された第１の導電型
の半導体アイランドを有するシリコン・オン・インシュ
レータ構造を提供する段階と、 ｂ）第２の導電型のドーパントで半導体アイランドの個
別のソース領域と個別のドレイン領域を形成し、第１の
導電型の残りの領域をボディ領域とする段階と、 ｃ）半導体アイランド上に絶縁層を形成する段階と、 ｄ）絶縁層をエッチングして、ボディ領域上に厚膜酸化
物ゲート領域を形成する段階と、 ｅ）ソース、ドレイン、ボディおよびゲート領域を接触
させる金属リードを形成する段階とを含む方法。 （６）段階ｄ）が、静電放電保護を改善するためにゲー
ト領域を超えて絶縁層を重ねることを含む上記（５）に
記載の方法。 （７）段階ｅ）が、静電放電保護を改善するためにゲー
ト領域と接触する金属リードの幅を広げることを含む上
記（６）に記載の方法。 （８）絶縁層が、２，０００〜３，０００オングストロ
ームの範囲の厚さを有する二酸化ケイ素から形成される
上記（５）ないし（７）のいずれか一項に記載の方法。 （９）段階ｅ）が、ゲート、ボディおよびドレイン領域
を第１の端子に接続し、ソース領域を第２の端子に接続
する上記（８）に記載の方法。 （１０）段階ｅ）が、第１の端子と第２の端子の一方に
電気的に接続されたパッドを形成し、第１の端子と第２
の端子のうちの他方に電気的に接続された電圧基準端子
を形成することを含む上記（９）に記載の方法。 （１１）信号パッドから信号を受け取るシリコン・オン
・インシュレータ回路網であって、静電放電保護のため
に前記信号に応答する少なくとも１つのシリコン・オン
・インシュレータ厚膜酸化物トランジスタを含む回路
網。 （１２）前記厚膜酸化物トランジスタが、ソース、ドレ
イン、ボディ、およびゲートを有し、ドレインに結合さ
れた第１の端子と、ゲートおよびボディに結合された第
２の端子と、ソースに結合された信号パッドとを含む上
記（１１）に記載の方法。 （１３）前記厚膜酸化物トランジスタが、ソース、ドレ
イン、ボディ、およびゲートを有し、前記ボディとゲー
トが、前記ドレインおよびソースのうちの一方に結合さ
れている上記（１１）に記載の回路網。
【図１】'８５７号特許の図２と図３によるボディ結合
およびゲート結合ダイオードとして構成されたｎチャネ
ルＦＥＴ（ＮＦＥＴ）の回路図である。
およびゲート結合ダイオードとして構成されたｎチャネ
ルＦＥＴ（ＮＦＥＴ）の回路図である。
【図２】'８５７号特許の図５と図６によるボディ結合
とゲート結合ダイオードとして構成されたｐチャネルＦ
ＥＴ（ＰＦＥＴ）の回路図である。
とゲート結合ダイオードとして構成されたｐチャネルＦ
ＥＴ（ＰＦＥＴ）の回路図である。
【図３】本発明の好ましい実施形態による様々な製造段
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
【図４】本発明の好ましい実施形態による様々な製造段
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
【図５】本発明の好ましい実施形態による様々な製造段
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
【図６】本発明の好ましい実施形態による様々な製造段
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
階にあるＳＯＩ ＮＭＯＳＦＥＴの構造の断面図であ
る。
【図７】本発明の好ましい実施形態によるＳＯＩ ＰＭ
ＯＳＦＥＴ構造の断面図である。
ＯＳＦＥＴ構造の断面図である。
【図８】ボディ領域と厚膜酸化物領域とゲート領域の関
係を示すＳＯＩ ＭＯＳＦＥＴの構造の断面図である。
係を示すＳＯＩ ＭＯＳＦＥＴの構造の断面図である。
【図９】図６のＳＯＩ ＮＭＯＳＦＥＴの回路図であ
る。
る。
【図１０】図７のＳＯＩ ＰＭＯＳＦＥＴの回路図であ
る。
る。
【図１１】ＳＯＩ ＦＥＴの回路図であり、（Ａ）〜
（Ｃ）は、本発明の好ましい実施形態による様々な結合
構成を示す図６のＮＭＯＳＦＥＴであり、（Ｄ）は、本
発明の好ましい実施形態によるボディ結合およびゲート
結合構成を示す図７のＳＯＩＰＭＯＳＦＥＴの回路図で
ある。
（Ｃ）は、本発明の好ましい実施形態による様々な結合
構成を示す図６のＮＭＯＳＦＥＴであり、（Ｄ）は、本
発明の好ましい実施形態によるボディ結合およびゲート
結合構成を示す図７のＳＯＩＰＭＯＳＦＥＴの回路図で
ある。
【図１２】図１１（Ｃ）のＮＭＯＳＦＥＴと図１１
（Ｄ）のＰＭＯＳＦＥＴを使用するＥＳＤ保護デバイス
の例示的な回路図である。
（Ｄ）のＰＭＯＳＦＥＴを使用するＥＳＤ保護デバイス
の例示的な回路図である。
【図１３】薄膜酸化物デバイスと厚膜酸化物デバイスの
異なる組合せを示すＥＳＤ保護デバイスの例示的な回路
図である。
異なる組合せを示すＥＳＤ保護デバイスの例示的な回路
図である。
【図１４】薄膜酸化物デバイスと厚膜酸化物デバイスの
異なる組合せを示すＥＳＤ保護デバイスの例示的な回路
図である。
異なる組合せを示すＥＳＤ保護デバイスの例示的な回路
図である。
１０ ＮＭＯＳＦＥＴ
１２ 半導体基板層
１４ 絶縁層
１６ａ フィールド分離領域
１８ 半導体層
１９ ビア
２０ ソース領域
２２ ドレイン領域
２４ ボディ領域
２５ ボディ・リード
２６ 絶縁層
２８ ソース・リード
３０ ゲート・リード
３２ ドレイン・リード
３４ パッド
５０ 保護デバイス
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/092
(72)発明者 マリオ・エム・ペレラ
アメリカ合衆国32653 フロリダ州ゲイ
ンズヴィル ノースウェスト・サーティ
ーフォース・ドライブ6211
(72)発明者 スチーブン・エイチ・ヴォールドマン
アメリカ合衆国05403 バーモント州サ
ウス・バーリントン オールド・ファー
ム75
(56)参考文献 特開 平７−244294（ＪＰ，Ａ)
米国特許5811857（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/822
H01L 21/8238
H01L 27/04
H01L 27/092
Claims (2)
- 【請求項１】信号パッドから信号を受け取るシリコン・
オン・インシュレータ（ＳＯＩ）回路網であって、 ソース、ドレイン、ボディを有するＳＯＩ構造と、前記
ＳＯＩ構造の上に設けられた２０００〜３０００オング
ストロームの範囲の厚さを有する厚膜酸化物と、該厚膜
酸化物の上面に設けられた金属コンタクトから形成され
たゲートを有し、前記ドレイン、ボディ、およびゲート
が互いに接続された少なくとも１つの電界効果トランジ
スタと、 前記ドレインに接続された第１の端子と、 前記ソースに接続された第２の端子と、 を含み、 第１の端子が信号パッドに接続されると共に直列抵抗器
を介して薄膜酸化物トランジスタからなる保護デバイス
に接続され、 第２の端子が基準電位に接続され、 前記ボディは第１の幅を有し、前記厚膜酸化物は第２の
幅を有し前記ボディの第１の幅を覆うように前記ボディ
の上に設けられ、 前記厚膜酸化物は、前記ＳＯＩ構造に前記ボディが形成
された後に、前記第２の幅が前記第１の幅よりも所定の
長さだけ大きくなるように前記ボディの上に重ねて設け
られ、 前記トランジスタが、受け取った信号に応答して、所定
の電圧範囲内の電圧だけを生成することにより受け取っ
た信号に対する静電放電保護を提供する、 （ＳＯＩ）回路網。 - 【請求項２】信号パッドから信号を受け取るシリコン・
オン・インシュレータ（ＳＯＩ）回路網であって、静電
放電保護を行うために前記信号に応答する少なくとも１
つの厚膜酸化物トランジスタを有し、該厚膜酸化物トラ
ンジスタが、 ＳＯＩ構造と、 ＳＯＩ構造に設けられたソース、ドレイン、ボディと、 前記ＳＯＩ構造の上に設けられた２０００〜３０００オ
ングストロームの範囲の厚さを有する厚膜酸化物層と、
該厚膜酸化物層の上面に設けられた金属コンタクトから
形成されたゲートを有し、 前記ドレインが前記ゲートとボディの少なくとも一方に
接続され、 前記ドレインが信号パッドに接続されると共に直列抵抗
器を介して薄膜酸化物トランジスタからなる保護デバイ
スに接続され、 前記ソースが基準電位に接続され、 前記ボディは第１の幅を有し、前記厚膜酸化物層は第２
の幅を有し前記ボディの第１の幅を覆うように前記ボデ
ィの上に設けられ、 前記厚膜酸化物層は、前記ＳＯＩ構造に前記ボディが形
成された後に、前記第２の幅が前記第１の幅よりも所定
の長さだけ大きくなるように前記ボディの上に重ねて設
けられる、 （ＳＯＩ）回路網。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/227,695 US6323522B1 (en) | 1999-01-08 | 1999-01-08 | Silicon on insulator thick oxide structure and process of manufacture |
| US09/227695 | 1999-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208779A JP2000208779A (ja) | 2000-07-28 |
| JP3537035B2 true JP3537035B2 (ja) | 2004-06-14 |
Family
ID=22854114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37312699A Expired - Fee Related JP3537035B2 (ja) | 1999-01-08 | 1999-12-28 | シリコン・オン・インシュレータ回路網 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6323522B1 (ja) |
| JP (1) | JP3537035B2 (ja) |
| KR (1) | KR100351648B1 (ja) |
| CN (1) | CN1152436C (ja) |
| SG (1) | SG83758A1 (ja) |
| TW (1) | TW457585B (ja) |
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