TW457585B - Silicon on insulator thick oxide structure and process of manufacture - Google Patents

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Description

457585 A7 B7 五、發明說明（1) 發明領域 (請先閱讀背面之注意事項再填寫本頁) 一般，本發明有關一絕緣體上矽（SOI)型半導體裝置， 且特別有關在網絡中一提供靜電放電（ESD)保護之本體及 閘極耦合厚氧化物結構。 發明背景 保護網絡典型地使用於積體電路保護其内部元件免於靜 電放電（ESD)。在本體半導體元件中，元件可製造來在一 靜電放電（ESD)事件期間消耗過量之電荷。用於ESD保護 元件之常見型式包含金屬氧化物半導體場效應電晶體 (MOSFETs)及厚場氧化物（TFO)貫穿裝置。在每個這些元 件中，該元件之崩潰電壓由一在該元件範園内之p-n接面 之崩潰電壓決定。該p-n接面之區域通常是大的足以在一 靜電放電（ESD)事件期間消耗過量之電荷。 經濟部智慧財產局員工消費合作社印製 隨著對一半導體裝置要求具有較高速操作之增加，形成 在一絕緣體上矽（SOI)基板上之積體電路正引起注意。使 用在本體半導體装置之靜電放電（ESD)保護之元件不易在 SOI上由它們自行使用之。因爲緊接在擴散區下面之埋入 (buried)氧化層，該p-n接面之多數區域被遺失。因此， 一非常小區域從該靜電放電（ESD)事件中消耗過量之電荷 是有效的°因該能量未有效地消耗，則該裝置可能過熱並 發生永久損害。 己製造能提供靜電放電（ESD)保護之不同的絕緣體上矽 (SOI)結構。此類結構之一係揭示於1998年6月2日發證給 Okumura之美國專利號碼5,760,444中。Okumura描述在製 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 457585 A7 B7 五、發明說明（2) 造方法期間與一金屬氧化物半導體場效應電晶體 (MOSFET)結合之分開之靜電放電（ESD)二極體裝置。該 二極體是透過該汲極區與金屬氧化物半導體場效應電晶體 (MOSFET)電性連接。當一過量電位被施加於該金屬氧化 物半導體場效應電晶體（MOSFET)之汲極區時，該二極體 是順向偏壓，用以提供電子電荷在二極體中流動之路徑。 結果，該絕緣體上矽（SOI)半導體裝置具有一靜電崩潰之 電阻値。此裝置之缺點是它在製造期間需要額外處理步 驟；當仍提供靜電放電（ESD)保護時，它也缺少該裝置如 何連接到其他裝置之彈性。 另一結構係揭示於1998年6月3 0日發證給Gilbert et al.之 美國專利號碼5,773,326。Gilbert et aL描述一分成一靜電 放電（ESD)部分及一電路圖部分之絕緣體上矽（SOI)結 構。該靜電放電（ESD)部分需要一厚絕緣體上矽（SOI)層 來作用。該厚絕緣體上矽（SOI)層用於分布該靜電放電 (ESD)電流及熱度越過一大區域，由此改善該絕緣體上矽 (SOI)結構之能力來反抗一靜電放電（ESD)事件。 又另一結構係揭示於1998年3月1 0日發證給Smith之美 國專利號碼5,726,844。Smith描述一用於絕緣體上矽（SOI) 裝置之保護電路，其在該保護電路中使用一繫於本體之金 屬氧化物半導體場效應電晶體（MOSFET)及齊納二極體。 因爲該金屬氧化物半導體場效應電晶體（MOSFET)具有一 薄閘極氧化物，需要一些齊納二極體來保護過多電壓及不 足電壓之情形。 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） I --------- I---^ 裝 ------!訂------線 γ {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 457585 A7 B7 五、發明說明（3)
又另一結構係揭示於1997年1 1月4日發證給Smith et al. 之美國專利號碼5,683,91 8。Smith ei al.描述一使用在一絕 緣體上矽（SOI)裝置保護網中之繫於本體金屬氧化物半導 體場效應電晶體（MOSFET)。該靜電放電（ESD)保護裝置 具有一脆弱薄閘極氧化物及需要一大片矽佈局區域方能有 效的作用D 另一用於保護厚絕緣體上矽（SOI)電路免於靜電放電 (ESD)之方法係發現於美國專利號碼5,81 1,857中。1998 年9月22日發證給Assaderaghi et al .之’857專利。在此整 合作爲參考。Assaderaghi et al.揭示從一用於提供靜電放 電（ESD)保護之絕緣體上矽（SOI)金屬氧化物半導體場效 應電晶體（MOSFET)所形成之本體耦合閘極（BCG)二極體 之絕緣體上矽（SOI)電路。使用η型金屬氧化物半導體場效 應電晶體（NMOSFET)及ρ型金屬氧化物半導體場效應電晶 體（PMOSFET)兩者產生一二極體之順向偏壓操作。參考 圖 1 a-1 d (其相應 Assaderaghi etal.之圖 2、3、4、5及6)，該 本體耦合閘（BCG)二極體之二架構被揭示。圖1 a説明一 η 型金屬氧化物半導體場效應電晶體（NMOSFET) 100之電路 概要圖。如展示，η型金屬氧化物丰導體場效應電晶體 (NMOSFET) 100包括一源極108、一汲極106、一本體 104、及一閘極102。該汲極、本體、及閘極係連接在A節 點上。當A節點電壓是大於B節點時，η型金屬氧化物半 導體場效應電晶體（NMOSFET) 100導通，藉此提供靜電放 電（ESD)保護°實際上，如圖1 b所示，以該二極體符號來 -6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） -----------γ 裝-------訂---------線~ ' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 5 7 5 8 5 A7 B7 五、發明說明（4) 代表η型金屬氧化物丰導體場效應電晶體（NMOSFET) 100 ° 同樣地，如圖1 c及1 d所示，一 ρ型金屬氧化物半導體場 效應電晶體（PMOSFET) 110包括一源極108、一汲極106、 一本體104、及一閘極102。該汲極、本體 '及閘極係連接 在A節點上。當B節點電壓是大於A節點時，ρ型金屬氧化 物半導體場效應電晶體（PMOSFET) 110導通，藉此提供靜 電放電（ESD)保護。實際上，如圖1 d所示，以該二極體符 號來代表ρ型金屬氧化物半導體場效應電晶體（PMOSFET) 110。 然而，將了解Assaderaghi et al.揭示之該η型金屬氧化物 半導體場效應電晶體（NMOSFET)及該ρ型金屬氧化物半導 體場效應電晶體（PMOSFET)兩者都是利用薄閘氧化物形 成，因此，對於高電壓靜電放電（ESD)事件兩者都是脆弱 的。此外，該金屬氧化物半導體場效應電晶體（MOSFETs) 需要該本體與該閘極及該汲極接觸。此要求限制該金屬氧 化物半導體場效應電晶體（MOSFETs)之彈性。 仍存在形成一用於絕緣體上矽（SOI)裝置保護網之需 要，其將允許保護該裝置免於觸到一積體電路輸入/輸出 墊之靜電放電（ESD)電位。具有一提供足夠的靜電放電 (ESD)保護之半導體結構是有利於，但需要一小區域作爲 熱消散區。若該結構能以一容易地與現存的半導體方法整 合之方法製造也是有利於。 本紙張尺度適用甲國國家標準（CNS)A4規格（210 X 297公爱） ------------*^--------訂---------線I ' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 457585 Α7 ----Β7 五、發明說明（5 ) 發明彳n 符合這需要及其他需要，及考慮到它的目的，本發明係 指向於一提供靜電放電（ESD)保護之絕緣體上矽（S0I)場 效應電晶體結構。該結構具有—源極、一汲極、—本體、 及一閘極。該閘極是由一厚氧化層及金屬接面所形成。該 問極是在該線後端（BE〇L)方法期間所形成。該電晶體可 爲一 P型電晶體或一 η型電晶體。該電晶體可具有此汲極 繫於到該閘極或該本體’或都到該閘極及該本體。當如使 用一保護裝置時’該汲極係繫於到一信號墊及該源極係繫 於到一電位參考。 形成該厚氧化物場效應電晶體之方法包含下面步驟。首 先’ 一絕緣體上矽（SOI)具有由淺溝渠隔離技術形成之一 半導體島；該半導體島是第一導電型。然後，一分離源極 區及一分離汲極區在該島中係形成’使用一具有第二導電 型之攙雜物；第一導電型之剩餘區形成該本體區。—絕緣 層沉積在該島之上。該絕緣層從一厚氧化物閘極區來蝕刻 在認本體區之上。最後，金屬鉛係形成而接觸該源極、汲 極、本體、及閘極區。 可了解前面一般性説明及下列詳細說明兩者係爲典型的 而非本發明之限制。 圖式之簡單説明 本發明在閲讀下面詳細説明時參考附圖最被了解。圖式 所包括係爲下列圖形： 圖ΐ a及1 b係根據8 5 7專利之圖2及3中—^通道場效電晶 -8- 本紙張尺度適用+國國家標準（CNS)A4規格（210 X 297公釐） ------II------^裝--------訂---------線^ (請先閱讀背面之注意事項再填寫本頁) 45758b 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（6) 體（NFET)安裝成一本體耦合及閘極耦合二極體之電路概 要圖； 圖1 c及1 d係根據’ 857專利之圖5及6之一;p通道場效電晶 體（PFET)安裝成一本體耦合及閘極耦合二極體之電路概 要圖； 圖2a-2d係根據本發明之較佳具體實施例之不同的製造 階段下一絕緣體上矽（SOI) η型金屬氧化物半導體場效應 電晶體（NMOSFET)結構之剖面圖； 圖2 e係根據本發明之較佳具體實施例之一絕緣體上矽 (SOI) p型金屬氧化物半導體場效應電晶體（PMOSFET)結構 之剖面圖； 圖2 f係展示在本體、厚氧化物、及閉極區間之關係中一 絕緣體上矽（SOI)金屬氧化物半導體場效應電晶體 (MOSFET)結構之剖面圖； 圖3 a及3 b係圖2 d之絕緣體上石夕（SOI) η型金屬氧化物半 導體場效應電晶體（NMOSFET)之電路概要圖； 圖4 a及4 b係圖2 e之絕緣體上矽（SOI) p型金屬氧化物半 導體場效應電晶體（PMOSFET)之電路概要圖； 圖5a-5c係根據本發明之較佳具體實施例來展示不同耦 合安排之圖2 d之絕緣體上矽（SOI) η型金屬氧化物半導體 場效應電晶體（NMOSFET)之電路概要圖； 圖6係根據本發明之較佳具體實施例來展示一本體耦合 及閘極耦合安排之圖2 e之絕緣體上矽（SOI) p型金屬氧化 物半導體場效應電晶體（PMOSFET)之電路概要圖；以及 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ------------^裝--------訂---------線-4 (請先閱讀背面之注意事項再填寫本頁) 45756 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 圖7係一利用圖5 c之!！型金屬氧化物半導體場效應電晶 體（NMOSFET)及圖6之;p型金屬氧化物半導體場效應電晶 體（PMOSFET)之靜電放電（ESD)保護裝置之典型電路概要 圖。 圖8及9係展示一薄軋化物裝置與一厚氧化物裝置異性 結合之一靜電放電（ESD)保護裝置之典型電路。 較佳具體實施例之詳細説明 參考圖2a-2d，一 n型金屬氧化物半導體場效應電晶體 (NMOSFET)裝置1 〇係根據本發明之較佳具體實施例展示 製造之不同階段。如圖2a所述，金屬氧化物半導體場 效應電晶體（NMOSFET)裝置1〇包含—半導體基板層12， 一絕緣層1 4，及一半導體層！ 8 ^半導體基板層i 2是一輕 度摻雜p型矽晶圓。在此具體實施例中，絕緣層14是一二 氧化秒層^半導體基板層12 '絕緣層14、及半導體層18 之結合係熟知之絕緣體上矽（s〇I)結構。可藉製造絕緣體 上矽（SOI)結構之任何傳統技術形成該絕緣體丄矽（s〇i)結 構。例如，藉一傳統之植入氧分離（SIM0X)技術在半導體 基板層]2中植入一高濃度氧來形成該絕緣體上矽（s〇i)結 構另外"T藉由一傳統之結合及回蚀方法來形成該絕緣 體上矽（SOI)結構。 場絕緣區16a及16b係如圖2 a所示地形成。雖然是顯示 淺溝渠隔離技術（STI)區，但可使用其他場絕緣方法。藉 由以一傳統方式形成之淺溝渠隔離技術（STi)區，半導體 層1 8係分爲幾個島（一個係如圖2 a所示）。一薄氧化層（未 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公）---- I —-4裝--------訂-------!線-^ (請先閱讀背面之注意事項再填寫本頁) 457586 A7 B7 五、發明說明（8) 展不）’例如矽二氧化物，可在半導體層18之島上成長。 那些熟知此藝技之人士可使用光阻及遮罩技術形成該薄敦 化層s 然後’ 一埋入電阻器（BR)遮罩（未展示）係置在半導體 層18上’用以接著如圖2b所示之藉離子植入至該遮罩未 遮蔽區域來形成源極區20及ί及極區22 °砷（As)之離子植 入係在7 0千電子伏特以劑量約5 X 1〇原子/平方公分來執 行。結果’形成重度摻雜n +型區2〇及22。形成之n +型區 20及22不是自我對準。因該埋入電阻器（BR)遮罩阻止離 子植入於本體區24中，該本體區24維持一輕度摻雜p型 區。因此，本體區24在！!型金屬氧化物半導體場效應電晶 體（NMOSFET) 1〇之源極區2 〇及汲極區2 2之間形成該本 體。 該製造之下一步驟係如圖2b所示。一絕緣層26，例如 二氧化碎’係沉積在場絕緣區l6a及16b、源極區2 〇、汲 極區22、及本體區24之上。絕緣層26係形成於該線後端 (BEOL)製造方法期間作爲—差入層電介質。絕緣層2 6定 厚度範圍在约2,000到3,〇〇〇又之間並可具有接近2,5〇〇又之 較佳厚度。 經濟部智慧財產局員工消費合作社印製 在沉積絕緣層2 6後，如圖2 b所示，藉向下姓刻至源極 區20及;及極區22來形成觸孔或通孔19。最後，如圖2d所 示，沉積金屬引線而形成源極引線2 8、汲極引線3 2、及 閘極引線3 0。形成之通孔i 9及金屬引線係以—傳統方式 在線後端（BEOL)製造方法期間完成。雖然未展示成一方 -11 - 本紙張尺度適用中國國家標华（CNS)A4現格⑵〇 x 297公g ) ------- 457585 A7 B7 五、發明說明（9) 法步驟，本體引線2 5係形成爲一具有至本體區2 4之金屬 接觸之傳統T型結構。 ί請先閱讀背面之注意事項再填寫本頁} 同樣地，如圖2 e所示，從一 SOI結構中形成一厚氧化物 P型金屬氧化物半導體場效應電晶體（PMOSFET) 40，該絕 緣體上矽（SOI)結構具有一半導體基板層1 2 ; 一絕緣層 14 ;場絕緣區16a及16b ;重度捧雜p +型區20及汲極區 22，輕度捧雜η型本體區24 ;及一在本體區24上之厚氧 化層以形成絕緣層2 6。最後，沉積金屬引線以形成源極 引線2 8 ' ί及極引線3 2、閘極引線3 0、及本體引線2 5 ® 因此，一用於形成一厚絕緣體上矽（S〇i)金屬氧化物半 導體場效應電晶體（M0SFET)之方法已被描述，其中該間 極由一金屬膜所組成及該絕緣體是線後端（BE〇L)插入層 介電質（ILD)。如圖2f所示，本發明者也已發現藉由變更 該閘極寬度“ W ” ’可修改熔化矽及短路該源極、汲極、 及本體區之故障機械裝置。該寬度W越寬，故障事件發生 可能性越小。進一步，藉由重疊該絕緣層2 6，其係形成 於該本體區24上約一預設長度“L”，如所示，靜電放電 (ESD)保護可被改善。 經濟部智慧財產局員工消費合作社印製 在該厚氧化物絕緣體沉積前，一多晶矽層可在絕緣體上 硬（SOI)結構上沉積、遮罩、及蚀刻，用以定義該閘極 區。在該厚氧化物絕緣體沉積後，該金屬化方法係執行來 定義到不同區域之接觸。 圖2 d之厚氧化物n型金屬氧化物半導體場效應電晶體 (NM0SFET)係如圖3 a之電路概要圖所示。如所示，厚氧 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 457585 A7 B7 五、發明說明（1Q) <請先閱讀背面之泫意事項再填寫本頁) 化物η型金屬氧化物半導體場效應電晶體（NMOSFET) 10包 括源極引線2 8、汲極引線3 2 '本體引線2 5、及閘極引線 3 0。源極引線2 8係連接端點B ;汲極引線3 2係連接端點 A ;本體引線2 5係連接V b、及閘極引線3 0係連接V g。以 該二極體符號代表η型金屬氧化物半導體場效應電晶體 (NMOSFET) 10，如圖 3 b 所示。 同樣地，該圖2e之厚氧化物p型金屬氧化物半導體場效 應電晶體（PMOSFET)係如圖4 a之電路概要圖所示。如所 示，厚氧化物p型金屬氧化物半導體場效應電晶體 (PMOSFET) 40包括源極引線2 8、汲極引線3 2、本體引線 2 5、及閘極引線3 0。以該二極體符號代表p型金屬氧化物 半導體場效應電晶體（PMOSFET) 40，如圖4 b所示。 經濟部智慧財產局員工消費合作社印製 當它導通及提供靜電放電（ESD)保護時，該厚氧化物η型 金屬氧化物半導體場效應電晶體（NMOSFET) 10之操作將 於現在作説明。當將該η型金屬氧化物半導體場效應電晶 體（NMOSFET) 10之本體施加超過η型金屬氧化物半導體場 效應電晶體（NMOSFET) 10之源極上之電壓時，第一導通 狀況發生。當此狀況發生時，一順向偏麼二極體屬性准許 一電流從該本體端點流到該源極端點。當在該η型金屬氧 化物半導體場效應電晶體（NMOSFET) 10之閘極上之電壓 超過該η型金屬氧化物半導體場效應電晶體（NMOSFET) 1 0 之閾電壓時，第二導通狀況發生。當此狀況發生時，一導 通電晶體屬性准許一電流從該汲極端點流動到該源極端 點。 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 457585 A7 _____ B7 五、發明說明（11) 一類似方式中，對於圖4a及4b所示之p型金屬氧化物半 導體場效應電晶體（PMOSFET) 40，當將一負脈衝施加到 端點A，其係低於該本體電蜃約等於一二極體順向偏壓電 壓之量時，一順向偏壓二極體屬性准許電流從該本體端點 流動到該p型金屬氧化物半導體場效應電晶體（PMOSFET) 4〇之汲極端點。當該電壓在該p型金屬氧化物半導體場效 應電晶體（PMOSFET) 40之閘極上係低於該p型金屬氧化物 半導體場效應電晶體（PMOSFET) 40之閾電壓時，第二導 通狀況發生。當此狀況發生時，一導通電晶體屬性准許一 電滴> 從該源極端點流動到該ί及極端點。 圖5a-5c根據本發明之較佳具體實施例在不同的靜電放 電（ESD)應用中顯示如上述之使用該厚氧化物n型金屬氧 化物半導體場效應電晶體（NMOSFET) 10。如圖5 a所示， η型金屬氧化物半導體場效應電晶體（NM0SFET) 10具有在 端點Α連接此汲極引線3 2之本體引線2 5。端點Α係連接墊 3 4以及源極引線2 8係在終端B連接V ss (通常在接地電位 上）；該閘極鉛3 0是不連接。在此靜電放電（ESD)應用 中’厚氧化物η型金屬氧化物半導體場效應電晶體 (NMOSFET) 10係耦合本體至該汲極端點並當增加之墊3 4 上電壓超過存在於該本體及該源極終端機間之二極體順向 偏壓時提供靜電放電（ESD)保護。
圖5b説明在一閘極耦合安排中該厚氧化型金屬氧化 物半導體场效應電晶體（NMOSFET) 10 α如展示，η型金屬 氧化物半導體場效應電晶體（NMOSFET) 10具有在端點A -14- ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公~ ^--------訂---------線7 (請先閱讀背面之注意事項再填寫本頁) 4 5 7 5 8 5 五、發明說明（） <請先閲讀背面之注意事項再填寫本頁) 連接此汲極引線3 2之閘極引線3 0。終端A係連接墊3 4及 源極引線2 8係在終端B連接Vss ;該本體引線2 5是不連接 的。在此靜電放電（ESD)應用中，厚氧化物η型金屬氧化 物半導體場效應電晶體（NMOSFET) 10係閘極耦合該汲極 端點並當增加之電壓在墊34上超過該η型金屬氧化物半導 體場效應電晶體（NMOSFET) 10之關電壓時，提供靜電放 電（ESD)保護。當該電壓在墊3 4上超過該閾電壓時，電流 從該墊流動到該Vss供應器。 圖5c説明在一本體及閘耦合安排中該厚氧化物n型金屬 氧化物半導體場效應電晶體（NMOSFET) 10。如展示，η型 金屬氧化物半導體場效應電晶體（NMOSFET) 10在端點A 具有連接之閘極引線3 0及本體引線2 5。終端A係連接至 墊3 4及源極引線2 8係端點B連接至Vss。在此靜電放電 (ESD)應用中，厚氧化物η型金屬氧化物丰導體場效應電 晶體（NMOSFET) 10在第一導通狀況及第二導通狀況上提 供靜電放電（ESD)保護，如上述。 經濟部智慧財產局貝工消費合作社印製 因此’在一本體及閘極耦合安排中η型金屬氧化物半導 體場效應電晶體（NMOSFET) 10操作如下。當一正電壓被 施加到墊3 4時，電流放電至由本體及源極形成之p - η二極 體。並行地，當該本體電壓增加時，該η型金屬氧化物丰 導體場效應電晶體（NMOSFET) 10之閾電壓減少，產生一 動態閾電壓。當該閾電壓減少時，該n型金屬氧化物半導 體場效應電晶體（NMOSFET)之閘椏耦合與二極體並聯之η 型金屬氧化物半導體場效應電晶體（NMOSFET)導通。當 -15- 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 457585 A7 B7 五、發明說明（13) 它具有一二極體屬性及一電晶體屬性之平行操作時，此是 該本體及閘耦合裝置之唯一觀點。η型金屬氧化物半導體 場效應電晶體（NMOSFET) 10使用本體耦合到低於該閾電 壓之絕對値及閘極耦合在突然恢復前導通該電晶體元件。 該η型金屬氧化物半導體場效應電晶體（NMOSFET) 1 0之 本體及閘耦合係概念上處理成一兩極電晶體使用之大電流 增益。該汲極電流係可如該集極電流成模組，該本體（閘） 極電流作爲該基極電流，及該源極可爲該射極電流。雖 然，爲了易於分析，此裝置係可被處理成一集極裝置，這 實際上是一 η型金屬氧化物半導體場效應電晶體 (NMOSFET)，因爲該電流傳導是通過該表面通道並藉由 該閘極所控制。該“雙極”裝置之’’顯著”增益是大的，因 爲該金屬氧化物半導體場效應電晶體（MOSFET)之閾電壓 是藉由施加偏壓到該矽膜來調整。此產生低偏壓下出現大 的雙極增益。 該η型金屬氧化物半導體場效應電晶體（NMOSFET)之閾 電壓可用該通道之容積所控制。一較小長度通道具有一較 小閾電壓。藉由改變該閾對準之植入（用於控制該閾電壓 之傳統植入），該閾電壓可輕易被改變。 雖然上述稱之爲一厚氧化物η型金屬氧化物丰導體場效 應電晶體（NMOSFET)裝置，一類似描述係可應用於一 ρ型 金屬氧化物半導體場效應電晶體（PM0SFET)裝置。因此， 該ρ型金屬氧化物半導體場效應電晶體（PMOSFET)装置係 可安排在一本體耦合、一閘耦合本體、或一本體及閘耦合 -16- 本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ------------^裝--------訂---------線7 (請先閱讀背面之注意事項再填寫本頁) 457585 Α7 Β7 五、發明說明（14) (請先閱讀背面之注意事項再填寫本頁) 結構中。圖6説明p型金屬氧化物半導體場效應電晶體 (PMOSFET) 40被安裝成一本體及閘耦合裝置。如所示， 本體引線2 5、閘極引線3 0、及汲極引線3 2係連接在終端 A上。源極引線2 8係連接在終端B之Vss上及終端A係連接 至墊3 4。 當一負脈衝被施加到墊3 4時，電流係藉由該p型金屬氧 化物半導體場效應電晶體（PMOSFET) 40結構之本體及汲 極形成之該n-p二極體來放電。並行地，當該本體電壓增 加時，該p型金屬氧化物半導體場效應電晶體（PMOSFET) 40結構之閾電壓量減少，再一次產生一動態閾電壓。當 該閾電壓減少時，該p型金屬氧化物半導體場效應電晶體 (PMOSFET)之閘耦合至與二極體導通之電晶體。那就是， p型金屬氧化物半導體場效應電晶體（PMOSFET) 40使用本 體耦合到低於該閾電壓之絕對値及閘極耦合在突然恢復前 導通該電晶體元件。 經濟部智慧財產局員工消費合作社印製 圖7説明在第一階段靜電放電（ESD)保護裝置50中一起 操作之η型金屬氧化物半導體場效應電晶體（NM0SFET) 10 及ρ型金屬氧化物半導體場效應電晶體（PMOSFET) 40。η 型金屬氧化物半導體場放應電晶體（NM0SFET)〗0係耦合 至終端Β之VDD及終端Α之墊34上。ρ型金屬氧化物半導體 場效應電晶體（PMOSFET) 40係耦合至終端B之Vss上及終 端A之墊3 4上。VDD是一預設高電壓供應器，例如3.4 V， 及Vss是一預設低電壓供應器，例如接地電壓。當一輸入 信號係施加在墊上時，η型金屬氧化物半導體場效應電晶 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
457585 五、發明說明（15) (NMOSFET) i 0藉由減弱更多到終端β之電流來改變至 VDD(加上一闕電壓）之輸入信號。當—輸入信號掉到〜 下時p 土金屬氧化物半導體場效應電晶體（PM0SFET) 40炎住該輸入信號到、(減—闕電壓）。藉由該闕電壓總 數，當一輸入信號掉刭Vrc以ni , 平j ss以下時，P型金屬氧化物半導 體場效應電晶It (m〇SFET) 40驅動更多電流從該Vss供應 器到該裝H此方法中’提供靜電放電（ESD)保護作爲 孩預設高電壓供應器及預設低電壓供應器各自升高及降低 其輸入信號。 如圖7所示，當包含混合式電壓界面時，在其他階段， 例如第二階段靜電放電（ESD)保護裝置6〇 ,係可加到第一 階段靜電放電（ESD)保護裝置50。該第—階段係連接在該 仏號墊及孩其後階段之間並保護具有電壓在v加以上及在 Vss以下之靜電放電（ESD)事件。第二階段60係連接在第 —階段及也許又另一實例（未展示）之間及保護—具有電壓 在VEE以上（例如4.1伏特）及在vss以下之靜電放電（ESD)事 件。因此，信號輸出6 2係夹住在4· i伏特（例如）及零伏特 (例如）之接地電壓之間。 然而特定例子及元件係參考圖示所示，將藉使用其他適 當凡件之結合而了解。例如，第一階段靜電放電（ESD)保 護裝置50 ’如圖7所示，可由二^型金屬氧化物半導體場 效應電晶體（NMOSFETs)、二ρ型金屬氧化物半導體場效 應電晶體（PMOSFETs)、或一η型金屬氧化物半導體場效應 電晶體（NMOSFET)及一 ρ型金屬氧化物半導體場效應電晶 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝 -------訂-! —-----線·f.. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 457585 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（16) 體（PMOSFET)组成。另外，可使用不同元件結合之幾個階 段。Assaderaghi et al.在’857條款申請案中揭示靜電放電 (ESD)保護網之不同的結合；那些結合在此整合作爲參 考。 圖8展示另一元件結合。如展示，第一階段靜電放電 (ESD)保護裝置5 0係由一厚氧化物η型金屬氧化物半導體 場效應電晶體（NMOSFET) 10及一厚氧化物ρ型金屬氧化物 半導體場效應電晶體（PMOSFET) 40组成。該第二階段靜 電放電（ESD)保護裝置6 0係由一薄氧化物η型金屬氧化物 半導體場效應電晶體（NMOSFET) 66及一薄氧化物ρ型金屬 氧化物丰導體場效應電晶體（PMOSFET) 68組成。藉由一 串接電阻器6 4，該第二階段係耦合至第一階段。 圖9展示另一提供靜電放電（ESD)保護之具有一厚氧化物 電晶體7 0之具體實施例。該厚氧化物電晶體7 0係連接至 第一階段，該第一階段包含一薄氧化物η型金屬氧化物半 導體場效應電晶體（NMOSFET) 66及一薄氧化物ρ型金屬氧 化物半導體場效應電晶體（PMOSFET) 68。該厚氧化物電 晶體7 0之本體及閘極係連接至Vss (或一接地參考電位及 是不連接電晶體7 0之汲極或源極。因此，在此具體實施 例中，該電晶體是不耦合至本體及閘極。 雖然參考某些特定具體實施例於此顯示及説明，然本發 明並非用以限制所示之詳細内容。反之，可在本申請專利 範圍之範圍及等效範圍内對詳細内容作修改且不達反本發 明之範圍及精神。 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --- I-----!^裝----I ---訂------- ·線--J (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 4 5 7 5 8 5 j—一—-------- 第觀2779號專利申請案 ^ 扣年工ί^修正j 中文申請專利範圍修正本(9〇年4月）g '補充I 六、申請專利範圍 1. 一種提供靜電放電保護之絕緣體上矽場效電晶體，包含： 一源極’提供第一端點， 一沒極，提供第二端點， 一本體，提供第三端點，及 一閘極’係由一厚氧化層及金屬接點所形成，該間 極提供第四端點， 其中’該閘極是在該線後端（BEOL)方法期間所形 成。 2. 如申請專利範圍第1項之電晶體，其中該電晶體可為一 p型電晶體或一η型電晶體其中之一 D 3. 如申請專利範圍第2項之電晶體，其中該汲極係繫在該 閘極或該本體其中之一。 其中該汲極係繫在該 其中該汲極係適合繫 4. 如申請專利範圍第3項之電晶體 閘極及該本體= 5. 如申請專利範圍第4項之電晶體 在一信號墊及該源極係適合繫在一電位參考。 6. —種用以接收來自一信號墊之信號之絕緣體上矽網路， 包括： 經濟部中央捸率局貝工消费合作社印裝 (請先聞讀背面之注f項存填寫本萸} 至少一場效應電晶體’具有一源極、一没極、—本 體、及一厚氧化物閘極’該波極、本體、及閘極係繫在 鳴餘ί·Ι —耦合至該汲極之第一端點， —耦合至該源極之第二端點，及 該信號墊係耦合至該第—端點或第二端點其中之 本紙張夂度通用中國國家橾率（cns >以况格（2丨〇χ297公釐） 457505 Α8 Β8 C8 D8 、申請專利範圍 經濟部中央橾隼局員工消費合作社印策 其中，該電晶體係反應至該接收信號，利用只在t 壓之預設範圍内產生之電壓來該提供該接收信號靜電< 電保護D 7· 種形成一厚氧化物％效應電晶體之方法，包括步驟有 a) 提供一絕緣體上矽（SOI)，具有由淺溝渠隔離技 術形成之一半導體島’其中’該半導體島是第一導電 型； b) 在具有一第二導電型之攙雜物之半導體島中形成 一分開源極區及一分開汲極區，其中，該第一導電型之 剩餘區是一本體區； c) 在該半導體島上形成一絕緣層； ά)蚀刻遠絕緣層’用以在該本體區上形成—厚氧化 物閘極區；以及 e)形成金屬引線，用以接觸該源極、汲極、本體、 及問極區。 8‘如申請專利範圍第7項之方法，其中，步驟”包含向著 該閘極區重疊該絕緣層，用以改善靜電故電保護。 9. 如申請專利範圍第8項之方法’其中，步驟〇包含加寬 接觸該間極區之金屬引線’用以改善靜電放電保護。 10. 如申請專利範圍第9項之方法，其中 ώ 升甲，自二氧化矽形成 之絕緣層具有定在2,000及3,000埃間之厚度範圍。 11‘如申請專利範圍第1 0項之方法，其φ 共中孩絕緣層係形成 於一線後端（BE0L)製造方法期間。 2- 本紙張尺度逋用中國國家樣率（CNS > Α4規格（21〇Χ；297公釐） (請先聞讀背面之注$項再填寫本頁) '象. 訂 ·—ί 457585 Α8 Β8 C8 D8 經濟部中央標準局貝工消費合作社印製 六、申請專利範圍 12·如申請專利範圍第1 1項之方法，其中，步帮e)包含連 接該閘極、本體、及汲極區到第—端點及連接該源極區 到第二端點。 13,如申請專利範圍第1 2項之方法，其中，步雄e )包含形 成一墊來電性連接該第一端點或該第二端點其中之一。 14‘如申请專利範圍第1 3項之方法，其中，步驟e )包含形 成一電壓參考端點來電性連接另一第一端點或第二端 點。 I5.如申請專利範圍第14項之方法，其中，.步驟b)包含n + 雜質作為該第二導電型之攙雜物之離子植入。 16_如申請專利範圍第14項之方法，其中，步驟b)包含p + 雜質作為該第二導電型之攙雜物之離子植入。 17. —種從一信號墊接收信號之絕緣體上矽網路，包括： 至少一絕緣體上砂厚氧化物電晶體，以回應該信號 作為靜電放電保護， 讀厚氧化物電晶體包括一厚氧化物閘極，該厚氧化 物閘極具有一絕緣層’該絕緣層的厚度大約在2 〇 〇 〇 A及 3 0 0 0 A之間。 1S，如申請專利範圍第1 7項之網路，其中，該厚氧化物電 晶體包括一源極、一沒極、及一本體， 一耦合至該汲極之第一端點， 一耦合至該厚氧化物閘極及該本體之第二端點，及 該信號墊係耦合至該源極。 19.如申請專利範圍第1 7項之網路，其中，該厚氧化物電 晶體包括一源極、一波極、及一本體，及 其中，該本體及閘極係耦合該汲極或源極其中之„ β -3 - 本紙張尺度逋用中國國家梯準（CNS ) Α4坑格（210Χ297公ϋ " '一 -- --------J..'浪------ir------4 (錆先閲讀背面之注^^項再填寫本瓦)
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244469A (ja) * 2000-03-02 2001-09-07 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002305254A (ja) * 2001-04-05 2002-10-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6621288B1 (en) * 2001-05-23 2003-09-16 Advanced Micro Devices, Inc. Timing margin alteration via the insulator of a SOI die
US6414335B1 (en) * 2001-05-23 2002-07-02 Advanced Micro Devices, Inc. Selective state change analysis of a SOI die
US7166876B2 (en) * 2004-04-28 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFET with electrostatic discharge protection structure and method of fabrication
US7084462B1 (en) * 2005-04-15 2006-08-01 International Business Machines Corporation Parallel field effect transistor structure having a body contact
JP5586819B2 (ja) * 2006-04-06 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US20080246062A1 (en) * 2007-03-26 2008-10-09 Elizabeth Brauer Semiconductor based controllable high resistance device
US8208233B2 (en) * 2008-03-18 2012-06-26 Mediatek Inc. ESD protection circuit and method thereof
US8669146B2 (en) 2011-01-13 2014-03-11 International Business Machines Corporation Semiconductor structures with thinned junctions and methods of manufacture
US8710908B2 (en) 2011-01-28 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Charge pump and method of biasing deep N-well in charge pump
US8749223B2 (en) * 2011-06-22 2014-06-10 Nxp B.V. Galvanic isolation device and method
CN117176098A (zh) * 2023-11-01 2023-12-05 上海安其威微电子科技有限公司 限幅电路和无线收发装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2531846C2 (de) 1974-07-16 1989-12-14 Nippon Electric Co., Ltd., Tokyo Schutzschaltungsanordnung für einen Isolierschicht-Feldeffekttransistor
JPS6048106B2 (ja) * 1979-12-24 1985-10-25 富士通株式会社 半導体集積回路
US4408245A (en) 1981-12-28 1983-10-04 Rca Corporation Protection and anti-floating network for insulated-gate field-effect circuitry
US4626882A (en) 1984-07-18 1986-12-02 International Business Machines Corporation Twin diode overvoltage protection structure
JP2812388B2 (ja) 1988-01-18 1998-10-22 富士通株式会社 Ｓｏｉ半導体装置の製造方法
US4989057A (en) 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
US4946799A (en) 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US5144390A (en) 1988-09-02 1992-09-01 Texas Instruments Incorporated Silicon-on insulator transistor with internal body node to source node connection
US5023692A (en) 1989-12-07 1991-06-11 Harris Semiconductor Patents, Inc. Power MOSFET transistor circuit
US5159518A (en) 1990-01-17 1992-10-27 Vlsi Technology, Inc. Input protection circuit for CMOS devices
US5436183A (en) * 1990-04-17 1995-07-25 National Semiconductor Corporation Electrostatic discharge protection transistor element fabrication process
JPH0473970A (ja) 1990-07-16 1992-03-09 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
GB9115699D0 (en) 1991-07-19 1991-09-04 Philips Electronic Associated An overvoltage protected semiconductor switch
JP3405364B2 (ja) * 1993-03-08 2003-05-12 セイコーインスツルメンツ株式会社 半導体装置
KR0169157B1 (ko) 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
US5382818A (en) 1993-12-08 1995-01-17 Philips Electronics North America Corporation Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode
US5489792A (en) * 1994-04-07 1996-02-06 Regents Of The University Of California Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility
JP2770784B2 (ja) 1995-05-31 1998-07-02 日本電気株式会社 シリコン・オン・インシュレータ半導体装置
US5708288A (en) 1995-11-02 1998-01-13 Motorola, Inc. Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method
US5597747A (en) * 1995-12-15 1997-01-28 Industrial Technology Research Institute Method of making inverted thin film transistor using backsick exposure and negative photoresist
US5726844A (en) 1996-04-01 1998-03-10 Motorola, Inc. Protection circuit and a circuit for a semiconductor-on-insulator device
US5683918A (en) 1996-04-01 1997-11-04 Motorola, Inc. Method of making semiconductor-on-insulator device with closed-gate electrode
JPH09282552A (ja) * 1996-04-17 1997-10-31 Sanyo Electric Co Ltd コーヒー飲料の製造装置
US5773326A (en) 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
US5811857A (en) 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
US5952695A (en) * 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures

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