WO2007004535A1 - 半導体装置およびその製造方法 - Google Patents

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Ryuta Tsuchiya
Shinichiro Kimura
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Definitions

  • the present invention relates to a MISFET having a stacked structure of a semiconductor Z insulating film Z metal, and more particularly to a semiconductor device in which a MISFET is formed on a substrate having an SOI (Silicon on Insulator) structure and a manufacturing method thereof.
  • SOI Silicon on Insulator
  • the MISFET Metal / Insulator / Semic onuctor Field Effect Transistor
  • the gate length has been scaled, resulting in a lower threshold voltage Vth.
  • the problem of the short channel effect is remarkable.
  • This short channel effect is due to the fact that the spread of the depletion layer in the source and drain parts of the MISFET affects the channel part as the channel length becomes finer.
  • one method is to increase the impurity concentration in the channel portion and suppress the spread of the depletion layer in the source and drain portions.
  • the impurity concentration in the channel portion is increased, impurity scattering The deterioration of the drive current becomes a problem due to the carrier mobility accompanying the increase in the carrier current.
  • increasing the impurity concentration increases the parasitic capacitance between the substrate and the source and drain, impeding high-speed operation of the MISFET.
  • the threshold voltage Vth of these MISFETs is controlled by the impurity concentration of the channel region. Control of the impurity concentration of the channel is performed relatively well using the ion implantation technology and the short-time heat treatment technology up to the LSI with the design rule of about 100 nm node.
  • This SO-type MISFET is roughly divided into two operation modes.
  • One is a full depletion type SOI in which the depletion layer induced in the body region directly under the gate electrode reaches the bottom of the body region, that is, the interface with the buried oxide film, and the other is the depletion layer in the body.
  • threshold voltage Vth when a steep S characteristic is obtained, it is possible to reduce the threshold voltage Vth while suppressing off-leakage current. As a result, a drain current is ensured even at a low operating voltage, and it is possible to fabricate a MISFET with extremely low power consumption, for example, operating at IV or less (threshold voltage Vth is also 0.3 V or less).
  • Patent Document 1 As another conventional technology related to S ⁇ Iichi MISFET, for example, it is proposed as Patent Document 1.
  • the source diffusion layer and drain diffusion layer are formed in the SOI layer in self-alignment with the dummy gate electrode, then the reverse pattern groove of the dummy gate electrode is formed, and ion implantation of impurities from the groove to the support substrate is performed.
  • the loading gate is formed in order, and then a metal film such as W (tansten) is selectively loaded into the groove region to form the upper gate electrode.
  • W titanium
  • the threshold voltage of the double gate SOI-MISFET is determined only by the work function of each material of the upper gate and the buried gate, excluding the SOI layer thickness component, and the threshold voltage value is set practically for each desired MISFET. It is impossible.
  • the connection between the buried gate electrode and the upper gate electrode must also be made outside the MISFET active region, that is, in the element isolation region.
  • the conduction potential of the SOI-MISFET is further accelerated by applying a high potential of the well potential through a thin buried insulating film, resulting in a significant increase in drive current, that is, a large current. Is brought about.
  • the gate potential is applied to a low potential, the well potential also decreases, so that the non-passing state can be reached more quickly. That is, in the above operation mode, the same leakage current condition is used.
  • the SOI MISFET has excellent features of low power consumption and high speed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-208770
  • Non-Special Reference 1 T. Mizuno et al. 'Performance Fluctuations of 0. 10 ⁇ m MOSFETs -Limitation of 0. 10 ⁇ ULSIs ", Symp. On VLSI Technology 1994
  • Non-Patent Document 2 T. Yamada et al. "An Embedded DRAM Technology on
  • the above-mentioned SOI MISFET has the following problems.
  • MISFETs fabricated on SOI substrates can be used only in the low voltage region because the breakdown voltage between the source and drain is degraded. It has been difficult to form high voltage resistant elements and ESD protection elements to prevent ESD breakdown (electrostatic breakdown) on the SOI substrate. Therefore, a Balta substrate, which is different from an SOI substrate, is used in an area where high breakdown voltage is used.
  • a Balta silicon substrate and an SOI substrate are used, two substrates are required, so the occupied area of the substrate cannot be reduced, and the entire semiconductor device is reduced in size. I can't.
  • Non-Patent Document 2 If an SOI-type MISFET and a Balta-type MISFET are fabricated on the same substrate, for example, as shown in Non-Patent Document 2, a selective epi-growth technique is required, and an SOI-type MISFET and a Balta-type MISFET are combined. Each had to be manufactured in a separate process, and the process was complicated.
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide an SOI-type MISFET used as a low-voltage region and a Balta-type MISF ET used as a high-voltage region.
  • a typical example of the present invention is based on the premise that a single crystal semiconductor substrate and an SOI substrate made of a thin single crystal semiconductor thin film (SOI layer) separated from the single crystal semiconductor substrate by a thin buried insulating film are used.
  • SOI layer thin single crystal semiconductor thin film
  • the buried insulating film is 10nm or less
  • the thin single crystal semiconductor thin film is 20nm or less, preferably about lOnm.
  • the substrate has a first element formation region and a second element formation region.
  • the first element formation region includes a first semiconductor substrate portion of the first conductivity type, a semiconductor layer formed above the first semiconductor substrate portion via an insulator layer, and a semiconductor layer A first source region and a first drain region of the second conductivity type formed in the first channel region, a first channel region formed between the first source region and the first drain region, and a first A first gate insulating film formed on the first channel region and a first gate electrode formed on the first channel region via the first gate insulating film are formed.
  • the second element formation region includes a second semiconductor substrate portion made of the first conductivity type, a second source region and a second drain region formed in the second semiconductor substrate portion, A second channel region formed between the second source region and the second drain region; a second gate insulating film formed on the second channel region; and above the second channel region Second gate electrode formed through the second gate insulating film Is formed.
  • the insulator layer is formed with a thickness of 20 nm or less, and the semiconductor layer is formed with a thickness of 20 ⁇ m or less.
  • the insulator layer corresponds to a thin buried insulating film
  • the semiconductor layer corresponds to a thin single crystal semiconductor thin film, and a stage generated between the first element formation region and the second element formation region.
  • the depth is as small as 30nm or less. Therefore, the first and second source regions, the first and second drain regions, the first and second gate insulating films, and the first and second gate electrodes are in the same process. Can be formed. In other words, the formation process of the SOI MOSFET on the first element formation region and the bulk MOS FET on the second element formation region are formed at the same time using a common process that is not formed separately. It will be possible.
  • a high-voltage element and an ESD protection element for preventing ESD breakdown can be formed as a bulk MISFET on the same substrate.
  • ESD breakdown electrostatic breakdown
  • the area occupied by the substrate can be reduced.
  • both devices can be fabricated without complicating the process.
  • FIG. 1 is a completed sectional view of a MISFET according to a first embodiment of the present invention.
  • FIG. 2 is a plan view showing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 4 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 5 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 6 is a diagram illustrating a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 7 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 8 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 9 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 11 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 12 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 13 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 14 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 15 is a diagram for explaining a manufacturing process for the MISFET according to the first embodiment.
  • FIG. 16 is a diagram for explaining a manufacturing process for the MISFET according to the first embodiment.
  • FIG. 17 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 18 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 19 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 20 is a diagram for explaining a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 21 is a diagram for explaining a manufacturing process for the MISFET according to the first embodiment.
  • FIG. 22 is a diagram illustrating a manufacturing process of the MISFET according to the first embodiment.
  • FIG. 23 is a diagram for explaining a manufacturing process for the MISFET according to the first embodiment.
  • FIG. 24 is a diagram for explaining a manufacturing process for the MISFET according to the first embodiment.
  • FIG. 25 is a diagram for explaining a manufacturing process for the MISFET according to the first embodiment.
  • FIG. 26 is a layout diagram of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 27 is a completed sectional view of a MISFET according to a third embodiment of the present invention.
  • FIG. 28 is a completed sectional view of a MISFET according to a fourth embodiment of the present invention.
  • FIG. 29 is a completed sectional view of a MISFET according to a fifth embodiment of the present invention.
  • FIG. 30 is a diagram illustrating a manufacturing process of a MISFET according to a fifth embodiment.
  • the number of elements when referring to the number of elements (including the number, numerical value, quantity, range, etc.), it is limited to a specific number when clearly indicated and in principle. Except in some cases, the number is not limited to a specific number, and it can be greater than or less than a certain number.
  • the constituent elements are always indispensable unless otherwise specified or apparently essential in principle. It goes without saying that it is not.
  • FIG. 1 is a completed cross-sectional view of a MISFET according to Embodiment 1 of the present invention.
  • the manufacturing process will be described with reference to FIG.
  • the semiconductor substrate and the conductive type of the semiconductor film are described as being fixed, but the combination of the conductive types is not limited to the conductive type described in this embodiment.
  • a silicon thermal oxide film 4 having a thickness of 10 nm is formed on a semiconductor substrate 1 having a plane orientation (100), P conductivity type, resistivity 10 ohm 'cm, diameter 2 Ocm, and mirror-polished main surface.
  • the first semiconductor substrate Hydrogen ion implantation was performed on the first semiconductor substrate based on a known ultra-thin SOI substrate manufacturing method.
  • the injection amount was 5 ⁇ 10 16 / cm 2 .
  • a crystal defect layer 3 was formed at a depth of about 40 nm from the main surface of the single crystal Si substrate. From this state, each of the second semiconductor substrates having the same specifications as the first semiconductor substrate having no silicon oxide film on the surface was subjected to a hydrophilic treatment, and then the main surfaces were brought into close contact at room temperature. Next, the two bonded Si substrates were heated to 500 ° C. This heat treatment caused the formation and increase of microvoids in the crystal defect layer, and the single crystal Si substrate was peeled off at the crystal defect layer.
  • a silicon thermal oxide film 2 having a thickness of lOnm was adhered on the support substrate 1, and a single crystal Si thin film 3 having a thickness of about 20 nm was adhered thereon.
  • the adhesive strength between the silicon thermal oxide film 4 and the support substrate 1 is significantly improved. Adhesive strength comparable to that of a normal single crystal substrate. From this state, the surface of the single crystal Si thin film 3, that is, the peeled surface is mirror-polished by a surface polishing method that does not include abrasive grains, and a thin embedded gate insulating film 4 is formed on the support substrate 1 under the single crystal Si thin film 3. In this way, an SOI substrate constructed in order was manufactured.
  • the above-mentioned S0I board does not need to be manufactured based on the above method, and there is no problem even if it is based on the purchase of a sales board with similar specifications. In that case, after forming a silicon oxide film on the SOI substrate, the silicon oxide film is removed, and the Si layer is thinned until the desired single crystal Si layer is obtained.
  • a silicon oxide film 36 having a thickness of 10 nm is formed on the above SOI substrate, and then a resist mask 35 is applied, and the resist mask is removed only in the region 200 where the Balta-type MISFET is to be formed (FIG. 4). ). From the state shown in FIG. 4, the silicon oxide film 36, the single crystal Si layer 3 and the thin embedded insulating film 4 are removed to expose the surface of the support substrate. Thereafter, the resist mask 35 is removed (FIG. 5). Through the above process, regions 100 and 200 for forming the SI type MISFET and the Balta type MISFET are formed, respectively. From this step onward, in order to make the explanation easy to understand, the SOI-type MISFET formation region 100 and the Balta-type MISFET formation region 200 are separately illustrated and described.
  • a silicon oxide film 36 and a silicon nitride film 37 were formed (FIG. 6).
  • the silicon nitride film formed here is used as a polishing stopper in chemical mechanical polishing in the subsequent shallow groove element isolation formation.
  • One point according to the present invention is that the thickness of the silicon nitride film is determined by adding the thickness of the single crystal Si thin film 3 and the thickness of the silicon thermal oxide film 4 in the SOI MISFET formation region 100. In other words, it is larger than the step between the surface of the single crystal Si thin film 3 in the SOI MISFET formation region 100 and the surface of the semiconductor substrate 1 in the Balta MISFET formation region 200. The effect of this feature point will be described later.
  • Full surface deposition was performed (Fig. 11).
  • the thick silicon oxide film exposed by selectively removing the silicon nitride film on the region selectively left by deposition of the silicon nitride film and the previous patterning and a predetermined distance from the region is chemically removed. Removed by mechanical polishing. The polishing end point is the previously deposited silicon nitride film and the silicon nitride film 37 left on the pattern.
  • the silicon nitride film 37 and the like were selectively removed with hot phosphoric acid (FIG. 12).
  • the above-mentioned point regarding the film thickness of the silicon nitride film 37 functions effectively. That is, if the thickness of the silicon nitride film 37 is less than the level difference between the surface of the single-crystal Si thin film 3 in the SIO-type MISFET formation region 100 and the surface of the semiconductor substrate 1 in the formation region 200 of the Balta-type MISFET, When the chemical mechanical polishing is completed with the silicon nitride film 37 in the formation MISFET formation region 200 as the polishing end point, the surface of the single crystal Si thin film 3 in the SOI MISFET formation region 100 is also removed by chemical mechanical polishing.
  • the silicon nitride film in the Balta MISFET formation region 200 is terminated. Since the surface of 37 is not exposed and cannot be removed, there is a problem that a Balta MISFET cannot be formed on the surface of the semiconductor substrate 1 in the formation region 200 of the Balta MISFET.
  • the thickness of the silicon nitride film is larger than the step difference between the surface of the single crystal Si thin film 3 in the SOI MISFET formation region 100 and the surface of the semiconductor substrate 1 in the Balta MISFET formation region 200. Can solve these problems.
  • the SOI-type MISFET formation region is thin due to ion implantation through the thin silicon oxide film 36, the thin oxide single-crystal Si film 3, and the thin buried insulating film 4.
  • An N conductivity type well diffusion layer 6 was selectively formed in a desired region of the support substrate 1 by ion implantation through the silicon oxide film 36.
  • similarly SOI type The MISFET formation region is obtained by ion implantation through the thin silicon oxide film 36, the thin oxide single crystal Si film 3 and the thin buried insulating film 4, and the Balta MISFET formation region is obtained by ion implantation through the thin silicon oxide film 36.
  • a P conductivity type well diffusion layer 7 was selectively formed in a desired region of the support substrate 1.
  • the single crystal Si film and the buried oxide film layer are thin layers, and the step between the SOI-type MISFET formation region and the Balta-type MISFET formation region is as small as 30 nm.
  • the depth condition for implanting impurity ions for forming the N conductivity type well diffusion layer and the P conductivity type well diffusion layer is usually 500 nm or more, which is sufficiently deep as compared with the above step. Therefore, the ion implantation conditions for the formation of the well diffusion layer in the SOI-type MISFET and the Balta-type Ml SFET region can be made the same, and the well diffusion layer region for the SOI-type MISFET and the Balta-type MISFET in the same process. And 7 can be formed ( Figure 13).
  • the threshold voltage control diffusion layer regions 25 and 26 in the N-type and P-type S ⁇ I-type MISFET formation regions are formed into a thin silicon oxide film 36, a thin single crystal Si film 3, and a thin buried insulating film. Formed by ion implantation through 4.
  • the N-type and P-type Balta-type MISFET formation regions are selectively implanted in the desired region of the support substrate 1 by ion implantation through the thin silicon oxide film 36. Regions 27 and 28 were formed ( Figure 14).
  • the silicon oxide film 36 and the like are selectively removed by hydrofluoric acid cleaning or the like to expose the single crystal Si thin film 3 surface, and then a thermal oxide film 1.8 nm is formed and the surface is nitrided with NO gas. As a result, a 0.2 nm nitride film was laminated on the main surface to form a gate insulating film 5. Subsequently, a polycrystalline silicon film 38 having a thickness of, for example, lOO nm was deposited on the gate insulating film 5 by a chemical vapor deposition method.
  • a gate protective film mainly composed of a silicon nitride film 37 is deposited on the entire surface of the polycrystalline Si film 38, and then the gate electrode and the gate protective film are patterned by the conventional MISFET manufacturing method. Formation was performed ( Figure 15).
  • the present invention is characterized in that the focal depth of photolithography when forming a gate electrode by patterning a polycrystalline silicon film as a gate material film is matched to the SOI MISFET formation region 100 side.
  • the gate electrode in the other region cannot be processed into the designed shape.
  • a high breakdown voltage MISFE T whose gate electrode size is larger than that of the SOI MISFET is formed in the formation area of the Balta MISFE T. Therefore, according to the characteristics of the completed MISFET, the Balta MISFET However, the influence of the shape variation of the gate electrode can be reduced.
  • impurities for reducing the resistance are introduced into the gate electrodes of both the N-conducting IGFET and the P-conducting IGFET.
  • As ions are present in the SOI-type and Balta-type N-conducting MISFET regions, and BF ions are present in the SOI-type and Balta-type P-conducting MISFET regions, respectively.
  • Ion implantation is carried out under the condition of 4 X 10 15 Zcm 2 with an acceleration energy of keV and 600 eV, and the ultra-shallow N-conducting high-concentration source diffusion layer 8 and ultra-shallow N-conducting high-concentration drain diffusion layer 9 and an ultra-shallow P-conductivity type high-concentration source diffusion layer 10 and an ultra-shallow P-conduction type high-concentration drain diffusion layer 11 were formed in the main surface region of the single crystal Si film 3 (FIG. 16).
  • the step between the SO I-type MISFET formation region and the Balta-type MISFET formation region is as small as about 30 nm, the ultra-shallow high-concentration source diffusion layer and drain diffusion layer in the SOI-type MISFET and Balta-type MISFET region
  • the ion implantation conditions for region formation can be made common, and the ultra-shallow high-concentration source diffusion layer and drain diffusion layer region for SOI-type MISFET and Balta-type MISFET can be formed in the same process.
  • B (boron) ions are implanted into Balta-type N-conducting MISFET region 200 under the condition of an implantation amount of 1 X 10 13 / cm 2 by lOkeV acceleration energy.
  • P (phosphorus) ions are implanted into the P-conducting MISFET region under the condition that the implantation amount is 1 X 10 13 / cm 2 by the acceleration energy of lOkeV.
  • the halo regions 50 and 51 were formed respectively (FIG. 17).
  • the halo formation condition may be, for example, oblique ion implantation with a tilt angle of 20 degrees.
  • a silicon oxide film having a thickness of, for example, 70 nm is deposited on the entire surface, and then anisotropic dry etching is performed to selectively leave the gate electrode side wall portion.
  • Figure 18 a silicon oxide film having a thickness of, for example, 70 nm is deposited on the entire surface, and then anisotropic dry etching is performed to selectively leave the gate electrode side wall portion.
  • As ions are present in the SOI-type and Balta-type N-conducting MISFET regions, and BF2 ions are present in the SOI-type and Balta-type P-conducting MISFET regions, for example, 25 keV and 15 eV, respectively.
  • the ion implantation using the gate electrode and the gate sidewall insulating film 12 as an injection blocking mask was performed under the condition of an injection amount of 4 ⁇ 10 15 / cm 2 by acceleration energy, and the above-described ultra-shallow high-concentration source diffusion layer and drain diffusion layer N type source diffusion layer and drain diffusion layer regions 13 and 14 and P type source diffusion layer and drain diffusion layer regions 15 and 16 deeper than the region were formed, respectively (FIG. 19).
  • the deep source diffusion layer and the drain diffusion layer region were formed in the SOI region MISFET region for the purpose of reducing the capacity of the source / drain diffusion layer region. This is formed by a manufacturing method similar to the method for reducing the junction capacitance of a conventionally known bulk MISFET.
  • an impurity compensation region is formed by implanting ions of the opposite conductivity type at a concentration and acceleration energy that should be compensated for the threshold voltage adjusting implanted ions previously implanted by ion implantation as an implantation element mask, and approaching the intrinsic impurity region. That is the purpose.
  • the Balta-type MISFET is formed by the same process as the source-drain diffusion layer region of a conventionally known Balta-type MISFET for the purpose of forming a low-resistance source-drain diffusion layer region.
  • the ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions of the SOI MISFET region and the resistance reduction of the source and drain diffusion layer regions of the bulk MISFET region are reduced. Can be formed in the same process and under the same conditions. This makes it easy to simplify the process.
  • a resist mask 35 is applied to form a region for forming a contact between the gate and the well, and a desired region of the SO type MISFET is formed. Only the resist mask was removed ( Figure 20). Thereafter, the silicon nitride film 37 and the polycrystalline silicon film 38, the thin layer, the silicon oxide film 36, and the loaded oxide film 4 in the desired region were removed (FIG. 21).
  • Si films 52 and 53 were selectively deposited with a thickness of 60 nm. This process allows contact between the gate and well in the source and drain diffusion layer regions 52 and SOI MISFET. Single crystal Si was selectively grown on the formation region 53 selectively (Fig. 22).
  • the process of forming the contact between the gate electrode and the well is performed by selective epi growth simultaneously with the process of forming the stacked Si film on the source / drain diffusion layer. This can simplify the process that does not require the contact formation process to be performed as an independent process.
  • the silicon nitride film 37 is selectively removed with hot phosphoric acid (FIG. 23), and the silicon gate polycrystalline Si film 38 is exposed, and then 30 nm thick Ni (nickel) is formed by sputtering.
  • a film is deposited on the entire surface, and the entire area of the exposed gate electrode and at least the upper region of the high conductivity accumulation region of N conductivity type and P electric type are selectively silicided by heat treatment at 450 ° C.
  • the gate electrode, metal silicide source, and drain region 20 were used.
  • the silicon gate electrode without impurities was converted to a Nikkenore silicide film up to the region in contact with the gate insulating film, and the resistance was lowered.
  • the stacked Si film on the source / drain diffusion layer is not fully silicided, but a low-resistance polycrystalline Si film is left in the bottom region, and a very shallow N-conducting source / drain diffusion layer in thin single-crystal Si. 8, 9 and the shallow P-conducting source-drain diffusion layers 10, 11 were preserved.
  • a etching solution using a mixed aqueous solution of hydrochloric acid and hydrogen peroxide (Fig. 24).
  • a wiring interlayer insulating film is deposited and planarized, and a wiring process including the wiring interlayer insulating film 31 is performed, and a semiconductor device is manufactured through a second wiring process (FIG. 25). )
  • the gate electrode 20 is composed of a metal silicide film.
  • the threshold voltage value can be set to almost 0 V in both the N-conduction MISFET and the P-conduction MISFET, regardless of the fully depleted SOIIGFT.
  • the source and drain regions despite the fact that the single-crystal Si thin film 3 constituting the channel was finally made ultra-thin as 10 nm, the source and drain regions consisted of a stacked structure, and most of the stacked structure was a metal silicide film. Since it can be configured with 20, it can eliminate the problem of increasing the contact resistance between the semiconductor and the metal silicide film and increasing the series resistance. Came.
  • the ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions in the SOI MISFET region and the resistance reduction of the source and drain diffusion layer regions in the Balta type MISFET region By forming the ion implantation process for the common process under the same conditions, it is possible to achieve a large drive current for the SOI-type MISFET and simultaneously reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7 It is. As a result, the parasitic capacitance can be reduced by about an order of magnitude even in the same uel occupying area configuration compared to the uel structure without the ion implantation for reducing the capacitance.
  • connection region can be set regardless of the upper wiring because it can be directly connected to the well diffusion layer by the gout electrode which is the lowermost wiring.
  • Features that do not increase the occupied area are also effective in further reducing the parasitic capacitance. Therefore, the applicable circuits of the semiconductor device based on this embodiment are wide-ranging, such as SRAM memory cells and I / O buffer circuits as will be described later, and driving paths of critical paths that define the operation speed of integrated circuits. It is most effective to apply.
  • these high-performance SOI MISFETs 100 and high-voltage devices, and bulk protection MISFETs 200 for ESD protection to prevent ESD breakdown (electrostatic breakdown) Even when they are formed on the same substrate, the manufacturing process of SOI MISFET and Balta MIS FET can be shared, so that the entire semiconductor device can be reduced and the process can be made without complicating the process.
  • the thin buried insulating film 4 be as thin as possible within a film thickness range in which leakage current is negligible. More preferably, the gate insulating film is 10 nm or less. Desirably, the film thickness should be about 2nm, about the same as 5.
  • the gate electrode material is not limited to the Ni silicide film, but a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, etc. Any material can be used as long as the work function of the metal silicide film or metal nitride film is located at the approximate center of the forbidden band of the single crystal Si thin film.
  • a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, etc. Any material can be used as long as the work function of the metal silicide film or metal nitride film is located at the approximate center of the forbidden band of the single crystal Si thin film.
  • the semiconductor device is manufactured according to the first embodiment.
  • the second embodiment is disclosed for the purpose of making the Balta type MISFET more stable with a different layout. is there.
  • the layout of the process of removing the resist mask is different only in the region 200 where the Balta-type MISFET shown in FIG. 4 is formed.
  • the silicon oxide film 36, the single crystal Si layer 3, and the thin buried insulating film 4 are removed except for the region 200 where the Balta-type MISFET is formed to expose the surface of the support substrate.
  • the second embodiment as shown in the plan view of FIG.
  • a dummy pattern 60 is provided around the region 200 where the Balta-type MISFET is formed, and the silicon oxide film around the region 200 where the Balta-type MISFET is formed. 36.
  • the single crystal Si layer 3 and the thin buried insulating film 4 are left.
  • the dummy pattern 60 is formed by the resist mask 35 applied in the process of FIG. 4 of the first embodiment.
  • the dummy pattern 60 formed in the present embodiment suppresses date generation in the chemical mechanical polishing step for forming the element isolation region in the step of FIG. 12 of the first embodiment.
  • This is a pattern provided for the purpose.
  • the Balta MISFET is formed in a low step region. Therefore, when the chemical mechanical polishing step for forming the element isolation region in FIG. 12 of Embodiment 1 is performed, the Balta MISFET Area 200 may be selectively polished.
  • the dummy pattern 60 is formed, and the silicon oxide film 36, the single crystal Si layer 3 and the thin buried insulating film 4 around the region 200 where the Balta-type MISFET is formed are left to be low.
  • the step region is only the region 200 in which the Balta-type MISFET is formed, and its periphery is a high step region.
  • the gate electrode 20 is composed of a metal silicide film.
  • the threshold voltage value should be set to approximately 0 V regardless of whether it is an N-conducting MISFET or a P-conducting MISFET. I was able to.
  • the source and drain regions were composed of a stacked structure, and most of the stacked structure was a metal silicide film.
  • the ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions of the SOI type MISFET T region and the low resistance of the source and drain diffusion layer regions of the Balta type MISFET region A common process for ion implantation process for the formation of semiconductors. By forming the process under the same conditions, it is possible to increase the drive current of SOI-type MISFETs and simultaneously reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7. Is possible.
  • the semiconductor device according to the present embodiment since the gate electrode which is the lowermost layer wiring can be directly connected to the well diffusion layer, the connection region can be set regardless of the upper wiring. As a result, it is possible to realize a large current and high driving capability of the semiconductor device without increasing the occupied area because the connection with the upper wiring does not require the connection in the margin area considering the layout of the lower wiring as in the conventionally known structure. It was. Features that do not increase the occupied area are also effective in further reducing the parasitic capacitance. Therefore, the applicable circuit of the semiconductor device based on this embodiment is wide-ranging, and it is applied to the SRAM memory cell and IZ0 buffer circuit as described later, and the driving path of the critical path that defines the operation speed of the integrated circuit. Is most effective.
  • ESD breakdown electrostatic breakdown
  • the semiconductor device according to this embodiment It is desirable that the thin buried insulating film 4 be as thin as possible within a range where the leakage current is negligible. It is preferably 10 nm or less, more preferably a film having a thickness of about 2 nm, equivalent to the gate insulating film 5. Thickness is desirable.
  • the gate electrode material is not limited to the Ni silicide film, but a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, etc. Any material can be used as long as the work function of the metal silicide film or metal nitride film is located at the approximate center of the forbidden band of the single crystal Si thin film.
  • FIG. 27 is a cross-sectional view of the semiconductor device showing the third embodiment according to the present invention.
  • the semiconductor device is manufactured basically in accordance with the above embodiment.
  • the ultra-shallow N-conductivity type high-concentration source diffusion layer 8 the ultra-shallow N-conductivity type high-concentration Prior to the formation of the drain diffusion layer 9, the ultra-shallow P-conduction type high-concentration source diffusion layer 10, and the ultra-shallow P-conduction type high-concentration drain diffusion layer 11, an offset spacer 17 is formed on the side wall of the gate electrode. The formation of was carried out.
  • the offset spacer 17 is formed on the side wall of the gate electrode by depositing, for example, a silicon oxide film, a silicon nitride film, a titanium oxide film, etc. by about lOnm by the CVD method and etching back this insulating film.
  • the ultra-shallow high-concentration source / drain diffusion layer is formed by ion implantation using the gate electrode and the thin insulating film layer as an implantation stopper.
  • the gate electrode 20 is composed of a metal silicide film.
  • the fully depleted S Regardless of the OIIGFET, the threshold voltage value could be set to almost 0V regardless of whether it was an N-conducting MISFET or a P-conducting MISFET.
  • the source and drain regions were composed of a stacked structure, and most of the stacked structure was a metal silicide film.
  • the ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions of the SOI type Ml SFET region and the source and drain diffusion layer regions of the Balta type MISFET region By forming the ion implantation process for low resistance under the same process and the same conditions, it is possible to increase the drive current of the S ⁇ I-type MISFET and at the same time reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7. Reduction can be achieved at the same time.
  • the connection region can be set regardless of the upper wiring. This eliminates the need for connection in the marginal area considering the layout of the lower layer wiring in the connection with the upper wiring as in the conventionally known structure, so that it is possible to realize a large current and high driving capability of the semiconductor device without increasing the occupied area. It was. Features that do not increase the occupied area are also effective in further reducing parasitic capacitance.
  • the circuit applicable to the semiconductor device according to the present embodiment is wide-ranging. As described later, the memory cell of the SRAM, the I / O buffer circuit, and the driving path of the critical path that defines the operation speed of the integrated circuit, etc. It is most effective to apply.
  • the gate electrode material is not limited to the Ni silicide film, but a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, etc. Any material can be used as long as the work function of the metal silicide film or metal nitride film is located at the approximate center of the forbidden band of the single crystal Si thin film.
  • FIG. 28 is a sectional view of the semiconductor device showing the fourth embodiment according to the present invention.
  • a semiconductor device is manufactured basically in accordance with the above-described embodiment, but in Embodiment 4, a Balta type MISFET is formed without forming the halo regions 50 and 51.
  • the halo regions 50 and 51 are formed to suppress the short channel effect when the MISFET is miniaturized.
  • the fine MISFET is not formed in the Balta type region 200, as in the fourth embodiment, it is possible to form the Balta type MISFET without forming the halo regions 50 and 51. By doing so, it is possible to further simplify the process and form the SOI MISFE T and the Balta MISFET on the same substrate.
  • ion implantation was performed using the gate protective insulating film 51 as an implantation blocking mask under the condition of an implantation amount of 1 ⁇ 10 13 / cm 2 to form halo regions 50 and 51, respectively (FIG. 17).
  • This is an ion implantation process for suppressing the short channel effect of Balta type MISF ET.
  • the halo formation condition may be, for example, tilt ion implantation with a tilt angle of 20 degrees.
  • the gate electrode 20 is composed of a metal silicide film.
  • the threshold voltage value should be set to approximately 0 V regardless of whether it is an N-conducting MISFET or a P-conducting MISFET. I was able to.
  • the source and drain regions were composed of a stacked structure, and most of the stacked structure was a metal silicide film.
  • ion implantation for reducing the parasitic capacitance of the source and drain diffusion layer regions of the S0I type Ml SFET region The process and the ion implantation process for reducing the resistance of the source and drain diffusion layer regions in the Balta-type MISFET region are the same process.By forming them under the same conditions, a large drive current can be realized for the SOI-type MISFET. A reduction in the bottom parasitic capacitance of the well diffusion layers 6 and 7 can be realized at the same time.
  • the connection region can be set regardless of the upper wiring. This eliminates the need for connection in the marginal area considering the layout of the lower layer wiring in the connection with the upper wiring as in the conventionally known structure, so that it is possible to realize a large current and high driving capability of the semiconductor device without increasing the occupied area. It was. Features that do not increase the occupied area are also effective in further reducing parasitic capacitance.
  • the circuit applicable to the semiconductor device according to the present embodiment is wide-ranging. As described later, the memory cell of the SRAM, the I / O buffer circuit, and the driving path of the critical path that defines the operation speed of the integrated circuit, etc. It is most effective to apply.
  • the gate electrode material is not limited to the Ni silicide film, but a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, etc. Any material can be used as long as the work function of the metal silicide film or metal nitride film is located at the approximate center of the forbidden band of the single crystal Si thin film.
  • FIG. 29 is a cross-sectional view of the semiconductor device showing the fifth embodiment according to the present invention.
  • the semiconductor device was manufactured basically in accordance with the above embodiment, but as shown in FIG. 29, the diffusion layer region 21 stacked on the source and drain was formed higher than the direction of the gate electrode 20. It is characterized by being. This is realized by changing the thickness ratio of the deposited silicon gate polycrystalline Si film 38 and silicon nitride film 37 in the step of forming the gate electrode of FIG.
  • the gate electrode 20 needs to be silicided over the entire region to be a silicided gate electrode.
  • the stacked Si film on the source / drain diffusion layer is not fully silicided, and a low-resistance polycrystalline Si film is left in the bottom region.
  • the source 'drain diffusion layers 8 and 9 and the shallow P-conducting source' drain diffusion layers 10 and 11 must be preserved. This is because if the entire bottom region is silicified, the contact area between the channel region and the source / drain diffusion layer decreases, and the resistance increases.
  • the gate electrode 20 is set to have a lower height than the diffusion layer region 21 stacked on the source and drain, so that even if the entire region of the gate electrode 20 is silicided, The stacked Si film on the source / drain diffusion layer is not completely silicided, and a low-resistance polycrystalline Si film is left in the bottom region.
  • the gate electrode 20 is composed of a metal silicide film.
  • the threshold voltage value should be set to approximately 0 V regardless of whether it is an N-conducting MISFET or a P-conducting MISFET. I was able to.
  • the source and drain regions were composed of a stacked structure, and most of the stacked structure was a metal silicide film.
  • the ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions of the SOI type Ml SFET region and the source and drain diffusion layer regions of the Balta type MISFET region By forming the ion implantation process for low resistance under the same conditions as the common process, it is possible to create an S ⁇ MISFET In addition, the bottom parasitic capacitance of the well diffusion layers 6 and 7 can be reduced at the same time.
  • the connection region can be set regardless of the upper wiring. This eliminates the need for connection in the marginal area considering the layout of the lower layer wiring in the connection with the upper wiring as in the conventionally known structure, so that it is possible to realize a large current and high driving capability of the semiconductor device without increasing the occupied area. It was. Features that do not increase the occupied area are also effective in further reducing parasitic capacitance.
  • the circuit applicable to the semiconductor device according to the present embodiment is wide-ranging. As described later, the memory cell of the SRAM, the I / O buffer circuit, and the driving path of the critical path that defines the operation speed of the integrated circuit, etc. It is most effective to apply.
  • the gate electrode material is not limited to the Ni silicide film, but a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, etc. Any material can be used as long as the work function of the metal silicide film or metal nitride film is located at the approximate center of the forbidden band of the single crystal Si thin film.
  • the present invention relates to a MISFET having a semiconductor / insulating film / metal laminated structure, and in particular, can be applied to a semiconductor device in which a MISFET is formed on a substrate having an SOI structure and a manufacturing industry for manufacturing the semiconductor device.

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Abstract

　バルクシリコン基板とＳＯＩ基板とを別々に用いると、基板の占有面積が増え、半導体装置全体を小型化できない。一方、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとを同一基板上に作製する場合、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとを各々別工程にて作製しなければならず、プロセスが複雑化する。単結晶半導体基板、単結晶半導体基板から薄い埋め込み絶縁膜で分離された薄い単結晶半導体薄膜（ＳＯＩ層）を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴのウエル拡散層領域と、ドレイン領域と、ゲート絶縁膜と、ゲート電極とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体 Z絶縁膜 Z金属の積層構造を有する MISFETに関し、詳しくは SOI (Silicon on Insulator)構造を有する基板に MISFETを形成した半導体装 置及びその製造方法に関する。
背景技術
[0002] 近年、 LSIの高集積化、高性能化に伴い、 MISFET (Metal/lnsulator/Semic onuctor Field Effect Transistor)の微細化が進み、ゲート長がスケーリングさ れることで、しきい電圧 Vthが低下する短チャネル効果の問題が顕著となっている。 この短チャネル効果は、 MISFETのソースおよびドレイン部分の空乏層の広がりが、 チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。これ を抑制するためには、チャネル部分の不純物濃度を高くし、ソースおよびドレイン部 分の空乏層の広がりを抑制することが一つの方法であるが、チャネル部分の不純物 濃度を高くすると、不純物散乱の増大に伴うキャリアの移動度により、駆動電流の劣 化が問題となる。また、不純物濃度を高くすると、基板とソース、ドレイン間の寄生容 量が増大し、 MISFETの高速動作を阻害する。
[0003] また、従来、これら MISFETのしきい電圧 Vthは、チャネル領域の不純物濃度によ つて制御されている。チャネルの不純物濃度制御は、 lOOnmノード程度のデザイン ルールの LSIまでは、イオン注入技術と短時間熱処理技術とを駆使して比較的良好 に行われている。
[0004] し力、し、 lOOnmノードもしくはそれ以降のデザインルールの MISFETにおいては、 チャネルの不純物量によりしきい電圧 Vthを制御する手法では、チャネル長が短くな るにつれて、 1個当たりの MISFETのしきい電圧 Vthに寄与する不純物の絶対数が 少なくなるため、統計的なゆらぎによるのしきい電圧 Vthのバラツキが無視できなくな つている（例えば非特許文献 1)。そこで、チャネル部の不純物濃度制御およびその 他の方法によって、ゲート電極の仕事関数によっても MISFETのしきレ、電圧 Vthを 制御できるようにすることが、微細デバイス対応のプロセスとして切望されるようになつ ている。
[0005] このような問題を解決するため、近年、 SOI構造が注目されている。この構造では 絶縁膜 (例えば酸化シリコン膜）によって完全な素子間分離を行うため、ソフトエラー やラッチアップが抑制され、集積度の高い LSIにおいても高い信頼性が得られるだけ でなぐ拡散層の接合容量が低減されるため、スイッチングにともなう充放電が少なく なり、高速、低消費電力化に対しても有利になる。
[0006] この S〇I型 MISFETには大別して二つの動作モードがある。一つはゲート電極直 下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み酸化 膜との界面にまで到達する完全空乏型（Full Depletion) SOI,もう一つは空乏層 がボディ領域の底面まで到達せず、中性領域が残る部分空乏型（Partial Depleti on) S〇Iがある。
[0007] 完全空乏型 SOI— MISFETでは、ゲート直下の空乏層の厚さが坦め込み酸化膜 によって制限されるため、空乏電荷量が部分空乏型 SOI— MISFETよりも大幅に減 少し、代わってドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブス レツショルド特性（S特性）が得られるとレ、う利点がある。
[0008] すなわち、急峻な S特性が得られると、オフリーク電流を抑制しながらしきい値電圧 Vthを下げること力 sできる。その結果、低い動作電圧でもドレイン電流が確保され、例 えば IV以下で動作する（しきい値電圧 Vthも 0. 3V以下）ような、極めて消費電力の 少なレ、MISFETの作製が可能となる。
[0009] また、通常基板に作製した MISFETの場合、上述した短チャネル効果の問題があ るが、完全空乏型 SOI— MISFETの場合は酸化膜で基板と素子が分離されており、 空乏層が広がることがないため、完全空乏型 SOI— MISFETでは、基板濃度を低く すること力 Sできる。従って、不純物散乱の増大に伴うキャリアの移動度の低下が抑制 されるため、高駆動電流化を図ることができる。さらに、不純物濃度でしきい電圧 Vth を制御する方法に較べて、 1つの MISFETに対する不純物の個数の統計的なゆら ぎによるしきい電圧 Vthばらつきを低減させることができる。
[0010] 一方、 S〇I一 MISFETに関する他の従来技術としてダブルゲート MISFET構造が 知られ、例えば特許文献 1として提案されている。上記 SOI— MISFETは SOI層内 にソース拡散層、及びドレイン拡散層をダミーゲート電極と自己整合で形成した後、 ダミーゲート電極の逆パターン溝の形成、上記溝から支持基板への不純物のイオン 注入による坦め込みゲートの形成を順次施し、しかる後、上記溝領域に W (タンダス テン)などの金属膜を選択的に坦め込み、上部ゲート電極とするものである。 SOI- MISFET性能向上の手段としてダブルゲート構造の実現も有力な手段であるが、現 在公知の手法に基づくダブルゲート MISFET構造では高濃度拡散層等を S〇I層に 悪影響を与えることなく支持基板内に埋め込み形成することが極めて難しぐ未だに 実用化に至っていない。製造困難性を度外視し、ダブルゲート MISFET構造の本質 概念を考慮した場合、坦め込みゲートを上部ゲートと正確な位置合わせすることが前 提であり、且つ個別素子ごとに配置することが必然的に求められる。埋め込みゲート 電極の役割を複数の MISFETで共有するごとき概念は基本的に存在しなレ、。超微 細 SOI— MISFETにおいては坦め込みゲートの位置合わせ誤差は致命的であり、 寄生容量のばらつき、駆動電流のばらつきに直結する。従って寄生容量をダイナミツ ク動作安定化のために有効利用するにしても容量ばらつきが本質的に抑制されない 限り安定化への利用も実現不可能である。更に、ダブルゲート構造 SOI— MISFET の閾電圧は SOI層膜厚成分を除くと上部ゲート及び坦め込みゲートの各材料の仕事 関数のみにより決定され、実質上所望 MISFETごとに閾電圧値を設定することは不 可能である。坦め込みゲート電極と上部ゲート電極の接続も MISFET活性領域外、 即ち素子分離領域で実施することが前提であり、周辺素子レイアウトに配慮した整合 十生が必須である。
ここで、埋め込み絶縁膜が 50nm以下、望ましくは 10nm以下、薄い単結晶半導体 薄膜が 20nm以下の S〇I基板を用レ、て作製した上記完全空乏型 SOI - MISFETで は、 SOI— MISFET直下のゥエル拡散層にゲート電位を印加することで、薄い坦め 込み絶縁膜を介したゥエル電位の高電位印加により SOI— MISFETの導通状態は 更に加速され、駆動電流の大幅な増大、即ち大電流化がもたらされる。ゲート電位が 低電位に印加される場合、ゥエル電位も追随して低下するため、より速く非道通状態 に達することができる。即ち、上記動作モードにおいては同一漏洩電流の条件にお いてより駆動電流を増加する特性を実現でき、導通 ·非道通のスイッチングをより高速 に実施することが可能となる。ゥエル拡散層側面の絶縁分離化は寄生容量の低減、 即ち印加信号の遅延時定数の低減に寄与する。また、坦め込み絶縁膜が薄ければ 薄いほど上記駆動電流の増加効果向上に有効であり、理想的には SOI— MISFET のゲート絶縁膜と同等の膜厚条件が望ましい。以上のように、薄い坦め込み絶縁膜 を SOI— MISFETに適用することで、ダブルゲート構造による SOI— MISFETの本 質的な性能向上特性を活かすことが出来る。さらに、 SOI— MISFET直下のゥエル 拡散層は、ゲート電極下に自己整合的に形成されるため、従来ダブルゲート MISFE T構造で問題となる、坦め込みゲート電極の位置合わせ誤差力 生じる駆動電流ば らつき、寄生容量ばらつきの問題を本質的に除去することが出来る。
[0012] 上述のごとぐ SOI型 MISFETは、低消費電力.高速という優れた特徴を有してい る。
特許文献 1 :特開 2000— 208770号公報
非特午文献 1 : T. Mizuno et al. 'Performance Fluctuations of 0. 10 μ mMOSFETs -Limitation of 0. 10 β ULSIs"、 Symp. on VLSI Tech nology 1994
非特許文献 2 : T. Yamada et al. "An Embedded DRAM Technology on
SOI/Bulk Hybrid Substrate Formed with SE Process for High -End S〇C Application" Symp. on VLSI Technology 2002
発明の開示
発明が解決しょうとする課題
[0013] し力 ながら、前述の SOI型 MISFETには次のような問題がある。一般に SOI基板 上に作製された MISFETは、ソース'ドレイン間耐圧が劣化するため、低電圧領域で しか使用できない。高耐圧系の素子や、 ESD破壊（静電破壊）を防止するための ES D保護素子などを、 SOI基板上に形成することは困難であった。したがって、高耐圧 で使用する領域には、 SOI基板ではなぐバルタ基板を使用することになる。このよう に、バルタシリコン基板と SOI基板とを使用する場合、 2枚の基板が必要になることか ら、基板の占有面積を小さくすることができず、延いては半導体装置全体を小さくす ることができない。また、 SOI型 MISFETとバルタ型 MISFETを同一基板上に作製 しょうとすると、たとえば、非特許文献 2に見られるように、選択ェピ成長技術が必要 になるとともに、 SOI型 MISFETとバルタ MISFETとを各々別工程にて作製しなけ ればならず、プロセスが複雑化するといった問題があった。
[0014] 本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、低電圧領 域として使用される SOI型 MISFETと、高電圧領域として使用されるバルタ型 MISF ETとが共存する半導体装置であっても、半導体装置全体を縮小でき、さらにプロセ スが複雑化することなく作製できる半導体装置および製造方法を提供することにある 課題を解決するための手段
[0015] 本発明の代表的なものの一例では単結晶半導体基板、単結晶半導体基板から薄 い埋め込み絶縁膜で分離された薄い単結晶半導体薄膜 (SOI層）よりなる SOI基板 を用いることを前提とする。ゲート長が lOOnm以下、更には 50nm以下の超微細完 全空乏型 SOIMISFETへの適用を前提とし、埋め込み絶縁膜は 10nm以下、薄い 単結晶半導体薄膜は 20nm以下、望ましくは lOnm程度の膜厚の SOI基板を用いる
[0016] 具体的には、 1枚の基板を有する半導体装置において、基板は、第 1の素子形成 領域および第 2の素子形成領域を有している。また、第 1の素子形成領域には、第 1 の導電型からなる第 1の半導体基板部分と、第 1の半導体基板部分上方に絶縁体層 を介して形成された半導体層と、半導体層中に形成された第 2導電型の第 1のソース 領域および第 1のドレイン領域と、第 1のソース領域と第 1のドレイン領域との間に形 成された第 1のチャネル領域と、第 1のチャネル領域上に形成された第 1のゲート絶 縁膜と、第 1のチャネル領域上方に第 1のゲート絶縁膜を介して形成された第 1のゲ ート電極が形成されている。また、第 2の素子形成領域には、第 1の導電型からなる 第 2の半導体基板部分と、第 2の半導体基板部分中に形成された第 2のソース領域 および第 2のドレイン領域と、第 2のソース領域と第 2のドレイン領域との間に形成され た第 2のチャネル領域と、第 2のチャネル領域上に形成された第 2のゲート絶縁膜と、 第 2のチャネル領域上方に第 2のゲート絶縁膜を介して形成された第 2のゲート電極 が形成されている。さらに、絶縁体層の厚さは 20nm以下で、半導体層の厚さは 20η m以下で形成されている。ここで、絶縁体層は薄い埋め込み絶縁膜に相当し、半導 体層は薄い単結晶半導体薄膜相当しており、第 1の素子形成領域と第 2の素子形成 領域との間に発生する段さは 30nm以下と小さい。そのため、第 1および第 2のソース 領域と、第 1および第 2のドレイン領域と、第 1および第 2のゲート絶縁膜と、第 1およ び第 2のゲート電極とが、それぞれ同一の工程にて形成することが出来る。すなわち 、第 1の素子形成領域上の S〇I一 MOSFETと第 2の素子形成領域上のバルクー M OSFETの形成工程を、各々別工程にて形成することなぐ共通プロセスを用いて同 時に形成することが出来るようになる。
発明の効果
[0017] 上記手段による発明に依れば、高耐圧系の素子や、 ESD破壊 (静電破壊)を防止 するための ESD保護素子は、同一基板上のバルクー MISFETとして形成することが できるので、低消費電力性'高速性に優れる SOI型 MISFETとバルクー MISFETを 各々別基板に形成して接続するよりも、基板の占有面積を小さくすることが出来る。し 力も、 SOI型 MISFETとバルタ型 MISFETの作製する工程とを共通化することで、 プロセスを複雑化することなく両素子の作製が実現できる。
図面の簡単な説明
[0018] [図 1]本発明による実施の形態 1による MISFETの完成断面図である。
[図 2]本発明の実施の形態 1による半導体装置を示す平面図である。
[図 3]実施の形態 1による MISFETの製造工程を説明する図である。
[図 4]実施の形態 1による MISFETの製造工程を説明する図である。
[図 5]実施の形態 1による MISFETの製造工程を説明する図である。
[図 6]実施の形態 1による MISFETの製造工程を説明する図である。
[図 7]実施の形態 1による MISFETの製造工程を説明する図である。
[図 8]実施の形態 1による MISFETの製造工程を説明する図である。
[図 9]実施の形態 1による MISFETの製造工程を説明する図である。
[図 10]実施の形態 1による MISFETの製造工程を説明する図である。
[図 11]実施の形態 1による MISFETの製造工程を説明する図である。 [図 12]実施の形態 1による MISFETの製造工程を説明する図である。
[図 13]実施の形態 1による MISFETの製造工程を説明する図である。
[図 14]実施の形態 1による MISFETの製造工程を説明する図である。
[図 15]実施の形態 1による MISFETの製造工程を説明する図である。
[図 16]実施の形態 1による MISFETの製造工程を説明する図である。
[図 17]実施の形態 1による MISFETの製造工程を説明する図である。
[図 18]実施の形態 1による MISFETの製造工程を説明する図である。
[図 19]実施の形態 1による MISFETの製造工程を説明する図である。
[図 20]実施の形態 1による MISFETの製造工程を説明する図である。
[図 21]実施の形態 1による MISFETの製造工程を説明する図である。
[図 22]実施の形態 1による MISFETの製造工程を説明する図である。
[図 23]実施の形態 1による MISFETの製造工程を説明する図である。
[図 24]実施の形態 1による MISFETの製造工程を説明する図である。
[図 25]実施の形態 1による MISFETの製造工程を説明する図である。
[図 26]本発明の実施の形態 2による半導体装置のレイアウト図である。
[図 27]本発明による実施の形態 3による MISFETの完成断面図である。
[図 28]本発明による実施の形態 4による MISFETの完成断面図である。
[図 29]本発明による実施の形態 5による MISFETの完成断面図である。
[図 30]実施の形態 5による MISFETの製造工程を説明する図である。
発明を実施するための最良の形態
[0019] 以下の実施の形態においては便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明の 関係、にある。
[0020] また、以下の実施の形態において、要素の数等 (個数、数値、量、範囲等を含む） に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される 場合を除き、その特定の数に限定されるものではなぐ特定の数以上でも以下でも良 レ、。 [0021] さらに、以下の実施の形態において、その構成要素 (要素ステップ等も含む)は特に 明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずし も必須のものではないことは言うまでもない。
[0022] 同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するとき は、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き 、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、 上記数値および範囲にっレ、ても同様である。
[0023] また、本実施の形態を説明するための全図において同一機能を有するものは同一 の符号を付し、その繰り返しの説明は省略する。
[0024] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。各部の材質、導電 型、及び製造条件等は本実施の形態の記載に限定されるものではなぐ各々多くの 変形が可能であることは言うまでもなレ、。
[0025] (実施の形態 1)
図 1は、本発明の実施の形態 1に係る MISFETの完成断面図である。また、その製 造工程を図 2以降を用いて説明する。説明の都合上半導体基板、及び半導体膜の 導電型を固定して説明するが導電型の組み合わせは任意でよぐ本実施の形態記 載の導電型に限定されない。面方位（100)、 P導電型、抵抗率 10ohm' cm、直径 2 Ocmの単結晶 SU;りなり、主表面が鏡面研磨された半導体基板 1に 10nm厚のシリコ ン熱酸化膜 4を形成して第一の半導体基板とした。上記第一の半導体基板に公知の 超薄膜 SOI基板の製造法に基づき水素のイオン注入を実施した。注入量は 5 X 1016 /cm2とした。イオン注入の結果、単結晶 Si基板主表面からおよそ 40nmの深さに結 晶欠陥層 3が形成された。この状態より表面にシリコン酸化膜を有しない第一の半導 体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主 表面どうしを密着させた。次に密着させた二枚の Si基板を 500°Cに加熱したがこの熱 処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で 単結晶 Si基板が剥離され、支持基板 1上に lOnm厚のシリコン熱酸化膜 2、及びその 上に約 20nm厚の単結晶 Si薄膜 3が密着された。この状態より 1100°Cの高温熱処 理を施すことによりシリコン熱酸化膜 4と支持基板 1間の接着強度が格段に向上し、 通常の単結晶基板並みの接着強度となった。この状態より単結晶 Si薄膜 3の表面、 即ち剥離面、を砥粒を含まない表面研磨法により鏡面研磨し、単結晶 Si薄膜 3下部 に薄い坦め込みゲート絶縁膜 4、が支持基板 1上に順に構成された SOI基板を製造 した。上記した S〇I基板は上記手法に基づき製造する必要はなぐ同様な仕様の巿 販基板の購入に基づいても何ら問題はない。その際には、 SOI基板上にシリコン酸 化膜を形成した後、シリコン酸化膜を除去することで、所望の単結晶 Si層になるまで 、 Si層を薄層化して使用する。
[0026] 上記 S〇I基板上に、 10nmの厚さでシリコン酸化膜 36を形成し、その後レジストマ スク 35を塗布し、バルタ型 MISFETを形成する領域 200のみレジストマスクを除去す る（図 4)。図 4の状態より、シリコン酸化膜 36、単結晶 Si層 3および薄い坦め込み絶 縁膜 4を除去して、支持基板表面を露出させる。その後、レジストマスク 35を除去する (図 5)。以上の工程によって、 S〇I型 MISFETおよび、バルタ型 MISFETとを形成 する領域 100および 200が夫々形成されたことになる。本工程以降は、説明をわかり 易くするため、 SOI型 MISFETの形成領域 100、バルタ型 MISFETの形成領域 20 0とを夫々別々に図示し、説明を行うこととする。
[0027] 図 5の状態より、シリコン酸化膜 36およびシリコン窒化膜 37を形成した（図 6)。ここ で形成したシリコン窒化膜は、後の浅溝素子分離形成における化学的機械的研磨 での研磨ストッパーとして用いられる。なお、本発明による 1つのポイントは、かかるシ リコン窒化膜の膜厚を、 SOI型 MISFETの形成領域 100における単結晶 Si薄膜 3の 膜厚とシリコン熱酸化膜 4の膜厚を足した厚さよりも大きくする点にある、言い換えれ ば、 SOI型 MISFETの形成領域 100の単結晶 Si薄膜 3表面とバルタ型 MISFETの 形成領域 200の半導体基板 1表面の間の段差よりも大きなものとする。この特徴点に 関する作用効果については後述する。次に、レジストマスク 35を塗布した後に、所望 領域のレジストマスクのみ除去した（図 7)。その後、所望領域のシリコン窒化膜 37お よびとシリコン酸化膜 36、および単結晶 Si層 3とを除去した（図 8)。尚、一対の相補 型 MISFETを構成する素子間に関しては同一のゥエル拡散層上に配置される如く パターユング後、レジストマスクを除去した。図 8の状態より、レジストマスク 35を塗布 した後、所望領域のレジストマスクを除去した（図 9)。次に、所望領域の埋め込み酸 化膜 4および支持基板 1の Si層を 200nm除去して、 STI (Shallow Trench Isolati on)なる素子分離領域と、 SOI型 MISFET形成領域上に、ゲートとゥエルとのコンタ タトを形成するための領域を形成する（図 10)。
[0028] 図 10の状態より、公知の素子分離絶縁膜の形成法に基づいて露出 Si領域への薄 い熱酸化膜の形成とパターユング領域を埋める程度の膜厚で厚いシリコン酸化膜 39 の全面堆積を施した（図 11)。続いて、シリコン窒化膜の堆積と先のパターユングで 選択残置した領域上、及び該領域から一定間隔までのシリコン窒化膜を選択的に除 去することにより露出された厚いシリコン酸化膜を化学的機械的研磨により除去した。 研磨の終点は先に堆積したシリコン窒化膜とパターン上に残置されているシリコン窒 化膜 37である。続いてシリコン窒化膜 37等を熱燐酸により選択除去した（図 12)。こ の工程において、シリコン窒化膜 37の膜厚に関する上述のポイントが有効に機能す る。すなわち、シリコン窒化膜 37の膜厚を S〇I型 MISFETの形成領域 100の単結晶 Si薄膜 3表面とバルタ型 MISFETの形成領域 200の半導体基板 1表面の間の段差 分以下とした場合、バルタ型 MISFETの形成領域 200のシリコン窒化膜 37を研磨の 終点として化学的機械的研磨を終了すると SOI型 MISFETの形成領域 100の単結 晶 Si薄膜 3の表面までをも化学的機械的研磨により削ってしまうといった不具合が生 じてしまい、一方、 SOI型 MISFETの形成領域 100のシリコン窒化膜 37を研磨の終 点として化学的機械的研磨を終了するとバルタ型 MISFETの形成領域 200のシリコ ン窒化膜 37の表面が露出せずこれを除去できないことからバルタ型 MISFETの形 成領域 200の半導体基板 1表面へのバルタ型 MISFETの形成が行えないと言った 不具合を生ずる。本発明では、シリコン窒化膜の膜厚を SOI型 MISFETの形成領域 100の単結晶 Si薄膜 3表面とバルタ型 MISFETの形成領域 200の半導体基板 1表 面の間の段差分より大きなものとすることによって、これらの不具合を解消することが 出来る。
[0029] 図 12において、 SOI型 MISFET形成領域は、薄いシリコン酸化膜 36、酸化膜薄 い単結晶 Si膜 3および薄い埋め込み絶縁膜 4を介したイオン注入により、バルタ型 M ISFET形成領域は薄いシリコン酸化膜 36を介したイオン注入により、支持基板 1の 所望領域に選択的に N導電型のゥエル拡散層 6を形成した。続いて、同様に SOI型 MISFET形成領域は、薄いシリコン酸化膜 36、酸化膜薄い単結晶 Si膜 3および薄 い埋め込み絶縁膜 4を介したイオン注入により、バルタ型 MISFET形成領域は薄い シリコン酸化膜 36を介したイオン注入により、支持基板 1の所望領域に選択的に P導 電型のゥェル拡散層 7を形成した。ここで、単結晶 Si膜と坦め込み酸化膜層は各々 薄層であり、 SOI型 MISFET形成領域とバルタ型 MISFET形成領域との段差はお よそ 30nmと小さレ、。一方、 N導電型のゥエル拡散層および P導電型のゥエル拡散層 領を形成するための不純物イオンを注入するための深さ条件は、通常 500nm以上 あり、上記段差に比べて、十分に深い。従って、 S〇I型 MISFETおよびバルタ型 Ml SFET領域のゥエル拡散層形成用のイオン注入条件は共通とすることができ、同一 工程にて、 SOI型 MISFETおよびバルタ型 MISFET用のゥエル拡散層領 6および 7 を形成することができる（図 13)。
[0030] 続いて、 N型および P型 S〇I型 MISFET形成領域の閾電圧制御拡散層領域 25お よび 26を、薄いシリコン酸化膜 36、薄い単結晶 Si膜 3および薄い坦め込み絶縁膜 4 を介したイオン注入により形成した。しかる後に、 N型および P型バルタ型 MISFET 形成領域は薄いシリコン酸化膜 36を介したイオン注入により、支持基板 1の所望領 域に選択的に N導電型および P導電型の閾電圧制御拡散層領域 27および 28を形 成した（図 14)。
[0031] 続いてシリコン酸化膜 36等をフッ酸洗浄等により選択除去して単結晶 Si薄膜 3表 面を露出させてから熱酸化膜 1. 8nmの形成とその表面を NOガスにより窒化するこ とにより 0. 2nmの窒化膜を主表面に積層形成し、ゲート絶縁膜 5とした。続いてゲー ト絶縁膜 5上に例えば lOOnm厚の多結晶 Si膜 38を化学気相堆積法により堆積した 。次に、多結晶 Si膜 38上に主にシリコン窒化膜 37で構成されるゲート保護膜を全面 に堆積してから従来公知の MISFETの製造方法によりそのパターユングによるグー ト電極とゲート保護膜の形成を実施した（図 15)。本発明では、ゲート材料膜としての 多結晶シリコン膜をパターユングしてゲート電極を形成する際のフォトリソグラフィの焦 点深度を SOI型 MISFETの形成領域 100側にあわせることを特徴としている。 SOI 型 MISFETの形成領域 100の単結晶 Si薄膜 3表面とバルタ型 MISFETの形成領 域 200の半導体基板 1表面の間には段差が存在している為、上記各領域の一方の 側に焦点深度を合わせてゲート電極のパターユングを行うと他方の領域のゲート電 極は設計どおりの形状に加工できなくなる。し力しながら、一般的にバルタ型 MISFE Tの形成領域にはゲート電極の寸法が SOI型 MISFETよりも大きい高耐圧 MISFE Tが形成されるため、出来上がる MISFETの特性からすればバルタ型 MISFETの 方がゲート電極の形状変動による影響をより少ないものとすることができる。本実施の 形態においては N伝導型 IGFETと P導電型 IGFETの何れのゲート電極に対しても 低抵抗化のための不純物は導入してレ、なレ、。
[0032] 続レ、て図 15より、 S〇I型およびバルタ型の N伝導型 MISFET領域には、例えば As イオンを、 SOI型およびバルタ型の P導電型 MISFET領域には BFイオンを、各々 1
2
keV、及び 600eVの加速エネルギーにより注入量 4 X 1015Zcm2の条件でイオン注 入を施し、極浅の N導電型高濃度ソース拡散層 8、極浅の N導電型高濃度ドレイン拡 散層 9と極浅の P導電型高濃度ソース拡散層 10、極浅の P導電型高濃度ドレイン拡 散層 11を単結晶 Si膜 3の主表面領域に形成した（図 16)。ここで、上述した通り、 SO I型 MISFET形成領域とバルタ型 MISFET形成領域との段差はおよそ 30nmと小さ いため、 SOI型 MISFETおよびバルタ型 MISFET領域の極浅の高濃度ソース拡散 層およびドレイン拡散層領域形成用のイオン注入条件は共通とすることができ、同一 工程にて、 SOI型 MISFETおよびバルタ型 MISFET用の極浅の高濃度ソース拡散 層およびドレイン拡散層領を形成することができる。
[0033] 続レ、て図 16より、バルタ型の N伝導型 MISFET領域 200には、例えば、 B (ホウ素） イオンを、 lOkeVの加速エネルギーにより注入量 1 X 1013/cm2の条件でイオン注 入を施し、また、 P伝導型 MISFET領域には、例えば、 P (リン）イオンを、 lOkeVの 加速エネルギーにより注入量 1 X 1013/cm2の条件でゲート保護絶縁膜 51を注入 阻止マスクとするイオン注入を施し、ハロー領域 50および 51とを夫々形成した（図 17 )。これは、バルタ型 MISFETの短チャネル効果を抑制するために行うイオン注入ェ 程である。ここで、より短チャネル効果の抑制効果を高めるため、ハロー形成条件を、 例えばチルト角 20度の斜めイオン注入としても、何ら差し支えない。
[0034] 図 17において、例えば 70nm膜厚のシリコン酸化膜を全面に堆積してから異方性 ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜 12と した（図 18)。続いて図 18より、 SOI型およびバルタ型の N伝導型 MISFET領域に は、例えば、 Asイオンを、 SOI型およびバルタ型の P導電型 MISFET領域には BF2 イオンを、各々例えば 25keV、及び 15eVの加速エネルギーにより注入量 4 X 1015 /cm2の条件でゲート電極およびゲート側壁絶縁膜 12を注入阻止マスクとするィォ ン注入を施し、上記、極浅の高濃度ソース拡散層およびドレイン拡散層領よりも更に 深い N型のソース拡散層およびドレイン拡散層領域 13および 14と、 P型のソース拡 散層およびドレイン拡散層領域 15および 16とを夫々形成した（図 19)。ここで、この 深いソース拡散層およびドレイン拡散層領域は、 S〇I型 MISFETの領域には、ソー ス 'ドレイン拡散層領域の容量低減を目的として形成された。これは、従来公知のバ ルク型 MISFETの接合容量を低減するための方法と同様の製造方法にて形成され たものである。すなわち、注入素子マスクとするイオン注入により先に注入した閾電圧 調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオン を注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的で ある。一方、バルタ型 MISFETは、低抵抗ソース'ドレイン拡散層領域の形成を目的 として、従来公知のバルタ型 MISFETのソース'ドレイン拡散層領域と同様のプロセ スにて形成されたものである。以上のように、本発明によれば、 SOI型 MISFET領域 のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バ ルク型 MISFET領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注 入工程とを共通工程 ·同一条件にて形成することができる。これにより、プロセスを簡 略ィ匕すること力 Sできる。
[0035] 次に、図 19より、 SOI型 MISFETにおいて、ゲートとゥエルとのコンタクトを形成す るための領域を形成するため、レジストマスク 35を塗布し、 S〇I型 MISFETの所望領 域のレジストマスクのみを除去した（図 20)。その後、所望領域のシリコン窒化膜 37お よび多結晶シリコン膜 38、薄レ、シリコン酸化膜 36および坦め込み酸化膜 4とを除去し た（図 21)。
[0036] この状態より、選択ェピタキシャル法を用いて露出された単結晶 Si領域上に例えば
60nm厚で Si膜 52および 53を選択的に堆積した。本工程により、ソースおよびドレイ ン拡散層領域上 52および、 SOI型 MISFETにおいて、ゲートとゥエルとのコンタクト 形成領域上 53に選択的に単結晶 Siが選択ェピ成長されたことになる（図 22)。本発 明では、ゲート電極とゥエルとのコンタクトの形成工程をソース'ドレイン拡散層上の積 上げ Si膜の形成工程と同時に選択ェピ成長により行っている。これにより、コンタクト の形成工程を他と独立した工程として行う必要がなぐプロセスを簡略化することがで きる。なお、ゲート電極とゥエルとを電気的に接続する為には、 Si膜 53の上面がグー ト電極の下面よりも高くなるまで単結晶 Siを選択ェピ成長する必要がある。
[0037] 図 22の状態より、シリコン窒化膜 37を熱燐酸にて選択的に除去し（図 23)、シリコン ゲート多結晶 Si膜 38を露出させてからスパッタ法により 30nm厚の Ni (ニッケル)膜を 全面に被着させ、露出されているゲート電極の全領域、及び N導電型および P電動 型の高濃度積上げ領域の少なくとも上部領域を 450°Cの熱処理により選択的に珪化 させて、珪化ゲート電極、珪化金属ソース、ドレイン領域 20とした。上記珪化処理に おいて、不純物未添カ卩のシリコンゲート電極はゲート絶縁膜に接する領域まで全て ニッケノレ珪化膜に変換され、低抵抗化された。ソース'ドレイン拡散層上の積上げ Si 膜は全てが珪化されず、底面領域には低抵抗の多結晶 Si膜が残置され、薄い単結 晶 Si内の極めて浅い N伝導型のソース'ドレイン拡散層 8、 9および、浅い P伝導型の ソース'ドレイン拡散層 10、 11は保存された。上記珪化処理の後、絶縁膜上の未反 応の Ni膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で 除去した（図 24)。
[0038] この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜 31を含 む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した (図 25)
[0039] 本実施の形態に基づく半導体装置は、ゲート電極 20は金属珪化膜により構成され た。これにより本実施の形態に基づく半導体装置においては完全空乏型 SOIIGFE Tにも係らず、 N伝導型 MISFETと P導電型 MISFETの何れにおいてもその閾電圧 値をほぼ 0Vに設定することができた。また、チャネルを構成する単結晶 Si薄膜 3が最 終的に 10nmと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で 構成され、更にその積上げ構造の大半が金属珪化膜 20で構成できたために半導体 と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題力 解消することがで きた。更に、本実施の形態に基づく半導体装置においては、 SOI型 MISFET領域の ソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルタ 型 MISFET領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入 工程とを共通工程 ·同一条件にて形成することにより、 SOI型 MISFETの大駆動電 流化が実現できると同時にゥエル拡散層 6および 7の底面寄生容量の低減も同時に 実現可能である。これにより、容量低減のイオン注入を行わない場合のゥエル構造に 比べて、同一ゥエル占有面積構成においても寄生容量を約 1桁程度低減することが できた。更に、本実施の形態に基づく半導体装置においては最下層配線であるグー ト電極で直接ゥエル拡散層と接続できるので、上部配線と無関係に接続領域を設定 できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレ ィアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに 半導体装置の大電流化、高駆動能力化が実現できた。 占有面積の増加を伴わない 特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく 半導体装置の適用可能回路は多岐にわたり、後述するごとき SRAMのメモリセルや I /Oバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領 域等に適用するのが最も有効である。
[0040] 本実施の形態に基づく半導体装置においては、これら高性能 SOI型 MISFET10 0と高耐圧系の素子や、 ESD破壊 (静電破壊）を防止するための ESD保護用のバル ク型 MISFET200とを同一基板上に形成する際でも、 SOI型 MISFETとバルタ MIS FETとの作製工程を共通化することで、半導体装置全体を縮小でき、さらにプロセス が複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において 、薄い埋め込み絶縁膜 4としては漏洩電流が無視できる膜厚範囲内で可能な限り薄 膜化されることが望ましぐ 10nm以下更に好ましくはゲート絶縁膜 5と同程度の 2nm 程度の膜厚であることが望ましレ、。
[0041] 本実施の形態に基づく半導体装置において、ゲート電極材料は Ni珪化膜に限定 されることなく Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru等の金属、金属珪化 膜、又は金属窒化膜のうちその仕事関数が単結晶 Si薄膜の禁制帯のほぼ中央に位 置する材料であればよい。 [0042] (実施の形態 2)
続いて、本発明の実施の形態 2による半導体装置について説明する。本実施の形 態においては前記実施の形態 1に従って半導体装置を製造したが、実施の形態 2は 、レイアウトを異にし、バルタ型 MISFETをより安定して形成できることを目的として発 明されたものである。本実施の形態においては、図 4のバルタ型 MISFETを形成す る領域 200のみレジストマスクを除去する工程のレイアウトが異なる。実施の形態 1で は、バルタ型 MISFETを形成する領域 200以外は、シリコン酸化膜 36、単結晶 Si層 3および薄い坦め込み絶縁膜 4を除去して、支持基板表面を露出させる。一方、実施 の形態 2では、図 26の平面図に示した通り、バルタ型 MISFETを形成する領域 200 の周辺に、ダミーパターン 60を設け、バルタ型 MISFETを形成する領域 200の周辺 のシリコン酸化膜 36、単結晶 Si層 3および薄い坦め込み絶縁膜 4は残置する。なお、 このダミーパターン 60は、実施の形態 1の図 4の工程にて塗布したレジストマスク 35 にて形成する。
[0043] 本実施の形態で形成したダミーパターン 60は、実施の形態 1の図 12の工程におけ る素子分離領域を形成するための、化学的機械的研磨工程にて発生するデイツシン グを抑制するために設けられたパターンである。通常、化学的機械的研磨では、研 磨領域に段差は散在すると、例えば低段差領域が選択的に研磨されてしまうディッ シングと言う問題が発生する。本発明の場合、バルタ型 MISFETは低段差領域に形 成することになるため、実施の形態 1の図 12の素子分離領域を形成するための化学 的機械的研磨工程を行うと、バルタ型 MISFET領域 200が選択的に研磨されてしま う可能性がある。これは、 SOI型 MISFET領域 100に比べ、バルタ型 MISFET領域 200の方が大きければ大きいほど、その度合いは強まる。そこで、実施の形態 2では 、ダミーパターン 60を形成し、バルタ型 MISFETを形成する領域 200の周辺のシリコ ン酸化膜 36、単結晶 Si層 3および薄い坦め込み絶縁膜 4は残置し、低段差領域は、 バルタ型 MISFETを形成する領域 200のみで、その周辺は高段差領域となるように する。このようにする事で、素子分離領域を形成するための化学的機械的研磨工程 を行う際、バルタ型 MISFET領域 200のデイツシングが抑制され、より安定してバル ク型 MISFETを形成することが出来る。 [0044] さらに、本実施の形態に基づく半導体装置は、ゲート電極 20は金属珪化膜により 構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型 S OIIGFETにも係らず、 N伝導型 MISFETと P導電型 MISFETの何れにぉレ、てもそ の閾電圧値をほぼ 0Vに設定することができた。また、チャネルを構成する単結晶 Si 薄膜 3が最終的に 10nmと極薄に構成されたにも係らず、ソース、ドレイン領域が積 上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜で構成できたため に半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題力 解消する こと力 Sできた。更に、本実施の形態に基づく半導体装置においては、 SOI型 MISFE T領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程 と、バルタ型 MISFET領域のソースおよびドレイン拡散層領域低抵抗化のためのィ オン注入工程とを共通工程 ·同一条件にて形成することにより、 SOI型 MISFETの 大駆動電流化が実現できると同時にゥエル拡散層 6および 7の底面寄生容量の低減 も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のゥェ ル構造に比べて、同一ゥエル占有面積構成においても寄生容量を約 1桁程度低減 すること力 Sできた。更に、本実施の形態に基づく半導体装置においては最下層配線 であるゲート電極で直接ゥエル拡散層と接続できるので、上部配線と無関係に接続 領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下 層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積 の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。 占有面積の増 加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の 形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごとき SRAMの メモリセルや IZ〇バッファ回路、さらには集積回路の動作速度を規定するクリテカル パスの駆動領域等に適用するのが最も有効である。
[0045] 本実施の形態に基づく半導体装置においては、これら高性能 S〇I型 MISFET10 0と高耐圧系の素子や、 ESD破壊 (静電破壊）を防止するための ESD保護用のバル ク型 MISFET200とを同一基板上に形成する際でも、 SOI型 MISFETとバルタ MIS FETの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロ セスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置にお いて、薄い埋め込み絶縁膜 4としては漏洩電流が無視できる膜厚範囲内で可能な限 り薄膜化されることが望ましぐ 10nm以下更に好ましくはゲート絶縁膜 5と同程度の 2 nm程度の膜厚であることが望ましい。
[0046] 本実施の形態に基づく半導体装置において、ゲート電極材料は Ni珪化膜に限定 されることなく Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru等の金属、金属珪化 膜、又は金属窒化膜のうちその仕事関数が単結晶 Si薄膜の禁制帯のほぼ中央に位 置する材料であればよい。
[0047] (実施の形態 3)
図 27は本発明による実施の形態 3を示した半導体装置の断面図である。本実施の 形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、実施 の形態 3では、極浅の N導電型高濃度ソース拡散層 8、極浅の N導電型高濃度ドレイ ン拡散層 9、および、極浅の P導電型高濃度ソース拡散層 10、極浅の P導電型高濃 度ドレイン拡散層 11の形成に先立って、ゲート電極の側壁にオフセットスぺーサ 17 の形成を実施した。オフセットスぺーサ 17は、例えば酸化シリコン膜ゃ窒化シリコン、 酸化チタン膜等を CVD法により lOnm程度堆積し、この絶縁膜をエッチバックするこ とでゲート電極の側壁に形成する。極浅の高濃度ソース'ドレイン拡散層は、ゲート電 極およびこの薄い絶縁膜層を注入阻止とするイオン注入により形成される。
[0048] 本実施の形態では、オフセットスぺーサ 17をマスクとして極浅の N導電型高濃度ソ ース拡散層 8、極浅の N導電型高濃度ドレイン拡散層 9、および、極浅の P導電型高 濃度ソース拡散層 10、極浅の P導電型高濃度ドレイン拡散層 11を形成するので、拡 散層領域のチャネル領域 3への横方向広がりを抑制でき、ゲート電極 20と極浅の高 濃度ソース'ドレイン拡散層間のオーバーラップ領域が小さぐ実効チャネル長を大き く確保することができる。このため、実施の形態 1よりもさらに MISFETを微細化する ことが可能となる。さらに、ゲート電極 20と極浅の高濃度ソース'ドレイン拡散層間の オーバーラップ容量も小さく保てるため、寄生容量が減少し、実施の形態 1よりもさら なる MISFETの高速化が可能となる。
[0049] さらに、本実施の形態に基づく半導体装置は、ゲート電極 20は金属珪化膜により 構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型 S OIIGFETにも係らず、 N伝導型 MISFETと P導電型 MISFETの何れにぉレ、てもそ の閾電圧値をほぼ 0Vに設定することができた。また、チャネルを構成する単結晶 Si 薄膜 3が最終的に 10nmと極薄に構成されたにも係らず、ソース、ドレイン領域が積 上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜 20で構成できたた めに半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消 すること力 Sできた。更に、本実施の形態に基づく半導体装置においては、 S〇I型 Ml SFET領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入 工程と、バルタ型 MISFET領域のソースおよびドレイン拡散層領域低抵抗化のため のイオン注入工程とを共通工程'同一条件にて形成することにより、 S〇I型 MISFET の大駆動電流化が実現できると同時にゥエル拡散層 6および 7の底面寄生容量の低 減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のゥ エル構造に比べて、同一ゥエル占有面積構成においても寄生容量を約 1桁程度低 減すること力 Sできた。更に、本実施の形態に基づく半導体装置においては最下層配 線であるゲート電極で直接ゥエル拡散層と接続できるので、上部配線と無関係に接 続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で 下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面 積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。 占有面積の 増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施 の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごとき SRAM のメモリセルや I/Oバッファ回路、さらには集積回路の動作速度を規定するクリテ力 ルパスの駆動領域等に適用するのが最も有効である。
本実施の形態に基づく半導体装置においては、これら高性能 S〇I型 MISFET10 0と高耐圧系の素子や、 ESD破壊 (静電破壊）を防止するための ESD保護用のバル ク型 MISFET200とを同一基板上に形成する際でも、 SOI型 MISFETとバルタ MIS FETの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロ セスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置にお いて、薄い埋め込み絶縁膜 4としては漏洩電流が無視できる膜厚範囲内で可能な限 り薄膜化されることが望ましぐ 10nm以下更に好ましくはゲート絶縁膜 5と同程度の 2 nm程度の膜厚であることが望ましい。
[0051] 本実施の形態に基づく半導体装置において、ゲート電極材料は Ni珪化膜に限定 されることなく Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru等の金属、金属珪化 膜、又は金属窒化膜のうちその仕事関数が単結晶 Si薄膜の禁制帯のほぼ中央に位 置する材料であればよい。
[0052] (実施の形態 4)
図 28は本発明による実施の形態 4を示した半導体装置の断面図である。本実施の 形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、実施 の形態 4では、ハロー領域 50および 51を形成せずにバルタ型 MISFETを形成した 。ハロー領域 50および 51は、 MISFETを微細化した際の短チャネル効果を抑制す るために形成する。バルタ型領域 200には、微細 MISFETを形成しない場合には、 実施の形態 4の通り、ハロー領域 50および 51を形成せずにバルタ型 MISFETを形 成すること力 Sできる。このようにする事で、よりプロセスを簡略化して、 SOI型 MISFE Tおよびバルタ型 MISFETを同一基板上に形成することが可能となる。一により注入 量 1 X 1013/cm2の条件でゲート保護絶縁膜 51を注入阻止マスクとするイオン注入 を施し、ハロー領域 50および 51とを夫々形成した（図 17)。これは、バルタ型 MISF ETの短チャネル効果を抑制するために行うイオン注入工程である。ここで、より短チ ャネル効果の抑制効果を高めるため、ハロー形成条件を、例えばチルト角 20度の斜 めイオン注入としても、何ら差し支えない。
[0053] さらに、本実施の形態に基づく半導体装置は、ゲート電極 20は金属珪化膜により 構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型 S OIIGFETにも係らず、 N伝導型 MISFETと P導電型 MISFETの何れにぉレ、てもそ の閾電圧値をほぼ 0Vに設定することができた。また、チャネルを構成する単結晶 Si 薄膜 3が最終的に 10nmと極薄に構成されたにも係らず、ソース、ドレイン領域が積 上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜 20で構成できたた めに半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消 すること力 Sできた。更に、本実施の形態に基づく半導体装置においては、 S〇I型 Ml SFET領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入 工程と、バルタ型 MISFET領域のソースおよびドレイン拡散層領域低抵抗化のため のイオン注入工程とを共通工程.同一条件にて形成することにより、 SOI型 MISFET の大駆動電流化が実現できると同時にゥエル拡散層 6および 7の底面寄生容量の低 減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のゥ エル構造に比べて、同一ゥエル占有面積構成においても寄生容量を約 1桁程度低 減すること力 Sできた。更に、本実施の形態に基づく半導体装置においては最下層配 線であるゲート電極で直接ゥエル拡散層と接続できるので、上部配線と無関係に接 続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で 下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面 積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。 占有面積の 増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施 の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごとき SRAM のメモリセルや I/Oバッファ回路、さらには集積回路の動作速度を規定するクリテ力 ルパスの駆動領域等に適用するのが最も有効である。
[0054] 本実施の形態に基づく半導体装置においては、これら高性能 SOI型 MISFET10 0と高耐圧系の素子や、 ESD破壊 (静電破壊）を防止するための ESD保護用のバル ク型 MISFET200とを同一基板上に形成する際でも、 SOI型 MISFETとバルタ MIS FETの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロ セスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置にお いて、薄い埋め込み絶縁膜 4としては漏洩電流が無視できる膜厚範囲内で可能な限 り薄膜化されることが望ましぐ 10nm以下更に好ましくはゲート絶縁膜 5と同程度の 2 nm程度の膜厚であることが望ましい。
[0055] 本実施の形態に基づく半導体装置において、ゲート電極材料は Ni珪化膜に限定 されることなく Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru等の金属、金属珪化 膜、又は金属窒化膜のうちその仕事関数が単結晶 Si薄膜の禁制帯のほぼ中央に位 置する材料であればよい。
[0056] (実施の形態 5)
図 29は本発明による実施の形態 5を示した半導体装置の断面図である。本実施の 形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、図 29 に示した通り、ソース'ドレイン上に積み上げられた拡散層領域 21の方力 ゲート電 極 20よりも高く形成されていることを特徴とする。これは、実施の形態 1の図 15のゲー ト電極を形成する工程において、堆積するシリコンゲート多結晶 Si膜 38およびシリコ ン窒化膜 37の膜厚比を変えることにより実現される。ここで、本発明に置いては、ゲ ート電極 20は、全領域を珪化させて、珪化ゲート電極にする必要がある。一方、ソー ス 'ドレイン拡散層上の積上げ Si膜は全てが珪化せず、底面領域には低抵抗の多結 晶 Si膜が残置され、薄い単結晶 Si内の極めて浅レ、 N伝導型のソース'ドレイン拡散 層 8、 9および、浅い P伝導型のソース'ドレイン拡散層 10、 11は保存する必要がある 。これは、底面領域まで、全て珪化してしまうと、チャネル領域とソース'ドレイン拡散 層との接触面積が減少し、抵抗が増大してしまうためである。本発明によれば、ゲート 電極 20は、ソース'ドレイン上に積み上げられた拡散層領域 21よりも、その高さが低 く設定されているため、ゲート電極 20の全領域を珪化させても、ソース'ドレイン拡散 層上の積上げ Si膜は全てが珪化されず、底面領域には低抵抗の多結晶 Si膜が残置 される事となる。
[0057] このように、本実施の形態を適用することで、より良品歩留まりの良い半導体装置の 製造方法を提供することが出来る。
[0058] さらに、本実施の形態に基づく半導体装置は、ゲート電極 20は金属珪化膜により 構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型 S OIIGFETにも係らず、 N伝導型 MISFETと P導電型 MISFETの何れにぉレ、てもそ の閾電圧値をほぼ 0Vに設定することができた。また、チャネルを構成する単結晶 Si 薄膜 3が最終的に 10nmと極薄に構成されたにも係らず、ソース、ドレイン領域が積 上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜 20で構成できたた めに半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消 すること力 Sできた。更に、本実施の形態に基づく半導体装置においては、 S〇I型 Ml SFET領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入 工程と、バルタ型 MISFET領域のソースおよびドレイン拡散層領域低抵抗化のため のイオン注入工程とを共通工程'同一条件にて形成することにより、 S〇I型 MISFET の大駆動電流化が実現できると同時にゥエル拡散層 6および 7の底面寄生容量の低 減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のゥ エル構造に比べて、同一ゥエル占有面積構成においても寄生容量を約 1桁程度低 減すること力 Sできた。更に、本実施の形態に基づく半導体装置においては最下層配 線であるゲート電極で直接ゥエル拡散層と接続できるので、上部配線と無関係に接 続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で 下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面 積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。 占有面積の 増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施 の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごとき SRAM のメモリセルや I/Oバッファ回路、さらには集積回路の動作速度を規定するクリテ力 ルパスの駆動領域等に適用するのが最も有効である。
[0059] 本実施の形態に基づく半導体装置においては、これら高性能 SOI型 MISFET10 0と高耐圧系の素子や、 ESD破壊 (静電破壊）を防止するための ESD保護用のバル ク型 MISFET200とを同一基板上に形成する際でも、 SOI型 MISFETとバルタ MIS FETの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロ セスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置にお いて、薄い埋め込み絶縁膜 4としては漏洩電流が無視できる膜厚範囲内で可能な限 り薄膜化されることが望ましぐ 10nm以下更に好ましくはゲート絶縁膜 5と同程度の 2 nm程度の膜厚であることが望ましい。
[0060] 本実施の形態に基づく半導体装置において、ゲート電極材料は Ni珪化膜に限定 されることなく Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru等の金属、金属珪化 膜、又は金属窒化膜のうちその仕事関数が単結晶 Si薄膜の禁制帯のほぼ中央に位 置する材料であればよい。
産業上の利用可能性
[0061] 本発明は、半導体/絶縁膜/金属の積層構造を有する MISFETに関し、詳しくは SOI構造を有する基板に MISFETを形成した半導体装置及びその製造の製造業に 適用できる。

Claims

請求の範囲
[1] 1枚の基板を有する半導体装置において、
前記基板は第 1の素子形成領域および第 2の素子形成領域を有し、
前記第 1の素子形成領域に、第 1の導電型からなる第 1の半導体基板部分と、前記 第 1の半導体基板部分上方に絶縁体層を介して形成された半導体層と、前記半導 体層中に形成された前記第 1の導電型と逆導電型の第 2の導電型の第 1のソース領 域および第 1のドレイン領域と、前記第 1のソース領域と前記第 1のドレイン領域との 間に形成された第 1のチャネル領域と、前記第 1のチャネル領域上に形成された第 1 のゲート絶縁膜と、前記第 1のチャネル領域上方に前記第 1のゲート絶縁膜を介して 形成された第 1のゲート電極とが形成され、
前記第 2の素子形成領域に、前記第 1の導電型からなる第 2の半導体基板部分と、 前記第 2の半導体基板部分中に形成された第 2の導電型の第 2のソース領域および 第 2のドレイン領域と、前記第 2のソース領域と前記第 2のドレイン領域との間に形成 された第 2のチャネル領域と、前記第 2のチャネル領域上に形成された第 2のゲート 絶縁膜と、前記第 2のチャネル領域上方に前記第 2のゲート絶縁膜を介して形成され た第 2のゲート電極とが形成され、
前記絶縁体層の厚さが 20nm以下であり、前記半導体層の厚さが 20nm以下であ ることを特徴とする半導体装置。
[2] 請求項丄記載の半導体装置において、前記第 1のゲート電極及び前記第 2のゲート 電極は、 Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru、又はこれらの珪化膜、或 いは窒化膜で構成されていることを特徴とする半導体装置。
[3] 請求項 1記載の半導体装置において、前記第 1の素子形成領域が SOI型 MISFE Tの形成領域であり、前記第 2の素子形成領域がバルタ型 MISFETの形成領域であ ることを特徴とする半導体装置。
[4] 請求項 1記載の半導体装置において、前記第 1のチャネル領域の下方の前記第 1 の半導体基板部分中に、前記絶縁体層と接した前記第 2導電型の第 1の不純物領 域を有し、前記第 1のゲート電極と前記第 1の不純物領域とが電気的に接続されてい ることを特徴とする半導体装置。 [5] 請求項 4記載の半導体装置において、前記第 1のソース領域及び前記第 1のドレイ ン領域の下方の前記第 1の半導体基板部分中に、前記絶縁体層と接した前記第 2導 電型の第 2の不純物領域を有し、前記第 2の不純物領域の不純物濃度は前記第 1の 不純物領域の不純物濃度より低いことを特徴とする半導体装置。
[6] 1枚の基板が第 1の素子形成領域および第 2の素子形成領域を有し、前記第 1の 素子形成領域に、第 1の導電型からなる第 1の半導体基板部分と、前記第 1の半導 体基板部分上方に絶縁体層を介して形成された半導体層と、前記半導体層中に形 成された前記第 1の導電型と逆導電型の第 2の導電型の第 1のソース領域および第 1 のドレイン領域と、前記第 1のソース領域と前記第 1のドレイン領域との間に形成され た第 1のチャネル領域と、前記第 1のチャネル領域上に形成された第 1のゲート絶縁 膜と、前記第 1のチャネル領域上方に前記第 1のゲート絶縁膜を介して形成された第 1のゲート電極とが形成され、前記第 2の素子形成領域に、前記第 1の導電型からな る第 2の半導体基板部分と、前記第 2の半導体基板部分中に形成された第 2の導電 型の第 2のソース領域および第 2のドレイン領域と、前記第 2のソース領域と前記第 2 のドレイン領域との間に形成された第 2のチャネル領域と、前記第 2のチャネル領域 上に形成された第 2のゲート絶縁膜と、前記第 2のチャネル領域上方に前記第 2のゲ ート絶縁膜を介して形成された第 2のゲート電極とが形成された半導体装置の製造 方法において、
前記第 1のソース領域と前記第 2のソース領域と前記第 1のドレイン領域と前記第 2 のドレイン領域とを同一の工程で形成し、前記第 1のゲート絶縁膜と前記第 2のゲート 絶縁膜とを同一の工程で形成し、前記第 1のゲート電極と前記第 2のゲート電極とを 同一の工程で形成することを特徴とする半導体装置の製造方法。
[7] 請求項 6記載の半導体装置の製造方法において、前記第 1のゲート電極及び前記 第 2のゲート電極を、 Ni、 Co、 Ti、 W、 Ta、 Mo、 Cr、 Al、 Pt、 Pa、 Ru、又はこれらの 珪化膜、或いは窒化膜で形成することを特徴とする半導体装置の製造方法。
[8] 坦込み絶縁膜上の半導体層表面に形成された S〇I型 MISFETと半導体基板表面 に形成されたバルタ型 MISFETとを有する半導体装置であって、前記バルタ型 MIS FETの形成領域の周囲に、半導体基板とその上に形成された坦込み絶縁膜とその 上に形成された半導体層により構成されたダミーパターンを設けたことと特徴とする 半導体装置。
請求項 8記載の半導体装置において、前記ダミーパターンの半導体層表面には素 子が形成されていないことと特徴とする半導体装置。
請求項 9記載の半導体装置において、前記ダミーパターンと前記バルタ型 MISFE Tの間に、素子分離絶縁膜が設けられていることを特徴とする半導体装置。
請求項 10記載の半導体装置において、 1つの前記バルタ型 MISFETの形成領域 を取り囲む如ぐそれぞれ平面形状が同じ複数の前記ダミーパターンが配置され、各 々の前記ダミーパターンの間に素子分離絶縁膜が設けられていることを特徴とする 半導体装置。
S〇I型 MISFET及びバルタ型 MISFETを同一基板上に混載した半導体装置の 製造方法であって、
半導体基板と、該半導体基板上に形成された坦込み絶縁膜と、該埋込み絶縁膜 上に形成された半導体層とからなる SOI基板を準備する工程と、
前記バルタ型 MISFETの形成領域の前記半導体層及び前記埋込み絶縁膜を除 去して前記半導体基板表面を露出させる工程と、
膜厚が前記半導体層と前記埋込み絶縁膜の各膜厚を足した厚さより厚くなる如ぐ 全面に第 1の絶縁膜を形成する工程と、
素子分離領域の前記第 1の絶縁膜を除去する工程と、
前記第 1の絶縁膜が上方に形成されていない部分の前記半導体層，前記埋込み 絶縁膜及び前記半導体基板を除去し、前記素子分離領域に溝を形成する工程と、 前記第 1の絶縁膜とは異なる第 2の絶縁膜を全面に形成して前記溝を坦込む工程 と、
前記素子分離領域以外の前記第 2の絶縁膜を化学的機械的研磨により除去して 前記第 1の絶縁膜表面を露出する工程とを有することを特徴とする半導体装置の製 造方法。
請求項 12記載の半導体装置の製造方法において、
更に、露出した前記第 1の絶縁膜を除去する工程と、 前記 SOI型 MISFETの形成領域の前記半導体層表面に前記 SOI型 MISFETを 、前記バルタ型 MISFETの形成領域の前記半導体基板表面に前記バルタ型 MISF ETを、それぞれ形成する工程とを有することを特徴とする半導体装置の製造方法。
[14] 請求項 12記載の半導体装置の製造方法において、前記第 1の絶縁膜と前記第 2 の絶縁膜は、それぞれの化学的機械的研磨の研磨レートが異なることを特徴とする 半導体装置の製造方法。
[15] 請求項 13記載の半導体装置の製造方法において、前記第 1の絶縁膜と前記第 2 の絶縁膜は、それぞれの化学的機械的研磨の研磨レートが異なることを特徴とする 半導体装置の製造方法。
[16] 請求項 12記載の半導体装置の製造方法において、前記第 1の絶縁膜がシリコン窒 化膜であり、前記第 2の絶縁膜がシリコン酸化膜であることを特徴とする半導体装置 の製造方法。
[17] 請求項 13記載の半導体装置の製造方法において、前記第 1の絶縁膜がシリコン窒 化膜であり、前記第 2の絶縁膜がシリコン酸化膜であることを特徴とする半導体装置 の製造方法。
[18] 請求項 16記載の半導体装置の製造方法において、前記シリコン窒化膜を、化学的 機械的研磨の研磨ストッパーとして用いることを特徴とする半導体装置の製造方法。
[19] 請求項 17記載の半導体装置の製造方法において、前記シリコン窒化膜を、化学的 機械的研磨の研磨ストッパーとして用いることを特徴とする半導体装置の製造方法。
[20] SOI型 MISFET及びバルタ型 MISFETを有する半導体装置の製造方法であって 前記バルタ型 MISFETの形成領域において、 SOI基板の半導体層及び埋込み絶 縁膜を除去し、半導体基板表面を露出する工程と、
前記 SOI型 MISFETの形成領域の前記半導体層及び前記バルタ型 MISFETの 形成領域の前記半導体基板の各上方にゲート電極材料膜を形成する工程と、 前記ゲート電極材料膜をパターユングして、前記 SOI型 MISFETの第 1のゲート電 極及び前記バルタ型 MISFETの第 2のゲート電極を形成する工程とを有し、 前記第 1のゲート電極及び前記第 2のゲート電極の形成工程において、フォトリソグ ラフィの焦点深度を前記 SOI型 MISFETの形成領域側に合わせて行うことを特徴と する半導体装置の製造方法。
[21] 請求項 20記載の半導体装置の製造方法において、前記第 2のゲート電極の寸法 を、前記第 1のゲート電極の寸法より大きく形成することを特徴とする半導体装置の 製造方法。
[22] 請求項 21記載の半導体装置の製造方法において、前記ゲート電極材料膜が多結 晶シリコン膜を含むことを特徴とする半導体装置の製造方法。
[23] 半導体基板と、該半導体基板上に形成された坦込み絶縁膜と、該埋込み絶縁膜 上に形成された半導体層とからなる SOI基板を準備する工程と、
前記半導体層及び前記坦込み絶縁膜を部分的に除去し、前記半導体基板表面の 一部を露出させる工程と、
露出した前記半導体基板表面上に第 1の絶縁膜を形成する工程と、
前記半導体層表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記絶縁膜を含む全面にゲート電極材料膜を形成するェ 程と、
前記ゲート電極材料膜上に第 2の絶縁膜を形成する工程と、
前記ゲート電極材料膜及び前記第 2の絶縁膜をパターユングして、前記ゲート絶縁 膜上及び前記第 1絶縁膜上に跨るゲート電極を形成する工程と、
前記半導体層中にソース'ドレイン領域を形成する工程と、
前記ゲート電極及び前記第 1の絶縁膜を貫通し、前記半導体基板表面を露出した 孔を形成する工程と、
選択ェピ成長により、前記ソース'ドレイン領域上及び前記穴により露出した半導体 基板表面上にシリコン膜を形成工程とを有することを特徴とする半導体装置の製造 方法。
[24] 請求項 23記載の半導体装置の製造方法において、
前記孔の内部に形成される前記シリコン膜の上面が前記ゲート電極の下面よりも高 くなるまで、前記選択ェピ成長を行うことを特徴とする半導体装置の製造方法。
[25] 請求項 24記載の半導体装置の製造方法において、 前記ゲート電極の形成工程と前記孔の形成工程との間に、更に、前記ゲート電極 の側面を覆う第 3の絶縁膜を形成する工程を有することを特徴とする半導体装置の 製造方法。
[26] 第 1導電型の SOI型 MISFET及び前記第 1導電型のバルタ型 MISFETを同一基 板上に混載した半導体装置の製造方法であって、
半導体基板と、該半導体基板上に形成された坦込み絶縁膜と、該埋込み絶縁膜 上に形成された半導体層とからなる SOI基板を準備する工程と、
前記バルタ型 MISFETの形成領域の前記半導体層及び前記埋込み絶縁膜を除 去して前記半導体基板表面を露出させる工程と、
前記 S〇I型 MISFETの形成領域の前記半導体層上に第 1のゲート絶縁膜を、前 記バルタ型 MISFETの形成領域の前記半導体基板表面上に第 2のゲート絶縁膜を 、各々形成する工程と、
前記第 1のゲート絶縁膜上に前記 SOI型 MISFETの第 1のゲート電極を、前記第 2 のゲート絶縁膜上に前記バルタ型 MISFETの第 1のゲート電極を、各々形成するェ 程と、
前記第 1のゲート電極及び前記第 2のゲート電極をマスクとしたイオン注入により、 前記 SOI型 MISFETの形成領域の前記半導体層中に前記第 1導電型の浅い第 1 のソース'ドレイン拡散層を、前記バルタ型 MISFETの形成領域の前記半導体基板 中に前記第 1導電型の浅い第 2のソース'ドレイン拡散層を、同時に形成する工程と、 前記第 1のゲート電極の側面に第 1のゲート側壁絶縁膜を、前記第 2のゲート電極 の側面に第 2のゲート側壁絶縁膜を、各々形成する工程と、
前記第 1のゲート電極、前記第 1のゲート側壁絶縁膜、前記第 2のゲート電極及び 前記第 2のゲート側壁絶縁膜をマスクとしたイオン注入により、前記 S〇I型 MISFET の形成領域の前記半導体基板中に前記第 1導電型の深レ、第 3のソース ·ドレイン拡 散層を、前記バルタ型 MISFETの形成領域の前記半導体基板中に前記第 1導電型 の深い第 4のソース'ドレイン領域を形成する工程とを有することを特徴とする半導体 装置の製造方法。
[27] 請求項 26記載の半導体装置の製造方法において、 前記第 3のソース'ドレイン拡散層を、前記 SOI型 MISFETの形成領域の前記埋込 み絶縁膜の下面に接するように形成することを特徴とする半導体装置の製造方法。 請求項 27記載の半導体装置の製造方法において、
前記第 3のソース'ドレイン拡散層は、前記第 1のソース'ドレイン領域の寄生容量低 減の機能を有することを特徴とする半導体装置の製造方法。
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