JPH08316488A

JPH08316488A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH08316488A
Application number: JP12175495A
Authority: JP
Inventors: Kazuya Honma; 運也本間
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-05-19
Filing date: 1995-05-19
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】十分に高い閾値電圧を得た上で、高駆動能力を
得ることが可能なＳＯＩ構造のＭＯＳトランジスタを提
供する。【構成】各トランジスタ２６，２７は、チャネル領域２
５下の空乏層がシリコン酸化膜５に到達した完全空乏型
トランジスタとなる。そして、チャネル領域２５を形成
するシリコン層１の膜厚は、溝２１の深さから溝２２の
深さを差し引いた値と同じ０．１μｍとなる。従って、
各トランジスタ２６，２７の閾値電圧を動作上必要とさ
れる０．５Ｖ以上にすることができる。また、各ソース
・ドレイン領域２３，２４を形成するシリコン層１の膜
厚は、溝２１の深さと同じ０．３μｍとなる。従って、
各ソース・ドレイン領域２３，２４のシート抵抗を減少
させることが可能になり、各トランジスタ２６，２７の
駆動能力を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置および半導体
装置の製造方法に係り、詳しくは、ＳＯＩ（Semiconduc
tor On Insulator）構造を用いたＦＥＴおよびその製造
方法に関するものである。

【０００２】

【従来の技術】近年、携帯情報機器の普及がすすむにつ
れて、半導体集積回路のさらなる低消費電力化が要求さ
れている。それに伴い、低消費電力化に有利なＳＯＩ構
造を用いたＭＩＳＦＥＴが注目されている。

【０００３】ＭＩＳＦＥＴにＳＯＩ構造を用いれば、
(1) ソース・ドレイン間の接合容量を低減できる、(2)
ラッチアップを防止できる、(3) α線によるソフトエラ
ーを防止できる、などのメリットが得られる反面、基
板がフローティング状態になるためキンク現象を起こし
やすい、ソース・ドレイン領域のシート抵抗が増大し
て駆動能力が低下する、などのデメリットも発生する。
従って、ＳＯＩ構造を用いるＭＩＳＦＥＴによって半導
体集積回路を構成することで半導体集積回路の低消費電
力化を図るには、これらのデメリットを克服する必要が
ある。

【０００４】ＳＯＩ構造の形成技術としては種々の方法
が提案されているが、その中で有望視されているのは、
ＳＩＭＯＸ（Separation by IMplanted OXygen）法と貼
り合わせ法の２つである。

【０００５】ＳＩＭＯＸ法は、単結晶シリコン基板（ウ
ェハ）に酸素イオンを打ち込み、ウェハ中にシリコン酸
化膜を形成する方法である。ＳＩＭＯＸ法では、ウェハ
面内に均一に酸素イオンを打ち込むことで、ウェハ面内
で均一なＳＯＩ構造を形成することができる。しかし、
イオン注入によってシリコン酸化膜上のシリコン層に結
晶欠陥が生じるため、シリコン層の膜質がバルクシリコ
ンに比べて劣化するという欠点がある。

【０００６】貼り合わせ法は、シリコン酸化膜を挟んで
２枚のウェハを貼り合わせ、一方のウェハを削ることで
ＳＯＩ構造を形成する方法である。そのため、シリコン
層の膜質がバルクシリコンと同じになり、素子特性の優
れたＭＩＳＦＥＴを形成することができる。しかし、ウ
ェハ面内で均一なＳＯＩ構造を形成するには、ウェハを
均一に削る必要がある。

【０００７】そこで、貼り合わせ法において、ウェハ面
内で均一なＳＯＩ構造を形成するために、次の製造方法
が提案されている。以下、その製造方法を図６〜図７に
示す断面図に従って順次説明する。

【０００８】工程１（図６（ａ）参照）；熱酸化法を用
い、単結晶シリコン基板（ウェハ）１の全面にシリコン
酸化膜２を形成する。工程２（図６（ｂ）参照）；フォトリソグラフィ技術を
用い、シリコン酸化膜２上にレジストパターン３を形成
する。次に、異方性エッチング法を用い、レジストパタ
ーン３をエッチング用マスクとしてシリコン酸化膜２お
よびウェハ１をエッチングすることで、ウェハ１上の適
宜な場所に複数の溝４を形成する。各溝４の深さは、ウ
ェハ１の表面から０．１μｍである。

【０００９】工程３（図６（ｃ）参照）；レジストパタ
ーン３およびシリコン酸化膜２を除去する。工程４（図６（ｄ）参照）；熱酸化法を用い、溝４の内
部を含むウェハ１の全面にシリコン酸化膜５を形成す
る。

【００１０】工程５（図７（ａ）参照）；ＣＶＤ法を用
い、溝４の内部を含むウェハ１の全面にポリシリコン膜
６を形成して溝４を埋め込む。工程６（図７（ｂ）参照）；ラッピング法を用い、ポリ
シリコン膜６の表面を削って平坦化すると共にその膜厚
を薄くする。次に、単結晶シリコン基板（ウェハ）７を
用意し、そのウェハ７とポリシリコン膜６面とを貼り合
わせる。

【００１１】工程７（図７（ｃ）参照）；ラッピング法
を用いてウェハ１の表面を削る。このとき、各溝４の内
部に形成したシリコン酸化膜５が露出した時点でウェハ
１を削るのを停止する。すなわち、各溝４の内部に形成
したシリコン酸化膜５を、ウェハ１を削る際のストッパ
として利用する。このようにすれば、削られて残ったウ
ェハ１の膜厚を各溝４の深さと同じ（＝０．１μｍ）に
することができる。各溝４はウェハ１上の適宜な場所に
複数個形成されているため、削られて残ったウェハ１の
膜厚はウェハ７の全面に対して均一になる。この削られ
て残ったウェハ１が素子を形成するためのシリコン層と
なる。従って、ウェハ７面内で均一なＳＯＩ構造を形成
することができる。

【００１２】工程８（図８参照）；熱酸化法を用い、削
られて残ったウェハ（以下、シリコン層という）１上に
ゲート酸化膜８を形成する。次に、ＣＶＤ法を用い、ゲ
ート酸化膜８上にゲート電極となるノンドープのポリシ
リコン膜を形成する。そして、ＮＭＯＳＦＥＴのゲート
電極に相当するポリシリコン膜にはＮ型不純物をドープ
し、ＰＭ０ＳＦＥＴのゲート電極に相当するポリシリコ
ン膜にはＰ型不純物をドープする。続いて、異方性エッ
チング法を用い、そのゲート電極となるポリシリコン膜
をパターニングしてゲート電極９を形成する。次に、デ
バイスの全面に絶縁膜を堆積し、全面エッチバック法を
用いてその絶縁膜をエッチバックすることで、ゲート電
極９の側壁にサイドウォールスペーサ１０を形成する。
このとき、サイドウォールスペーサ１０から露出してい
るゲート酸化膜８は除去される。続いて、イオン注入法
を用い、ゲート電極９およびサイドウォールスペーサ１
０をイオン注入用マスクとして、ＰＭＯＳＦＥＴの形成
領域となるシリコン層１にＰ型不純物を注入すること
で、Ｐ型のソース・ドレイン領域１１を形成する。ま
た、イオン注入法を用い、ゲート電極９およびサイドウ
ォールスペーサ１０をイオン注入用マスクとして、ＮＭ
ＯＳＦＥＴの形成領域となるシリコン層１にＮ型不純物
を注入することで、Ｎ型のソース・ドレイン領域１２を
形成する。次に、デバイスの全面に層間絶縁膜１３を堆
積し、その層間絶縁膜１３に各ソース・ドレイン領域１
１，１２とコンタクトするコンタクトホール１４を形成
する。続いて、コンタクトホール１４の内部を含むデバ
イスの全面に導電材料を堆積し、その導電材料をパター
ニングすることで、ソース・ドレイン電極１５を形成す
る。

【００１３】このようにして、ソース・ドレイン領域１
１とゲート電極９とから成るシリコンゲートＰＭＯＳＦ
ＥＴ１６が形成され、ソース・ドレイン領域１２とゲー
ト電極９とから成るシリコンゲートＮＭＯＳＦＥＴ１７
が形成される。

【００１４】ここで、各ＦＥＴ１６，１７の素子分離
は、各溝４および各シリコン酸化膜５によって行われ
る。すなわち、各溝４が素子分離領域となり、各溝４間
のシリコン層１が素子を形成するための活性領域とな
る。また、各ソース・ドレイン領域１１，１２間のシリ
コン層１にはチャネル領域１８が形成される。そして、
各ＦＥＴ１６，１７がソース・ドレイン電極１５を介し
て接続されることで、ＳＯＩ構造を用いたシリコンゲー
トＣＭＯＳＦＥＴが構成される。

【００１５】

【発明が解決しようとする課題】各ＦＥＴ１６，１７
は、チャネル領域１８下の空乏層がシリコン酸化膜５に
到達した完全空乏型ＦＥＴとなる。完全空乏型ＦＥＴに
は、高駆動能力を実現できる上に、キンク現象を抑制で
きるという特徴がある。

【００１６】しかし、各ＦＥＴ１６，１７の閾値電圧を
動作上必要とされる０．５Ｖ以上にするには、チャネル
領域１８を形成するシリコン層１の膜厚を０．１μｍ以
下にしなければならない。ところが、シリコン層１には
各ソース・ドレイン領域１１，１２も形成されているた
め、シリコン層１の膜厚を薄くすると各ソース・ドレイ
ン領域１１，１２の膜厚も薄くなってしまう。しかし、
各ソース・ドレイン領域１１，１２を形成するシリコン
層１の膜厚が薄くなると、前記のデメリット（ソース
・ドレイン領域のシート抵抗が増大して駆動能力が低下
する）が顕在化するという問題がある。

【００１７】各ソース・ドレイン領域１１，１２のシー
ト抵抗を減少させるには、サリサイド技術を利用すれば
よい。サリサイド技術では、各ＦＥＴ１６，１７のゲー
ト電極９および各ソース・ドレイン領域１１，１２の表
面に選択的，自己整合的に低抵抗なシリサイド層を形成
する。そのシリサイド層により、各ソース・ドレイン領
域１１，１２のシート抵抗が減少するのに加え、ゲート
電極９の配線抵抗も減少する。

【００１８】しかし、各ソース・ドレイン領域１１，１
２を形成するシリコン層１の膜厚が薄い場合、その上に
形成されたシリサイド層が剥離し易くなるため、サリサ
イド技術を適用できないという問題がある。

【００１９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、十分に高い閾値電圧を
得た上で、高駆動能力を得ることが可能なＳＯＩ構造を
用いたＦＥＴを備えた半導体装置およびその製造方法を
提供することにある。

【００２０】

【課題を解決するための手段】請求項１に記載の発明
は、ＳＯＩ構造を備えた半導体装置において、絶縁層上
の半導体層の膜厚が少なくとも部分的に異なることをそ
の要旨とする。

【００２１】請求項２に記載の発明は、ＳＯＩ構造を備
えた半導体装置において、表面に凹部および凸部が形成
された絶縁層と、その絶縁層上に形成された半導体層と
を備えたことをその要旨とする。

【００２２】請求項３に記載の発明は、ＳＯＩ構造を備
えた半導体装置において、表面に凹部および凸部が形成
された絶縁層と、その絶縁層上に形成された表面が平坦
な単結晶半導体層とを備えたことをその要旨とする。

【００２３】請求項４に記載の発明は、ＳＯＩ構造を備
えた半導体装置において、表面に凹部および凸部が形成
された絶縁層と、その絶縁層上に形成された表面が平坦
な半導体層と、その半導体層に形成されたＦＥＴのチャ
ネル領域およびソースまたはドレイン領域とを備え、そ
のチャネル領域は絶縁層の凸部上に形成された薄い半導
体層に形成され、ソースまたはドレイン領域は絶縁層の
凹部上に形成された厚い半導体層に形成されたことをそ
の要旨とする。

【００２４】請求項５に記載の発明は、請求項４に記載
の半導体装置において、前記半導体層は単結晶半導体層
であることをその要旨とする。請求項６に記載の発明
は、半導体基板の一方の面に深い溝と浅い溝とを形成す
る工程と、その溝の内部を含む半導体基板の全面に絶縁
膜を形成する工程と、その絶縁膜が形成された面とは反
対側の半導体基板の面を、深い溝の内部に形成された絶
縁膜が露出するまで削ることで、浅い溝の反対側に薄い
半導体層を形成し、深い溝も浅い溝も設けられていない
部分の反対側に厚い半導体層を形成する工程とを備えた
ことをその要旨とする。

【００２５】請求項７に記載の発明は、半導体基板の一
方の面に深い溝と浅い溝とを形成する工程と、その溝の
内部を含む基板の全面に絶縁膜を形成する工程と、その
絶縁膜上に厚膜を形成することで溝を埋め込んだ後、そ
の厚膜の表面を平坦化する工程と、その厚膜面と別の基
板とを貼り合わせる工程と、絶縁膜が形成された面とは
反対側の半導体基板の面を、深い溝の内部に形成された
絶縁膜が露出するまで削ることで、浅い溝の反対側に薄
い半導体層を形成し、深い溝も浅い溝も設けられていな
い部分の反対側に厚い半導体層を形成する工程とを備え
たことをその要旨とする。

【００２６】請求項８に記載の発明は、表面に凹部およ
び凸部が設けられた絶縁層を形成する工程と、その絶縁
層上に表面が平坦な半導体層を形成することで、絶縁層
の凹部上には厚い半導体層を形成し、凸部上には薄い半
導体層を形成する工程とを備えたことをその要旨とす
る。

【００２７】請求項９に記載の発明は、請求項８に記載
の半導体装置の製造方法において、絶縁層上に半導体層
を形成した後に、半導体層の表面を平坦化する工程を備
えたことをその要旨とする。

【００２８】請求項１０に記載の発明は、請求項６〜９
のいずれか１項に記載の半導体装置の製造方法におい
て、前記厚い半導体層に不純物を注入することでＦＥＴ
のソースまたはドレイン領域を形成すると共に、前記薄
い半導体層にはチャネル領域を形成する工程を備えたこ
とをその要旨とする。

【００２９】請求項１１に記載の発明は、請求項６〜１
０のいずれか１項に記載の半導体装置の製造方法におい
て、ソースまたはドレイン領域上にシリサイド層を形成
する工程を備えたことをその要旨とする。

【００３０】請求項１２に記載の発明は、請求項６〜１
１のいずれか１項に記載の半導体装置の製造方法におい
て、前記半導体層は単結晶半導体層であることをその要
旨とする。

【００３１】

【作用】請求項１に記載の発明によれば、薄い半導体層
にＦＥＴのチャネル領域を形成し、厚い半導体層にソー
スまたはドレイン領域を形成することで、十分に高い閾
値電圧を得た上で、高駆動能力を得ることが可能なＦＥ
Ｔを得ることができる。

【００３２】請求項２または請求項３に記載の発明によ
れば、絶縁層の凹部上に形成された半導体層は厚くな
り、凸部上に形成された半導体層は薄くなる。従って、
薄い半導体層にＦＥＴのチャネル領域を形成し、厚い半
導体層にソースまたはドレイン領域を形成することで、
十分に高い閾値電圧を得た上で、高駆動能力を得ること
が可能なＦＥＴを得ることができる。

【００３３】請求項３に記載の発明によれば、単結晶半
導体層をＦＥＴの能動層に用いることで、高性能なＦＥ
Ｔを得ることができる。また、単結晶半導体層の表面を
平坦化することで、絶縁層の凹部上に形成された単結晶
半導体層を確実に厚く、凸部上に形成された単結晶半導
体層を確実に薄くすることができる。

【００３４】請求項４に記載の発明によれば、薄い半導
体層にチャネル領域を形成することで、ＦＥＴの閾値電
圧を十分に高くすることができる。また、厚い半導体層
にソースまたはドレイン領域を形成することで、ソース
またはドレイン領域のシート抵抗を低減してＦＥＴの駆
動能力を高くすることができる。

【００３５】請求項５に記載の発明によれば、単結晶半
導体層をＦＥＴの能動層に用いることで、高性能なＦＥ
Ｔを得ることができる。請求項６または請求項７に記載
の発明によれば、深い溝の深さを調整することで厚い半
導体層の膜厚を任意の値に設定することができ、深い溝
および浅い溝の深さを調節することで薄い半導体層の膜
厚を任意の値に設定することができる。従って、請求項
２に記載の半導体装置を簡単かつ容易に製造することが
できる。

【００３６】請求項７に記載の発明によれば、貼り合わ
せ法を用いてＳＯＩ構造の半導体装置を製造することが
できる。請求項８に記載の発明によれば、絶縁層の凹部
の深さを調整することで厚い半導体層の膜厚を任意の値
に設定することができ、凸部の深さを調整することで薄
い半導体層の膜厚を任意の値に設定することができる。
従って、請求項２に記載の半導体装置を簡単かつ容易に
製造することができる。

【００３７】請求項９に記載の発明によれば、半導体層
の表面を平坦化することで、絶縁層の凹部上に形成され
た半導体層を確実に厚く、凸部上に形成された半導体層
を確実に薄くすることができる。

【００３８】請求項１０に記載の発明によれば、ＦＥＴ
を形成することができる。請求項１１に記載の発明によ
れば、低抵抗なシリサイド層を設けることで、ソースま
たはドレイン領域のシート抵抗をさらに低減することが
可能になり、ＦＥＴの駆動能力をより向上させることが
できる。

【００３９】請求項１２に記載の発明によれば、単結晶
半導体層をＦＥＴの能動層に用いることで、高性能なＦ
ＥＴを得ることができる。

【００４０】

【実施例】（第１実施例）以下、本発明を具体化した第１実施例を
図面に従って説明する。尚、本実施例において、図６〜
図８に示した従来例と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。

【００４１】図１に、本実施例のＳＯＩ構造を用いたシ
リコンゲートＣＭＯＳＦＥＴの断面図を示す。各単結晶
シリコン基板（ウェハ）１，７はシリコン酸化膜５およ
びポリシリコン膜６を介して張り合わされている。ウェ
ハ１上には複数の深い溝２１と浅い溝２２とが形成され
ており、各溝２１，２２の内部にも各膜５，６が形成さ
れている。各溝２１の底面に形成されたシリコン酸化膜
５はウェハ１表面から露出しており、各溝２１によって
ウェハ（シリコン層）１が分割されている。すなわち、
各溝２１が素子分離領域となり、各溝２１間のシリコン
層１が素子を形成するための活性領域となる。

【００４２】各シリコン層１には、Ｐ型のソース・ドレ
イン領域２３またはＮ型のソース・ドレイン領域２４が
形成されている。また、各ソース・ドレイン領域２３，
２４間のシリコン層１にはチャネル領域２５が形成され
ている。各溝２２は各溝２１の間に設けられており、各
チャネル領域２５は各溝２２上のシリコン層１に形成さ
れている。従って、各ソース・ドレイン領域２３，２４
を形成するシリコン層１の膜厚は溝２１の深さと同じに
なる。また、チャネル領域２５を形成するシリコン層１
の膜厚は、溝２１の深さから溝２２の深さを差し引いた
値と同じになる。すなわち、各ソース・ドレイン領域２
３，２４を形成するシリコン層１の膜厚は厚く、チャネ
ル領域２５を形成するシリコン層１の膜厚は薄くなって
いる。

【００４３】チャネル領域２５上にはゲート絶縁膜８を
介してゲート電極９が形成されている。ゲート電極９の
側壁にはサイドウォールスペーサ１０が形成されてい
る。上記のように構成されたデバイス上には層間絶縁膜
１３が形成され、その層間絶縁膜１３には各ソース・ド
レイン領域２３，２４とコンタクトするコンタクトホー
ル１４が形成されている。層間絶縁膜１３上にはソース
・ドレイン電極１５が形成され、そのソース・ドレイン
電極１５はコンタクトホール１４を介して各ソース・ド
レイン領域２３，２４とコンタクトされている。

【００４４】シリコンゲートＰＭＯＳＦＥＴ２６はソー
ス・ドレイン領域２３とチャネル領域２５とゲート電極
９とから成り、シリコンゲートＮＭＯＳＦＥＴ２７はソ
ース・ドレイン領域２４とチャネル領域２５とゲート電
極９とから成る。そして、各ＦＥＴ２６，２７がソース
・ドレイン電極１５を介して接続されることで、ＳＯＩ
構造を用いたシリコンゲートＣＭＯＳＦＥＴが構成され
ている。

【００４５】次に、本実施例の製造方法を図２〜図４に
示す断面図に従って順次説明する。工程１（図２（ａ）参照）；熱酸化法を用い、ウェハ１
の全面にシリコン酸化膜２（膜厚；１００ｎｍ以下）を
形成する。

【００４６】工程２（図２（ｂ）参照）；フォトリソグ
ラフィ技術を用い、シリコン酸化膜２上にレジストパタ
ーン３１を形成する。次に、異方性エッチング法を用
い、レジストパターン３１をエッチング用マスクとして
シリコン酸化膜２およびウェハ１をエッチングすること
で、ウェハ１上の適宜な場所に複数の各溝２１，２２を
形成する。ここで、各溝２１，２２の深さは共にウェハ
１の表面から０．２μｍとする。

【００４７】工程３（図２（ｃ）参照）；レジストパタ
ーン３１を除去する。次に、フォトリソグラフィ技術を
用い、シリコン酸化膜２上にレジストパターン３２を形
成し、各溝２２だけを覆って各溝２１は露出させる。次
に、異方性エッチング法を用い、レジストパターン３２
をエッチング用マスクとしてウェハ１をエッチングす
る。このとき、各溝２２はレジストパターン３２で覆わ
れているため、各溝２１の底面だけが異方性エッチング
されて深くなる。その異方性エッチングは、各溝２２の
底面に対して各溝２１の底面の方が０．１μｍだけ余計
に深くなるまで行う。

【００４８】工程４（図３（ａ）参照）；レジストパタ
ーン３２およびシリコン酸化膜２を除去する。その結
果、ウェハ１上に、複数の深い溝２１（深さ；０．３μ
ｍ）と浅い溝２２（深さ；０．１μｍ）とが形成され
る。

【００４９】工程５（図３（ｂ）参照）；熱酸化法を用
い、各溝２１，２２の内部を含むウェハ１の全面にシリ
コン酸化膜５（膜厚；１００ｎｍ）を形成する。工程６（図３（ｃ）参照）；ＣＶＤ法を用い、各溝２
１，２２の内部を含むウェハ１の全面にポリシリコン膜
６を形成して各溝２１，２２を埋め込む。

【００５０】工程７（図４（ａ）参照）；ラッピング法
を用い、ポリシリコン膜６の表面を削って平坦化すると
共にその膜厚を薄くする。次に、ウェハ７を用意し、そ
のウェハ７とポリシリコン膜６面とを貼り合わせる。

【００５１】工程８（図４（ｂ）参照）；ラッピング法
を用いてウェハ１の表面を削る。このとき、各溝２１の
内部に形成したシリコン酸化膜５が露出した時点でウェ
ハ１を削るのを停止する。すなわち、各溝２１の内部に
形成したシリコン酸化膜５を、ウェハ１を削る際のスト
ッパとして利用する。このようにすれば、削られて残っ
たウェハ（シリコン層）１において各溝２２が形成され
ていない部分の膜厚を、各溝２１の深さと同じ（＝０．
３μｍ）にすることができる。各溝２１はウェハ１上の
適宜な場所に複数個形成されているため、シリコン層１
において各溝２２が形成されていない部分の膜厚は、ウ
ェハ７の全面に対して均一になる。従って、ウェハ７面
内で均一なＳＯＩ構造を形成することができる。

【００５２】工程９（図４（ｃ）参照）；熱酸化法を用
い、シリコン層１上にゲート酸化膜８を形成する。次
に、ＣＶＤ法を用い、ゲート酸化膜８上にゲート電極と
なるノンドープのポリシリコン膜を形成する。そして、
ＮＭＯＳＦＥＴのゲート電極に相当するポリシリコン膜
にはＮ型不純物をドープし、ＰＭ０ＳＦＥＴのゲート電
極に相当するポリシリコン膜にはＰ型不純物をドープす
る。続いて、異方性エッチング法を用い、そのゲート電
極となるポリシリコン膜をパターニングしてゲート電極
９を形成する。次に、デバイスの全面に絶縁膜を堆積
し、全面エッチバック法を用いてその絶縁膜をエッチバ
ックすることで、ゲート電極９の側壁にサイドウォール
スペーサ１０を形成する。このとき、サイドウォールス
ペーサ１０から露出しているゲート酸化膜８は除去され
る。続いて、イオン注入法を用い、ゲート電極９および
サイドウォールスペーサ１０をイオン注入用マスクとし
て、ＰＭＯＳＦＥＴの形成領域となるシリコン層１にＰ
型不純物を注入することで、Ｐ型のソース・ドレイン領
域２３を形成する。また、イオン注入法を用い、ゲート
電極９およびサイドウォールスペーサ１０をイオン注入
用マスクとして、ＮＭＯＳＦＥＴの形成領域となるシリ
コン層１にＮ型不純物を注入することで、Ｎ型のソース
・ドレイン領域２４を形成する。

【００５３】工程１０（図１参照）；デバイスの全面に
層間絶縁膜１３を堆積し、その層間絶縁膜１３に各ソー
ス・ドレイン領域１１，１２とコンタクトするコンタク
トホール１４を形成する。続いて、コンタクトホール１
４の内部を含むデバイスの全面に導電材料を堆積し、そ
の導電材料をパターニングすることで、ソース・ドレイ
ン電極１５を形成する。

【００５４】各ＦＥＴ１６，１７は、チャネル領域１８
下の空乏層がシリコン酸化膜５に到達した完全空乏型Ｆ
ＥＴとなる。完全空乏型ＦＥＴには、高駆動能力を実現
できる上に、キンク現象を抑制できるという特徴があ
る。このように本実施例において、各ＦＥＴ２６，２７
は、チャネル領域２５下の空乏層がシリコン酸化膜５に
到達した完全空乏型ＦＥＴとなる。そして、チャネル領
域２５を形成するシリコン層１の膜厚は、溝２１の深さ
から溝２２の深さを差し引いた値と同じ０．１μｍとな
る。また、各ソース・ドレイン領域２３，２４を形成す
るシリコン層１の膜厚は、溝２１の深さと同じ０．３μ
ｍとなる。

【００５５】従って、本実施例によれば、チャネル領域
２５を形成するシリコン層１の膜厚を十分に薄くできる
ことから、各ＦＥＴ２６，２７の閾値電圧を動作上必要
とされる０．５Ｖ以上にすることができる。また、各ソ
ース・ドレイン領域２３，２４を形成するシリコン層１
の膜厚を十分に厚くできることから、各ソース・ドレイ
ン領域２３，２４のシート抵抗を減少させることが可能
になり、各ＦＥＴ２６，２７の駆動能力を向上させるこ
とができる。

【００５６】そして、本実施例の製造方法によれば、上
記工程１〜４に示すような一般的な製造技術を利用して
ウェハ１上に深さの異なる各溝２１，２２を形成するだ
けで、上記構造の各ＦＥＴ２６，２７を簡単かつ容易に
形成することができる。

【００５７】（第２実施例）以下、本発明を具体化した
第２実施例を図５に従って説明する。尚、本実施例にお
いて、図１〜図４に示した第１実施例と同じ構成部材に
ついては符号を等しくしてその詳細な説明を省略する。

【００５８】図５に、本実施例のＳＯＩ構造を用いたシ
リコンゲートＣＭＯＳＦＥＴの断面図を示す。本実施例
において、図１に示した第１実施例の構成と異なるの
は、ゲート電極９および各ソース・ドレイン領域２３，
２４の表面にシリサイド層４１が形成されている点だけ
である。

【００５９】シリサイド層４１は、一般的なサリサイド
技術を利用することで選択的，自己整合的に形成するこ
とができる。ここで、各ソース・ドレイン領域２３，２
４を形成するシリコン層１の膜厚が十分に厚いことか
ら、シリサイド層４１と各ソース・ドレイン領域２３，
２４とを確実に接合させることが可能になり、シリサイ
ド層４１の剥離を防止することができる。

【００６０】本実施例によれば、シリサイド層４１を設
けることで、各ソース・ドレイン領域２３，２４のシー
ト抵抗をさらに減少させることが可能になり、各ＦＥＴ
２６，２７の駆動能力をより向上させることができる。
また、シリサイド層４１を設けることで、ゲート電極９
の配線抵抗を減少させることが可能になり、配線遅延の
増大を防止することができる。その結果、各ＦＥＴ２
６，２７の動作速度を向上させることが可能になる上
に、さらなる高集積化を達成することもできる。

【００６１】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。（１）工程６および工程７におけるラッピング法を、ウ
ェットエッチングとラッピング法とを組み合わせた方
法、化学的機械研磨法、エッチバック法などに置き代え
る。

【００６２】（２）工程８において、ゲート酸化膜８の
形成に先立ち、チャネル領域２５に対応するシリコン層
１に閾値電圧調整用の不純物をイオン注入する。すなわ
ち、ＰＭＯＳＦＥＴ２６のチャネル領域２５に対応する
シリコン層１にはＮ型不純物をイオン注入し、ＮＭＯＳ
ＦＥＴ２７のチャネル領域２５に対応するシリコン層１
にはＰ型不純物をイオン注入する。

【００６３】（３）ゲート酸化膜８を他の絶縁膜（シリ
コン窒化膜など）や複数の絶縁膜から成る積層膜に置き
代えることで、各ＭＯＳＦＥＴ２６，２７をＭＩＳＦＥ
Ｔに置き代える。

【００６４】（４）ゲート電極９の形成材料として金属
を用いることで、各シリコンゲートＭＯＳＦＥＴ２６，
２７をＭＯＳＦＥＴに置き代える。（５）上記（３）（４）を併用することで、ＩＧＦＥＴ
（Insulated Gate FET）に適用する．（６）上記（５）においてゲート酸化膜８を省くこと
で、ＪＦＥＴ（JunctionFET）に適用する。

【００６５】（７）単結晶シリコン基板１，７を他の半
導体基板（ポリシリコン基板、アモルファスシリコン基
板、単結晶化合物半導体基板、多結晶化合物半導体基板
など）に置き代える。

【００６６】（８）シリコン酸化膜５を他の絶縁膜（シ
リコン窒化膜など）に置き代える。（９）ポリシリコン膜６を、シリコン酸化膜５とはエッ
チング選択比が異なり、且つウェハ７と貼り合わせるこ
とが可能な他の適宜な膜に置き代える。

【００６７】（１０）シリコン層１を再結晶化法または
エピタキシャル成長法によって形成する。すなわち、各
ソース・ドレイン領域２３，２４を形成するシリコン層
１の膜厚は厚く、チャネル領域２５を形成するシリコン
層１の膜厚は薄くなっているという上記実施例の構成は
そのままに、貼り合わせ法を用いることなく、再結晶化
法またはエピタキシャル成長法を用いてＳＯＩ構造を形
成する。

【００６８】具体的には、まず、表面に凹部および凸部
（溝２２に相当）が形成された絶縁層（シリコン酸化膜
５に相当）を形成し、次に、再結晶化法またはエピタキ
シャル成長法を用いて、その絶縁層上にシリコン層１を
形成し、続いて、シリコン層１の表面を平坦化する。そ
の結果、絶縁層の凹部上には厚いシリコン膜１が形成さ
れ、凸部上には薄いシリコン膜１が形成される。尚、こ
の場合、シリコン層１は単結晶シリコン層に限らず、ポ
リシリコン層やアモルファスシリコン層としてもよく、
単結晶化合物半導体層や多結晶化合物半導体層に置き代
えてもよい。

【００６９】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。（イ）請求項１０に記載の半導体装置の製造方法におい
て、前記チャネル領域にソースまたはドレイン領域とは
逆導電型の不純物を注入する工程を備えた半導体装置の
製造方法。

【００７０】このようにすれば、チャネル領域における
不純物のドーズ量を調節することで、ＦＥＴの閾値電圧
を調整することができる。（ロ）請求項１０に記載の半導体装置の製造方法におい
て、チャネル領域上にゲート絶縁膜を形成した後、その
ゲート絶縁膜上にゲート電極を形成する工程を備えた半
導体装置の製造方法。

【００７１】このようにすれば、ＭＩＳＦＥＴを形成す
ることができる。（ハ）請求項１０に記載の半導体装置の製造方法におい
て、チャネル領域上にゲート絶縁膜を形成した後、その
ゲート絶縁膜上にシリコンゲート電極を形成する工程
と、ソースまたはドレイン領域上およびシリコンゲート
電極上にシリサイド層を形成する工程を備えた半導体装
置の製造方法。

【００７２】このようにすれば、サリサイド構造を備え
たシリコンゲートＭＩＳＦＥＴを形成することができ、
ゲート電極の配線抵抗を低減してＭＩＳＦＥＴの動作速
度を高めることが可能になる。

【００７３】ところで、本明細書において、発明の構成
に係る部材は以下のように定義されるものとする。（ａ）半導体層とは、単結晶シリコン層だけでなく、ポ
リシリコン層、アモルファスシリコン層、単結晶化合物
半導体層、多結晶化合物半導体層をも含むものとする。

【００７４】（ｂ）絶縁層とは、シリコン酸化膜だけで
なく、シリコン窒化膜や塗布絶縁膜などのあらゆる絶縁
層をも含むものとする。

【００７５】

【発明の効果】以上詳述したように本発明によれば、十
分に高い閾値電圧を得た上で、高駆動能力を得ることが
可能なＳＯＩ構造を用いたＦＥＴを備えた半導体装置お
よびその製造方法を提供することができる。

【図面の簡単な説明】

【図１】第１実施例の概略断面図。

【図２】第１実施例の製造方法を説明するための概略断
面図。

【図３】第１実施例の製造方法を説明するための概略断
面図。

【図４】第１実施例の製造方法を説明するための概略断
面図。

【図５】第２実施例の概略断面図。

【図６】従来例の製造方法を説明するための概略断面
図。

【図７】従来例の製造方法を説明するための概略断面
図。

【図８】従来例の製造方法を説明するための概略断面
図。

【符号の説明】

１…半導体基板または単結晶半導体層としての単結晶シ
リコン基板（ウァハ）またはシリコン層５…絶縁層または絶縁膜としてのシリコン酸化膜６…厚膜としてのポリシリコン膜７…別の基板としての単結晶シリコン基板（ウェハ）８…ゲート絶縁膜としてのゲート酸化膜９…ゲート電極２１…深い溝２２…浅い溝２３，２４…ソース・ドレイン領域２５…チャネル領域２６，２７…ＭＯＳＦＥＴ４１…シリサイド層

Claims

【特許請求の範囲】

【請求項１】ＳＯＩ構造を備えた半導体装置におい
て、絶縁層上の半導体層の膜厚が少なくとも部分的に異
なる半導体装置。
【請求項２】ＳＯＩ構造を備えた半導体装置におい
て、表面に凹部および凸部が形成された絶縁層と、その
絶縁層上に形成された半導体層とを備えた半導体装置。
【請求項３】ＳＯＩ構造を備えた半導体装置におい
て、表面に凹部および凸部が形成された絶縁層と、その
絶縁層上に形成された表面が平坦な単結晶半導体層とを
備えた半導体装置。
【請求項４】ＳＯＩ構造を備えた半導体装置におい
て、表面に凹部および凸部が形成された絶縁層と、その
絶縁層上に形成された表面が平坦な半導体層と、その半
導体層に形成されたＦＥＴのチャネル領域およびソース
またはドレイン領域とを備え、そのチャネル領域は絶縁
層の凸部上に形成された薄い半導体層に形成され、ソー
スまたはドレイン領域は絶縁層の凹部上に形成された厚
い半導体層に形成された半導体装置。
【請求項５】請求項４に記載の半導体装置において、
前記半導体層は単結晶半導体層である半導体装置。
【請求項６】半導体基板の一方の面に深い溝と浅い溝
とを形成する工程と、その溝の内部を含む半導体基板の全面に絶縁膜を形成す
る工程と、その絶縁膜が形成された面とは反対側の半導体基板の面
を、深い溝の内部に形成された絶縁膜が露出するまで削
ることで、浅い溝の反対側に薄い半導体層を形成し、深
い溝も浅い溝も設けられていない部分の反対側に厚い半
導体層を形成する工程とを備えた半導体装置の製造方
法。
【請求項７】半導体基板の一方の面に深い溝と浅い溝
とを形成する工程と、その溝の内部を含む基板の全面に絶縁膜を形成する工程
と、その絶縁膜上に厚膜を形成することで溝を埋め込んだ
後、その厚膜の表面を平坦化する工程と、その厚膜面と別の基板とを貼り合わせる工程と、絶縁膜が形成された面とは反対側の半導体基板の面を、
深い溝の内部に形成された絶縁膜が露出するまで削るこ
とで、浅い溝の反対側に薄い半導体層を形成し、深い溝
も浅い溝も設けられていない部分の反対側に厚い半導体
層を形成する工程とを備えた半導体装置の製造方法。
【請求項８】表面に凹部および凸部が設けられた絶縁
層を形成する工程と、その絶縁層上に表面が平坦な半導体層を形成すること
で、絶縁層の凹部上には厚い半導体層を形成し、凸部上
には薄い半導体層を形成する工程とを備えた半導体装置
の製造方法。
【請求項９】請求項８に記載の半導体装置の製造方法
において、絶縁層上に半導体層を形成した後に、半導体
層の表面を平坦化する工程を備えた半導体装置の製造方
法。
【請求項１０】請求項６〜９のいずれか１項に記載の
半導体装置の製造方法において、前記厚い半導体層に不純物を注入することでＦＥＴのソ
ースまたはドレイン領域を形成すると共に、前記薄い半
導体層にはチャネル領域を形成する工程を備えた半導体
装置の製造方法。
【請求項１１】請求項６〜１０のいずれか１項に記載
の半導体装置の製造方法において、ソースまたはドレイ
ン領域上にシリサイド層を形成する工程を備えた半導体
装置の製造方法。
【請求項１２】請求項６〜１１のいずれか１項に記載
の半導体装置の製造方法において、前記半導体層は単結
晶半導体層である半導体装置の製造方法。