WO2019026440A1 - トランジスタ及び電子機器 - Google Patents

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WO2019026440A1
WO2019026440A1 PCT/JP2018/022960 JP2018022960W WO2019026440A1 WO 2019026440 A1 WO2019026440 A1 WO 2019026440A1 JP 2018022960 W JP2018022960 W JP 2018022960W WO 2019026440 A1 WO2019026440 A1 WO 2019026440A1
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semiconductor substrate
transistor
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PCT/JP2018/022960
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克彦 深作
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Definitions

  • the present disclosure relates to a transistor and an electronic device.
  • the short channel effect causes an increase in current (so-called off-state leakage current) flowing during non-operation.
  • the carriers existing in the channel region are also affected by the depletion layer of the source and drain regions by shortening the channel length, and therefore, the drain current flows regardless of whether or not the gate voltage is applied. It is because it becomes easy.
  • Patent Document 1 listed below discloses an ESD (electro-Static Discharge) protection device configured by a field effect transistor on an SOI substrate.
  • the present disclosure proposes new and improved transistors and electronics with easy control of properties.
  • a semiconductor substrate including a conductive type impurity, an element isolation layer provided from the surface of the semiconductor substrate toward the inside and defining an element region, and the semiconductor substrate in the element region.
  • a gate electrode provided on the semiconductor substrate via a gate insulating film across the element region, and a region facing the gate electrode between the element region and the gate electrode.
  • a transistor is provided which is different from the concentration or the polarity of the conductive impurities of the semiconductor substrate in the central region comprising.
  • a semiconductor substrate containing a conductive impurity, an element isolation layer provided from the surface of the semiconductor substrate to the inside and defining an element region, and the semiconductor substrate of the element region.
  • a buried insulating layer provided, a gate electrode provided on the semiconductor substrate via a gate insulating film across the element region, and a region opposed to the gate electrode of the element region across the gate electrode.
  • the concentration or polarity of the conductive type impurity of the semiconductor substrate in the end region including the provided drain region and source region and including at least the end portion of the gate electrode on the drain region side is the center of the gate electrode
  • An electronic device comprising: a circuit including a transistor different from the concentration or the polarity of the conductive impurity of the semiconductor substrate in a central region including a portion.
  • the threshold voltage of the transistor is locally controlled by changing the polarity or concentration of the conductive impurity contained in the semiconductor substrate below the buried insulating layer in the central region and the end region of the channel. Is possible.
  • GIDL gate induced drain leakage
  • the characteristics of the transistor can be easily controlled.
  • FIG. 2 is a bird's eye view schematically showing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • FIG. 18 is a schematic vertical cross-sectional view illustrating one step of the method of manufacturing the transistor according to the same embodiment.
  • It is a circuit diagram showing an example of an ESD protection circuit to which a transistor concerning the embodiment can be applied.
  • FIG. 7 is an external view showing an example of an electronic device to which the transistor according to the embodiment can be applied.
  • FIG. 7 is an external view showing an example of an electronic device to which the transistor according to the embodiment can be applied.
  • FIG. 7 is an external view showing an example of an electronic device to which the transistor according to the embodiment can be applied.
  • FIG. 7 is an external view showing an example of an electronic device to which the transistor according to the embodiment can be applied.
  • FIG. 1 is a graph showing the relationship between the voltage (V g ) applied to the gate electrode of the transistor and the current (I d ) flowing to the drain electrode of the transistor.
  • portable devices such as smartphones, tablet terminals and laptops are widely used. These portable devices are required to reduce the power consumption of the various circuits mounted in order to extend the operation time. For example, it is required to further reduce the leakage current (also referred to as off-state leakage current or off-state current) flowing to the transistor during non-operation.
  • leakage current also referred to as off-state leakage current or off-state current
  • V th the threshold voltage (V th ) is given by Equation 1 below.
  • V fb is a flat band voltage (unit: V)
  • the second term (2 ⁇ b ) on the right side is the difference (unit: V) between the Fermi potential and the intrinsic potential.
  • ⁇ si is the dielectric constant of silicon
  • q is the charge (in C).
  • Na is the impurity concentration (unit: m -3 ) of the semiconductor substrate on which the transistor is formed
  • Co x is the capacitance of the gate insulating film (unit: F).
  • Equation 2 the flat band voltage (V fb ) in Equation 1 is expressed by Equation 2 below.
  • Equation 2 g g is the work function of the gate electrode, and s s is the work function of the semiconductor substrate on which the transistor is formed.
  • Equation 1 it is possible to increase the threshold voltage (V th ) of the transistor and reduce the off current of the transistor by increasing the flat band voltage V fb and the impurity concentration Na of the semiconductor substrate. It can be seen that it is. Further, according to Equation 2, it can be understood that the flat band voltage V fb can be increased by increasing the work function g g of the gate electrode.
  • the technology according to the present disclosure has been made in view of the above circumstances.
  • the present disclosure provides a transistor in which the off current is further reduced by raising the threshold voltage (threshold voltage) of the transistor while suppressing the increase in GIDL current.
  • FIG. 2A is a schematic vertical cross-sectional view showing the cross-sectional configuration of the transistor according to the present embodiment.
  • FIG. 2B is a plan view showing a planar configuration of the transistor shown in FIG. 2A.
  • the transistor 100 includes a semiconductor substrate 120 including a central region 121 and an end region 123, an element isolation layer 110, a buried insulating layer 127, and a source region 141S. And an element region layer 141 provided with the drain region 141D, a gate insulating film 131, and a gate electrode 130.
  • the embedded insulating layer 127 is provided inside the semiconductor substrate 120, and the element region layer 141 made of a semiconductor is further provided on the embedded insulating layer 127.
  • a so-called SOI substrate A so-called SOI substrate.
  • the semiconductor substrate 120 is a substrate including a conductive impurity and a semiconductor device such as the transistor 100 is formed.
  • the semiconductor substrate 120 may be, for example, a substrate formed of polycrystalline, single crystal or amorphous silicon (Si).
  • the semiconductor substrate 120 may be a substrate formed of a compound semiconductor such as, for example, germanium (Ge), gallium arsenide (GaAs), gallium nitride (GaN), or silicon carbide (SiC).
  • the semiconductor substrate 120 may be a substrate formed by depositing a semiconductor such as silicon (Si) on a substrate formed of a material other than a semiconductor such as sapphire.
  • the conductive impurity contained in the semiconductor substrate 120 may be, for example, a p-type impurity such as boron (B) or aluminum (Al), and an n-type impurity such as phosphorus (P) or arsenic (As) It is also good.
  • a p-type impurity such as boron (B) or aluminum (Al)
  • an n-type impurity such as phosphorus (P) or arsenic (As) It is also good.
  • the semiconductor substrate 120 is divided into a central region 121 and an end region 123 according to the concentration and polarity of the conductive impurities contained. Since the central region 121 and the end region 123 have different concentrations and polarities of the contained conductive impurities, the work function of the channel region above the central region 121 and the end region 123 can be locally controlled. . By locally changing the work function of the channel region, the electric field distribution in the gate insulating film 131 can be changed, so that the local threshold voltage of the transistor 100 can be changed.
  • the region in which the central region 121 and the end region 123 are formed is, for example, a region deeper than the embedded insulating layer 127.
  • the local threshold voltage of the transistor 100 represents the threshold voltage of one transistor when it is virtually considered that the transistor 100 is a series connection of a plurality of transistors from the drain region 141D to the source region 141S. .
  • the central region 121 is made to be the first conductivity type (for example, p-type) and the end region 123 is of the second conductivity type (for example, n Type).
  • the end region 123 is of the second conductivity type (for example, n Type).
  • the difference between the work function of the channel region in the upper portion of the end region 123 and the gate electrode is reduced. Can reduce the local threshold voltage of Therefore, the transistor 100 can increase the threshold voltage while suppressing an increase in GIDL current, so that the off current can be further reduced.
  • the central region 121 and the end region 123 have the first conductivity type (for example, p-type), and the concentration of the first conductivity type impurity It is also possible to obtain the same effect as described above by making.
  • the concentration of the first conductivity type impurity in the central region 121 may be higher than the concentration of the first conductivity type impurity in the end region 123.
  • the work function can be reduced more than in the channel region at the top of the end region 123. Therefore, the transistor 100 can suppress the increase in the GIDL current because the local increase in the threshold voltage in the end region 123 of the transistor 100 can be suppressed while the threshold voltage in the entire transistor 100 can be increased. Can.
  • the central region 121 and the end region 123 are of the second conductivity type (for example, n-type). It is possible to obtain the same effect as described above by making the concentration different.
  • the concentration of the second conductivity type impurity in the central region 121 may be lower than the concentration of the second conductivity type impurity in the end region 123.
  • the difference in work function between the gate electrode 130 and the channel region is larger than in the channel region in the upper part of the end region 123. Therefore, it is possible to suppress the increase of the local threshold voltage in the end region 123 of the transistor 100 and to increase the threshold voltage of the entire transistor 100 while suppressing the increase of the GIDL current.
  • the work function of the channel region above the central region 121 and the end region 123 is locally By controlling, characteristics of the transistor 100 can be controlled. Specific areas in which each of the central area 121 and the end area 123 is provided will be described later.
  • a potential also referred to as a bias
  • the central area 121 and the end area 123 may be provided to have an area exposed to the surface of the semiconductor substrate 120, and a potential line may be connected to the exposed area.
  • potential lines to which potentials can be applied may be connected to the central region 121 and the end regions 123 exposed on the surface of the semiconductor substrate 120, respectively. That is, the potential line Body (D) may be electrically connected to the end region 123 on the drain side, and the potential line Body (S) is electrically connected to the end region 123 on the source side. May be Furthermore, although not shown, a potential line Body (Ch) may be electrically connected to the central region 121.
  • the element isolation layer 110 is formed of an insulating material, and is provided from the surface of the semiconductor substrate 120 toward the inside.
  • the element isolation layer 110 electrically isolates each of the transistors 100 provided on the semiconductor substrate 120 by separating the element region layer 141 of the semiconductor substrate 120 for each element.
  • the element isolation layer 110 may be provided in a planar region surrounding the periphery of the element region layer 141.
  • a potential (bias) is applied to central region 121 and end region 123
  • element isolation layer 110 has an opening for exposing each of central region 121 and end region 123 to the surface of semiconductor substrate 120.
  • the element isolation layer 110 can connect each of the central region 121 and the end region 123 with the potential line.
  • the element isolation layer 110 may be formed to a region deeper than the depth at which the buried insulating layer 127 described later is provided. According to this configuration, the element isolation layer 110 and the embedded insulating layer 127 can separate the element region layer 141 and the substrate main body in which the central region 121 and the end region 123 of the semiconductor substrate 120 are provided. Thus, in the element region layer 141, the influence of the depletion layer of the source region 141S and the drain region 141D can be suppressed, so that the off-state current of the transistor 100 can be reduced.
  • the element isolation layer 110 may be formed of an insulating inorganic oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the element isolation layer 110 is formed by etching after removing a part of the semiconductor substrate 120 in a predetermined region that defines the element region using an STI (Shallow Trench Isolation) method. The opening can be formed by embedding it with silicon oxide (SiO x ).
  • the element isolation layer 110 can be formed by converting the semiconductor substrate 120 in a predetermined region that defines an element region into an oxide by thermal oxidation using a LOCOS (Local Oxidation of Silicon) method. .
  • the buried insulating layer 127 is provided inside the semiconductor substrate 120 in the region defined by the element isolation layer 110.
  • the buried insulating layer 127 functions as a so-called BOX layer of an SOI substrate, and by separating the element region layer 141 and the substrate main body of the semiconductor substrate 120, parasitic capacitance of the transistor 100, and the source region 141S and the drain region 141D. It is possible to reduce the influence of the depletion layer extending from the source.
  • the buried insulating layer 127 may be formed of an insulating inorganic oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON).
  • the SOI substrate including the embedded insulating layer 127 may be formed by sequentially forming the embedded insulating layer 127 and the element region layer 141 on the substrate body of the semiconductor substrate 120.
  • the SOI substrate including the buried insulating layer 127 may be formed by converting a predetermined inner region of the semiconductor substrate 120 into an oxide by thermal oxidation.
  • the SOI substrate is divided into a so-called FDSOI (Fully Depleted Silicon On Insulator) substrate and a PD (Partially Depleted Silicon On Insulator) substrate depending on the depth at which the buried insulating layer 127 is provided (that is, the thickness of the element region layer 141).
  • the semiconductor substrate 120 may be either an FDSOI substrate or a PDSOI substrate.
  • the semiconductor substrate 120 may be formed using a compound semiconductor other than silicon. Therefore, it goes without saying that the expression "SOI substrate” does not limit the semiconductor substrate 120 to a silicon substrate.
  • the element region layer 141 is provided on the buried insulating layer 127 in a region defined by the element isolation layer 110, and is formed of a semiconductor containing a conductive impurity. Specifically, the element region layer 141 may be formed of the same material as the semiconductor substrate 120.
  • the element region layer 141 is a compound semiconductor such as polycrystalline, single crystal or amorphous silicon (Si) or germanium (Ge), gallium arsenide (GaAs), gallium nitride (GaN) or silicon carbide (SiC). It may be formed.
  • the element region layer 141 is provided with a source region 141S and a drain region 141D containing a conductive impurity having a polarity different from that of the conductive impurity contained in the device region layer 141. Further, the gate electrode 130 is provided over the region sandwiched by the source region 141S and the drain region 141D with the gate insulating film 131 interposed therebetween, whereby the transistor 100 is configured.
  • the source region 141S and the drain region 141D are provided in the element region layer 141 and are regions including conductive impurities different from the element region layer 141. Specifically, the source region 141S and the drain region 141D are formed by introducing a conductive type impurity different from the element region layer 141 into the region of the element region layer 141 opposed to each other with the gate electrode 130 and the gate insulating film 131 interposed therebetween. It may be done. For example, when the element region layer 141 includes the first conductivity type impurity, the source region 141S and the drain region 141D may be formed by introducing the second conductivity type impurity.
  • the first conductivity type impurity is, for example, a p-type impurity such as boron (B) or aluminum (Al), and the second conductivity type impurity is, for example, an n-type impurity such as phosphorous (P) or arsenic (As). It may be. Or, conversely, the first conductivity type impurity is, for example, an n-type impurity such as phosphorus (P) or arsenic (As), and the second conductivity type impurity is, for example, boron (B) or aluminum (Al) P-type impurities may be used.
  • the source region 141S and the drain region 141D function as a source terminal or a drain terminal of the transistor 100 by being electrically connected to a source (Source) or a drain (Drain) node.
  • a source Source
  • a drain Drain
  • any of the source region 141S and the drain region 141D formed with the gate electrode 130 interposed therebetween may function as a source region or a drain region, and these can be arbitrarily changed.
  • the end region 123 is provided on the side of the drain region 141D.
  • the gate insulating film 131 is provided on the semiconductor substrate 120 so as to cross the region where the element region layer 141 is provided.
  • the gate insulating film 131 may be formed of, for example, an inorganic oxynitride such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON), and a dielectric such as hafnium oxide (HfO 2 ) It may be formed of a body material or a ferroelectric material.
  • the gate electrode 130 is provided on the gate insulating film 131. Specifically, the gate electrode 130 is provided on the semiconductor substrate 120 via the gate insulating film 131 so as to cross the region where the element region layer 141 is provided. The gate electrode 130 functions as a gate terminal of the transistor 100 by being electrically connected to a gate node.
  • the gate electrode 130 may be formed of polysilicon or the like, and titanium (Ti), molybdenum (Mo), tantalum (Ta), tungsten (W), niobium (Nb), nickel (Ni), zirconium ( It may be formed of a metal such as Zr), gold (Au), silver (Ag), aluminum (Al) or copper (Cu), or an alloy or metal compound of these.
  • the gate electrode 130 may be formed in a multilayer structure in which a plurality of layers formed of the above-described materials are stacked. According to such a multilayer structure, the gate electrode 130 can reduce the wiring resistance and the like, and can control the work function more precisely.
  • FIG. 2C is a longitudinal cross-sectional view showing the positional relationship between the region where the central region 121 and the end region 123 are provided, and the gate electrode 130, the source region 141S, and the drain region 141D.
  • the end region 123 is a semiconductor substrate below the end portion 145 on the side of the source region 141S and the drain region 141D of the region (also referred to as a channel region) provided with the gate electrode 130 and the gate insulating film 131. It is provided in the area of 120.
  • the central region 121 is provided in the region of the semiconductor substrate 120 below the central portion 143 of the region where the gate electrode 130 and the gate insulating film 131 are provided.
  • the end 145 of the channel region represents a region in which an equipotential surface extends from the source region 141S or the drain region 141D toward the channel region.
  • the end 145 of the channel region represents a region similar to the region in which the lightly doped drain (LDD) is formed in the transistor 100 of the same generation.
  • the region in which such an LDD is formed can also be estimated, for example, by simulation.
  • the central portion 143 of the channel region represents a region obtained by removing the end portion 145 of the channel region from the region where the gate electrode 130 and the gate insulating film 131 are provided.
  • the end 145 of the channel region is also in the range of 5% to 15% on the end side of the entire length of the region where the gate electrode 130 and the gate insulating film 131 are provided (that is, the channel region). It may be in the range of 5% to 10% on the end side.
  • the length of the end 145 of the channel region may be approximately 20 nm to 50 nm.
  • the length of the central portion 143 of the channel region is approximately 200 nm to 260 nm.
  • the GDIL current increases as the difference between the drain potential and the voltage applied to the gate electrode 130 increases. Therefore, the end region 123 may be provided at least under the end 145 on the drain region 141D side of the region where the gate electrode 130 and the gate insulating film 131 are provided, and the end 145 on the source region 141S side It does not have to be provided below.
  • the components including the source region 141S and the drain region 141D are provided in line symmetry with the gate electrode 130 interposed therebetween, whereby the transistor 100 can be manufactured more easily. Therefore, the end region 123 may be provided under the end portion 145 on the side of the source region 141S in the region where the gate electrode 130 and the gate insulating film 131 are provided. In such a case, the transistor 100 can be manufactured more easily.
  • FIG. 3 is a bird's eye view schematically showing the transistor 100 according to the present embodiment. Note that each configuration shown in FIG. 3 is the same as each configuration described in FIGS. 2A to 2C, and therefore the description thereof is omitted here.
  • the end regions 123 on the source region 141S side and the drain region 141D side are exposed on the surface of the semiconductor substrate 120, respectively, and are respectively connected to the potential line Body (D) and the potential line Body (S). It is electrically connected.
  • the central region 121 is also exposed on the surface of the semiconductor substrate 120, and is electrically connected to the potential line Body (Ch).
  • a bias is applied to the central region 121 and the end region 123 using the potential line Body (D), the potential line Body (S), and the potential line Body (Ch). It is possible to further reduce the off current.
  • a bias of a potential higher than that of the central region 121 may be applied to the end region 123 on the drain region 141D side using the potential line Body (D) and the potential line Body (Ch).
  • the local threshold voltage above the central region 121 of the transistor 100 can be controlled to be higher than the local threshold voltage above the end region 123 on the drain region 141D side.
  • a negative potential bias (also referred to as back bias) is applied to the central region 121 of the transistor 100, and a positive potential bias (also referred to as forward bias) is applied to the end region 123 on the drain region 141D side.
  • a positive potential bias also referred to as forward bias
  • the bias can be applied to the semiconductor substrate 120 using the potential generated by the internal circuit without separately providing a circuit for generating the potential of the bias to be applied.
  • the combination of the potential Vb (ch) applied to the central region 121 and the potential Vb (d) applied to the end region 123 on the drain region 141D side is, for example, a combination shown in Table 1 below. It is also good.
  • the potential applied to the end region 123 on the side of the source region 141S by the potential line Body (S) is not particularly limited.
  • the potential applied to the end region 123 on the side of the source region 141S may be, for example, a ground potential.
  • FIGS. 4 to 13 are schematic vertical cross-sectional views for explaining each step of the method for manufacturing the transistor 100 according to the present embodiment.
  • the manufacturing method in the case where the transistor 100 is an n-type transistor is substantially the same as the case of an n-type transistor except that the polarity of the conductive impurity introduced is opposite to that in the n-type transistor. .
  • an SOI substrate in which the buried insulating layer 127 and the semiconductor layer 140 are formed on the semiconductor substrate 120 is prepared. Specifically, a buried insulating layer 127 made of SiO x is formed to a thickness of about 30 nm on a semiconductor substrate 120 made of silicon, and silicon is formed on a buried insulating layer 127 to a thickness of about 10 nm. An SOI substrate is prepared.
  • a photoresist 151 is formed on the semiconductor layer 140, and the formed photoresist 151 is patterned by lithography or the like. Specifically, the photoresist 151 formed on the semiconductor layer 140 is formed by lithography or the like so that the region where the element region layer 141 is formed is covered and the region where the element isolation layer 110 is formed is exposed. Pattern it.
  • the semiconductor layer 140, the embedded insulating layer 127, and the semiconductor substrate 120 are etched to form an opening 111.
  • the depth of the etched opening 111 may be, for example, 200 nm from the surface of the semiconductor layer 140.
  • the opening 111 is filled with an insulator to form an element isolation layer 110.
  • SiO x or the like is formed on the entire surface of the semiconductor layer 140 and planarized until the semiconductor layer 140 is exposed by CMP (Chemical Mechanical Polishing), thereby the element isolation layer. Form 110.
  • a photoresist 153 is formed on the semiconductor layer 140 and the element isolation layer 110, and the formed photoresist 153 is patterned by lithography or the like. Specifically, the photoresist 153 is subjected to lithography or the like so that the region surrounded by the element isolation layer 110 and the element isolation layer 110 (that is, the area to be the element region 141 in the subsequent step) is covered with the photoresist 151. Patterned by
  • the semiconductor layer 140, the buried insulating layer 127, and the semiconductor substrate 120 are etched using the photoresist 153 as a mask.
  • the etching depth may be, for example, shallower than the depth at which the element isolation layer 110 is formed.
  • the photoresist 153 is removed.
  • the end regions 123 are formed by performing ion implantation into the semiconductor substrate 120 using the photoresist 155 as a mask.
  • the formed photoresist 155 is patterned by lithography or the like so as to cover the center of the semiconductor layer 140.
  • the n-type conductivity type impurity such as phosphorus (P) is implanted into the semiconductor substrate 120 at a concentration of 1.3 ⁇ 10 13 cm ⁇ 2 at 200 kV to form an end region.
  • P phosphorus
  • the central region 121 is formed by performing ion implantation into the semiconductor substrate 120 using the photoresist 157 as a mask. Specifically, the formed photoresist 157 is patterned by lithography or the like so that the center of the semiconductor layer 140 is opened. Thereafter, using the patterned photoresist 157 as a mask, the central region 121 is implanted with a p-type conductivity impurity such as boron (B) at 100 kV at a concentration of 1.5 ⁇ 10 13 cm ⁇ 2 into the semiconductor substrate 120.
  • a p-type conductivity impurity such as boron (B) at 100 kV at a concentration of 1.5 ⁇ 10 13 cm ⁇ 2 into the semiconductor substrate 120.
  • B boron
  • the width of the opening of the photoresist 157 forming the central region 121 may be, for example, about 240 nm.
  • the element region layer 141 is formed.
  • the gate insulating film 131 and the gate electrode 130 are formed, and the source region 141S and the drain region 141D are formed.
  • the element region layer 141 can be formed by introducing a p-type conductivity type impurity such as boron (B) into the semiconductor layer 140.
  • the gate insulating film 131 can be formed by depositing SiO x or the like and patterning it.
  • the gate electrode 130 can be formed by depositing and patterning a metal material such as titanium (Ti), molybdenum (Mo), tantalum (Ta), or polysilicon.
  • the source region 141S and the drain region 141D can be formed by introducing an n-type conductivity type impurity such as phosphorus (P) into the element region layer 141 using the gate electrode 130 and the gate insulating film 131 as a mask. it can.
  • P phosphorus
  • the width of the region where the gate insulating film 131 and the gate electrode 130 are formed may be about 300 nm so as to include the central region 121 and overlap with the end region 123.
  • the region where the gate insulating film 131 and the gate electrode 130 are formed overlaps the end region 123 by 30 nm on each of the source region 141S side and the drain region 141D side.
  • connection of the potential line to the end area 123 can be made from the end area 123 exposed by etching.
  • the connection of the potential line to the central region 121 can be made from the exposed surface of the central region 121 (not shown) provided on the depth side of the gate electrode 130.
  • the transistor 100 according to the present embodiment can be formed.
  • the transistor 100 according to an embodiment of the present disclosure can be applied to, for example, a transistor in an ESD protection circuit that prevents the internal circuit from being destroyed by electrostatic discharge (ESD).
  • ESD electrostatic discharge
  • FIG. 14 is a circuit diagram showing an example of an ESD protection circuit to which the transistor 100 according to the present embodiment can be applied.
  • the ESD protection circuit 10 is a circuit for protecting the internal circuit 15 from the ESD surge.
  • the ESD protection circuit 10 includes a resistance element 11, a capacitance element 12, a CMOS inverter 13, and a clamp transistor 14 between the power supply line 1 and the ground line 2.
  • a power supply voltage Vdd is supplied to the power supply wiring 1.
  • the ground wiring 2 is connected to the ground terminal to be the ground potential Vss.
  • resistance element 11 may be a resistance element formed of a material such as polysilicon.
  • a gate electrode of a MOS transistor formed of polysilicon can be used as the resistance element 11.
  • the resistance value of the resistive element 11 can be controlled by the size of the element of the resistive element 11.
  • the capacitive element 12 may be a capacitive element with low bias dependency.
  • a capacitor having a gate insulating film of a MOS transistor as a dielectric, or a capacitor having an insulating film between wiring layers as a dielectric can be used as the capacitive element 12.
  • the capacitance value of the capacitive element 12 can be controlled by the size of the element of the capacitive element 12.
  • the resistance value of the resistive element 11 and the capacitance value of the capacitive element 12 are time constants of an RC series circuit including the resistive element 11 and the capacitive element 12 in consideration of the application of the ESD protection circuit 10 and the model of the assumed ESD surge current. Is designed to have a desired value.
  • the resistance value of the resistance element 11 can be appropriately designed, for example, in the range of 1000 ⁇ to 10 M ⁇ , and the resistance value of the capacitance element 12 can be appropriately designed, for example, in the range of 1 pF to 10 pF.
  • the RC series circuit is designed with a time constant of about 1 ⁇ s as a standard.
  • the potential (voltage signal) at the connection point between the resistive element 11 and the capacitive element 12 is input, and the inverted input potential is output to the gate of the clamp transistor 14.
  • the drain is connected to the power supply line 1, the source is connected to the ground line 2, and the gate is connected to the output of the CMOS inverter 13. Therefore, the on / off control of the clamp transistor 14 is performed by the output signal (voltage signal) from the CMOS inverter 13. Further, the drain of the clamp transistor 14 is connected to the well.
  • the clamp transistor 14 may be configured of the transistor 100 according to the present embodiment.
  • a back bias may be applied to the clamp transistor 14.
  • a substrate potential Vb (d) of positive potential may be applied to the end region 123 on the drain side of the clamp transistor 14, and a negative potential may be applied to the central region 121 of the clamp transistor 14.
  • the substrate potential Vb (ch) may be applied.
  • the ground potential Vss may be applied as the substrate potential Vb (s) by connecting the ground region 2 to the source-side end region 123 of the clamp transistor 14.
  • the ESD protection circuit 10 can protect the internal circuit 15 from the ESD surge current.
  • the clamp transistor 14 included in the ESD protection circuit 10 is turned on when the ESD surge current is generated, and thus is maintained in the off state in the standby state. Therefore, by applying the transistor 100 according to the present embodiment to the clamp transistor 14 and reducing the off current, it is possible to reduce the power consumption during standby of the ESD protection circuit 10.
  • the transistor 100 according to an embodiment of the present disclosure can be applied to an element in a circuit mounted in various electronic devices. Subsequently, examples of electronic devices to which the transistor 100 according to the present embodiment can be applied will be described with reference to FIGS. 15A to 15C. 15A to 15C are external views showing an example of an electronic device to which the transistor 100 according to the present embodiment can be applied.
  • the transistor 100 according to this embodiment can be applied to an element in a circuit mounted on an electronic device such as a smartphone.
  • the smartphone 900 includes a display unit 901 that displays various types of information, and an operation unit 903 configured of a button or the like that receives an operation input by the user.
  • the transistor 100 according to the present embodiment may be applied to an element in a control circuit that controls various operations of the smartphone 900.
  • the transistor 100 according to this embodiment can be applied to an element in a circuit mounted in an electronic device such as a digital camera.
  • the digital camera 910 includes a main body (camera body) 911, an interchangeable lens unit 913, a grip 915 gripped by the user at the time of photographing, A monitor unit 917 for displaying information and an EVF (Electronic View Finder) 919 for displaying a through image observed by the user at the time of shooting are provided.
  • FIG. 15B is an external view of the digital camera 910 as viewed from the front (ie, object side)
  • FIG. 15C is an external view of the digital camera 910 as viewed from the rear (ie, photographer side).
  • the transistor 100 according to the present embodiment may be applied to an element in a control circuit that controls various operations of the digital camera 910.
  • the electronic device to which the transistor 100 according to this embodiment is applied is not limited to the above example.
  • the transistor 100 according to the present embodiment can be applied to an element in a circuit mounted in an electronic device in any field.
  • an electronic device for example, a glasses-type wearable device, an HMD (Head Mounted Display), a television device, an electronic book, a PDA (Personal Digital Assistant), a notebook personal computer, a video camera, a game device, etc. are illustrated. be able to.
  • the transistor 100 by controlling the polarity or concentration of the conductive impurity contained in the semiconductor substrate 120 under the buried insulating layer 127, the transistor 100 can Local threshold voltage can be controlled.
  • the transistor 100 can obtain a desired transistor characteristic of increasing the threshold voltage of the entire transistor 100 and reducing the off current while suppressing an increase in GIDL current.
  • a semiconductor substrate containing a conductive impurity An element isolation layer provided from the surface of the semiconductor substrate to the inside and defining an element region; A buried insulating layer provided inside the semiconductor substrate in the element region; A gate electrode provided on the semiconductor substrate via a gate insulating film across the element region; A drain region and a source region provided in a region facing each other across the gate electrode in the device region; Equipped with The concentration or polarity of the conductive type impurity of the semiconductor substrate in the end region including at least the end portion on the drain region side of the gate electrode corresponds to the conductivity type of the semiconductor substrate in the central region including the central portion of the gate electrode.
  • the polarities of the conductive impurities of the semiconductor substrate in the end region and the central region are the same.
  • the end region is electrically connected to a potential line to which a higher potential than the central region can be applied.
  • (11) A semiconductor substrate containing a conductive type impurity, an element isolation layer provided from the surface of the semiconductor substrate to the inside and defining an element region, and a buried insulating layer provided inside the semiconductor substrate in the element region
  • a circuit comprising a transistor different from the concentration or the polarity of said conductive impurities of the substrate, , An electronic device.

Abstract

【課題】特性の制御が容易なトランジスタ及び電子機器を提供する。 【解決手段】導電型不純物を含む半導体基板と、前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、を備え、前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なる、トランジスタ。

Description

トランジスタ及び電子機器
　本開示は、トランジスタ及び電子機器に関する。
　近年、集積回路内の電界効果トランジスタでは、高性能化及び微細化が進んでいる。
　一方で、微細化によってチャネル長が縮小した電界効果トランジスタでは、短チャネル効果によって、非動作時に流れる電流（いわゆる、オフステート・リーク電流）が大きくなってしまう。これは、チャネル長が短くなることで、チャネル領域に存在するキャリアがソース領域及びドレイン領域の空乏層からも影響を受けるようになるため、ゲート電圧の印加の有無にかかわらず、ドレイン電流が流れやすくなってしまうためである。
　そのため、例えば、シリコン基板の内部に、ＢＯＸ（Ｂｕｒｉｅｄ　ＯＸｉｄｅ）層と呼ばれる絶縁膜を挟み込んだＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板の採用が検討されている。ＳＯＩ基板では、ソース領域、ドレイン領域及びチャネル領域が形成されるＳＯＩ層と、基板本体とが絶縁膜であるＢＯＸ層によって分離されるため、空乏層による影響を抑制し、オフステート・リーク電流を低減することができる。
　例えば、下記の特許文献１には、ＳＯＩ基板の上の電界効果トランジスタによって構成されたＥＳＤ（ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）保護素子が開示されている。
特開２０１０－２１２５８８号公報
　しかし、特許文献１に開示されたＥＳＤ保護素子は、製造コストを低減することを目的としているため、トランジスタ特性の制御については十分な検討が行われていなかった。
　そこで、本開示に係る技術は、上記事情に鑑みて生み出されたものである。本開示では、特性の制御が容易な、新規かつ改良されたトランジスタ及び電子機器を提案する。
　本開示によれば、導電型不純物を含む半導体基板と、前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、を備え、前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なる、トランジスタが提供される。
　また、本開示によれば、導電型不純物を含む半導体基板と、前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、を備え、前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なるトランジスタを含む回路、を備える、電子機器が提供される。
　本開示によれば、埋込絶縁層以下の半導体基板に含まれる導電不純物の極性又は濃度をチャネルの中央領域と端部領域とで変更することによって、トランジスタのスレッショルド電圧を局所的に制御することが可能である。これにより、本開示によれば、トランジスタ全体でのスレッショルド電圧を高めつつ、ＧＩＤＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ）電流の増加を抑制することが可能である。
　以上説明したように本開示によれば、トランジスタの特性を容易に制御することが可能である。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
トランジスタのゲート電極に印加される電圧と、トランジスタのドレイン電極に流れる電流との関係を示すグラフ図である。 本開示の一実施形態に係るトランジスタの断面構成を示す模式的な縦断面図である。 図２Ａで示すトランジスタの平面構成を示す平面図である。 中央領域及び端部領域が設けられる領域と、ゲート電極、ソース領域及びドレイン領域との位置関係を示す縦断面図である。 同実施形態に係るトランジスタを模式的に示した鳥瞰図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な縦断面図である。 同実施形態に係るトランジスタが適用され得るＥＳＤ保護回路の一例を示す回路図である。 同実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。 同実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。 同実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
　なお、説明は以下の順序で行うものとする。
　１．本開示の一実施形態
　　１．１．トランジスタの特性
　　１．２．トランジスタの構成
　　１．３．トランジスタに印加されるバイアス
　　１．４．トランジスタの製造方法
　２．適用例
　　２．１．ＥＳＤ保護素子への適用
　　２．２．電子機器への適用
　３．まとめ
　＜１．本開示の一実施形態＞
　（１．１．トランジスタの特性）
　まず、図１を参照して、本開示の一実施形態に係るトランジスタの特性について説明する。図１は、トランジスタのゲート電極に印加される電圧（Ｖｇ）と、トランジスタのドレイン電極に流れる電流（Ｉｄ）との関係を示すグラフ図である。
　近年、スマートフォン、タブレット端末及びラップトップなどのポータブル機器が広く普及している。これらのポータブル機器では、稼働時間を延長するために、搭載される各種回路の消費電力を低減することが求められている。例えば、非動作時のトランジスタに流れるリーク電流（オフステート・リーク電流、又はオフ電流ともいう）をより小さくすることが求められている。
　ここで、トランジスタのオフ電流を低減するためには、例えば、トランジスタの動作閾値であるスレッショルド電圧（Ｖｔｈ）を制御することが考えられる。すなわち、図１に示すように、トランジスタのスレッショルド電圧を高くすることで、オフ電流（Ｉｏｆｆ＠Ｖｇ＝０Ｖ）を低減することができる。
　具体的には、スレッショルド電圧（Ｖｔｈ）は、下記の式１にて与えられる。
Figure JPOXMLDOC01-appb-M000001
　式１において、Ｖｆｂはフラットバンド電圧（単位はＶ）であり、右辺第２項（２Ψｂ）はフェルミポテンシャルと真性ポテンシャルとの差分（単位はＶ）である。εｓｉはシリコンの誘電率であり、ｑは電荷（単位はＣ）である。Ｎａはトランジスタが形成される半導体基板の不純物濃度（単位はｍ－３）であり、Ｃｏｘはゲート絶縁膜の容量（単位はＦ）である。
　また、式１におけるフラットバンド電圧（Ｖｆｂ）は、下記の式２によって表される。
Figure JPOXMLDOC01-appb-M000002
　式２において、Φｇはゲート電極の仕事関数であり、Φｓはトランジスタが形成される半導体基板の仕事関数である。
　したがって、上記の式１によれば、フラットバンド電圧Ｖｆｂ及び半導体基板の不純物濃度Ｎａを高くすることによって、トランジスタのスレッショルド電圧（Ｖｔｈ）を高くし、トランジスタのオフ電流を低減することが可能であることがわかる。また、式２によれば、フラットバンド電圧Ｖｆｂは、ゲート電極の仕事関数Φｇを増加させることによって、高くすることが可能であることがわかる。
　しかし、ゲート電極の仕事関数Φｇを増加させた場合、ドレイン電位と、ゲート電極に印加される電圧との差が大きくなるため、チャネル内部で電界が急激に変化することになる。そのため、ゲート電極の端部でゲート電界起因リーク（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ：ＧＤＩＬ）電流が増加してしまう。したがって、トランジスタのオフ電流を低減させるためには、トランジスタのスレッショルド電圧（Ｖｔｈ）を高くしつつ、かつＧＤＩＬ電流の増加も抑制することが重要である。具体的には、トランジスタ全体のスレッショルド電圧を高くしつつ、ゲート電極の端部でのドレイン電位と、ゲート電極に印加される電圧との差を小さくすることが求められる。
　本開示に係る技術は、上記事情に鑑みてなされたものである。本開示は、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタのスレッショルド電圧（閾値電圧）を高くすることによって、オフ電流がより低減されたトランジスタを提供するものである。
　（１．２．トランジスタの構成）
　以下では、図２Ａ及び図２Ｂを参照して、本実施形態に係るトランジスタの構成について説明する。図２Ａは、本実施形態に係るトランジスタの断面構成を示す模式的な縦断面図である。図２Ｂは、図２Ａで示すトランジスタの平面構成を示す平面図である。
　図２Ａ及び図２Ｂに示すように、本実施形態に係るトランジスタ１００は、中央領域１２１及び端部領域１２３を含む半導体基板１２０と、素子分離層１１０と、埋込絶縁層１２７と、ソース領域１４１Ｓ及びドレイン領域１４１Ｄが設けられた素子領域層１４１と、ゲート絶縁膜１３１と、ゲート電極１３０と、を備える。
　本実施形態に係るトランジスタ１００が設けられる基板は、例えば、半導体基板１２０の内部に埋込絶縁層１２７が設けられ、埋込絶縁層１２７の上にさらに半導体からなる素子領域層１４１が設けられた、いわゆるＳＯＩ基板である。
　半導体基板１２０は、導電型不純物を含み、トランジスタ１００等の半導体装置が構成される基板である。半導体基板１２０は、例えば、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）で形成された基板であってもよい。または、半導体基板１２０は、例えば、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板であってもよい。さらには、半導体基板１２０は、サファイア等の半導体以外の材料によって形成された基板にシリコン（Ｓｉ）等の半導体を成膜した基板であってもよい。
　半導体基板１２０に含まれる導電型不純物は、例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物であってもよく、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物であってもよい。
　ここで、半導体基板１２０は、含有される導電型不純物の濃度及び極性によって、中央領域１２１及び端部領域１２３に分けられる。中央領域１２１及び端部領域１２３は、含有される導電型不純物の濃度及び極性が互いに異なるため、中央領域１２１及び端部領域１２３の上部のチャネル領域の仕事関数を局所的に制御することができる。チャネル領域の仕事関数を局所的に変化させることによって、ゲート絶縁膜１３１内の電界分布を変化させることができるため、トランジスタ１００の局所的なスレッショルド電圧を変化させることができる。中央領域１２１及び端部領域１２３が形成される領域は、例えば、埋込絶縁層１２７よりも深い領域である。
　なお、トランジスタ１００の局所的なスレッショルド電圧とは、トランジスタ１００がドレイン領域１４１Ｄからソース領域１４１Ｓにかけて複数のトランジスタを直列に接続したものであると仮想的に考えた場合の１トランジスタのスレッショルド電圧を表す。
　例えば、素子領域層１４１が第１導電型（例えば、ｐ型）である場合、中央領域１２１を第１導電型（例えば、ｐ型）とし、端部領域１２３を第２導電型（例えば、ｎ型）としてもよい。この構成によれば、中央領域１２１の上部のチャネル領域の仕事関数を低下させ、トランジスタ１００全体でのスレッショルド電圧を上昇させることができる。また、端部領域１２３の上部のチャネル領域の仕事関数を上昇させることで、端部領域１２３の上部のチャネル領域と、ゲート電極との仕事関数の差を小さくし、トランジスタ１００の端部領域での局所的なスレッショルド電圧を低下させることができる。したがって、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制しつつ、スレッショルド電圧を高くすることができるため、オフ電流をより低減することができる。
　または、素子領域層１４１が第１導電型（例えば、ｐ型）である場合、中央領域１２１及び端部領域１２３を第１導電型（例えば、ｐ型）とし、該第１導電型不純物の濃度を異ならせることでも、上記と同様の効果を得ることが可能である。例えば、中央領域１２１の第１導電型不純物の濃度を端部領域１２３の第１導電型不純物の濃度よりも高くしてもよい。この構成によれば、中央領域１２１の上部のチャネル領域では、端部領域１２３の上部のチャネル領域よりも仕事関数を大きく低下させることができる。したがって、トランジスタ１００全体でのスレッショルド電圧を上昇させつつ、トランジスタ１００の端部領域１２３での局所的なスレッショルド電圧の上昇を抑制することができるため、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制することができる。
　さらには、素子領域層１４１が第１導電型（例えば、ｐ型）である場合、中央領域１２１及び端部領域１２３を第２導電型（例えば、ｎ型）とし、該第２導電型不純物の濃度を異ならせることでも、上記と同様の効果を得ることが可能である。例えば、中央領域１２１の第２導電型不純物の濃度を端部領域１２３の第２導電型不純物の濃度よりも低くしてもよい。この構成によれば、中央領域１２１の上部のチャネル領域では、端部領域１２３の上部のチャネル領域よりもゲート電極１３０と、チャネル領域との仕事関数の差が大きくなる。したがって、トランジスタ１００の端部領域１２３での局所的なスレッショルド電圧の上昇を抑制し、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタ１００全体でのスレッショルド電圧を上昇させることができる。
　なお、第１導電型がｎ型であり、第２導電型がｐ型である場合についても、上述したように、中央領域１２１及び端部領域１２３の上部のチャネル領域の仕事関数を局所的に制御することで、トランジスタ１００の特性を制御することが可能である。中央領域１２１及び端部領域１２３の各々が設けられる具体的な領域については後述する。
　中央領域１２１及び端部領域１２３には、それぞれ電位（バイアスとも称される）を印加することも可能である。このような場合、中央領域１２１及び端部領域１２３は、それぞれ半導体基板１２０の表面に露出する領域を有するように設けられ、該露出領域に電位線が接続されていてもよい。例えば、図２Ｂに示すように、半導体基板１２０の表面に露出した中央領域１２１及び端部領域１２３には、それぞれ電位を印加可能な電位線が接続されてもよい。すなわち、ドレイン側の端部領域１２３には、電位線Ｂｏｄｙ（Ｄ）が電気的に接続されてもよく、ソース側の端部領域１２３には、電位線Ｂｏｄｙ（Ｓ）が電気的に接続されてもよい。さらに、図示しないが、中央領域１２１には、電位線Ｂｏｄｙ（Ｃｈ）が電気的に接続されてもよい。
　素子分離層１１０は、絶縁性材料で形成され、半導体基板１２０の表面から内部に向かって設けられる。素子分離層１１０は、半導体基板１２０の素子領域層１４１を素子ごとに離隔することで、半導体基板１２０に設けられるトランジスタ１００の各々を電気的に絶縁する。例えば、素子分離層１１０は、素子領域層１４１の周囲を囲む平面領域に設けられてもよい。なお、中央領域１２１及び端部領域１２３に電位（バイアス）が印加される場合、素子分離層１１０は、中央領域１２１及び端部領域１２３の各々を半導体基板１２０の表面に露出させる開口を有するように設けられる。これによれば、素子分離層１１０は、中央領域１２１及び端部領域１２３の各々を電位線と接続させることができる。
　素子分離層１１０は、後述する埋込絶縁層１２７が設けられた深さよりも深い領域まで形成されてもよい。この構成によれば、素子分離層１１０及び埋込絶縁層１２７は、素子領域層１４１と、半導体基板１２０の中央領域１２１及び端部領域１２３が設けられる基板本体とを離隔することができる。これにより、素子領域層１４１において、ソース領域１４１Ｓ及びドレイン領域１４１Ｄの空乏層による影響を抑制することができるため、トランジスタ１００のオフ電流を低減することができる。
　例えば、素子分離層１１０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。具体的には、素子分離層１１０は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法を用いて、素子領域を画定する所定の領域の半導体基板１２０の一部をエッチング等で除去した後、エッチングにて形成された開口を酸化シリコン（ＳｉＯｘ）で埋め込むことで形成することができる。または、素子分離層１１０は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法を用いて、素子領域を画定する所定の領域の半導体基板１２０を熱酸化によって酸化物に変換することで形成することも可能である。
　埋込絶縁層１２７は、素子分離層１１０によって画定された領域の半導体基板１２０の内部に設けられる。埋込絶縁層１２７は、いわゆるＳＯＩ基板のＢＯＸ層として機能し、素子領域層１４１と、半導体基板１２０の基板本体とを離隔することで、トランジスタ１００の寄生容量、並びにソース領域１４１Ｓ及びドレイン領域１４１Ｄから延びる空乏層の影響等を低減することができる。
　埋込絶縁層１２７は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの絶縁性の無機酸窒化物で形成されてもよい。具体的には、埋込絶縁層１２７を含むＳＯＩ基板は、半導体基板１２０の基板本体の上に、埋込絶縁層１２７及び素子領域層１４１を順次成膜することで形成されてもよい。または、埋込絶縁層１２７を含むＳＯＩ基板は、半導体基板１２０の所定の内部領域を熱酸化によって酸化物に変換することで形成されてもよい。
　ＳＯＩ基板は、埋込絶縁層１２７が設けられる深さ（すなわち、素子領域層１４１の厚さ）によって、いわゆるＦＤＳＯＩ（Ｆｕｌｌｙ　Ｄｅｐｌｅｔｅｄ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、及びＰＤ（Ｐａｒｔｉａｌｌｙ　Ｄｅｐｌｅｔｅｄ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板に分けられるが、半導体基板１２０は、ＦＤＳＯＩ基板及びＰＤＳＯＩ基板のいずれであってもよい。なお、本実施形態では、上述したように半導体基板１２０は、シリコン以外の化合物半導体を用いても形成され得る。したがって、ＳＯＩ基板という表現は、半導体基板１２０をシリコン基板に限定するものではないことは言うまでもない。
　素子領域層１４１は、素子分離層１１０によって画定された領域の埋込絶縁層１２７の上に設けられ、導電型不純物を含む半導体で構成される。具体的には、素子領域層１４１は、半導体基板１２０と同じ材質で形成されてもよい。例えば、素子領域層１４１は、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）、または、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）又はシリコンカーバイド（ＳｉＣ）等の化合物半導体で形成されてもよい。
　素子領域層１４１には、素子領域層１４１が含む導電型不純物とは極性が異なる導電型不純物を含むソース領域１４１Ｓ及びドレイン領域１４１Ｄが設けられる。また、ソース領域１４１Ｓ及びドレイン領域１４１Ｄに挟まれる領域の上に、ゲート絶縁膜１３１を介してゲート電極１３０が設けられることによって、トランジスタ１００が構成される。
　ソース領域１４１Ｓ及びドレイン領域１４１Ｄは、素子領域層１４１に設けられ、素子領域層１４１と異なる導電型不純物を含む領域である。具体的には、ソース領域１４１Ｓ及びドレイン領域１４１Ｄは、ゲート電極１３０及びゲート絶縁膜１３１を挟んで対向する素子領域層１４１の領域に、素子領域層１４１と異なる導電型不純物を導入することで形成されてもよい。例えば、素子領域層１４１が第１導電型不純物を含む場合、ソース領域１４１Ｓ及びドレイン領域１４１Ｄは、第２導電型不純物を導入することで形成されてもよい。
　第１導電型不純物は、例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物であり、第２導電型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物であってもよい。または、逆に、第１導電型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）などのｎ型不純物であり、第２導電型不純物は、例えば、ホウ素（Ｂ）又はアルミニウム（Ａｌ）などのｐ型不純物であってもよい。
　ソース領域１４１Ｓ及びドレイン領域１４１Ｄは、ソース（Ｓｏｕｒｃｅ）又はドレイン（Ｄｒａｉｎ）ノードと電気的に接続されることで、トランジスタ１００のソース端子又はドレイン端子として機能する。なお、ゲート電極１３０を挟んで形成されたソース領域１４１Ｓ及びドレイン領域１４１Ｄは、いずれがソース領域又はドレイン領域として機能してもよく、これらは任意に変更可能である。ただし、ドレイン領域１４１Ｄ側には、上述したように端部領域１２３が設けられる。
　ゲート絶縁膜１３１は、素子領域層１４１が設けられた領域を横断するように、半導体基板１２０の上に設けられる。ゲート絶縁膜１３１は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などの無機酸窒化物で形成されてもよく、酸化ハフニウム（ＨｆＯ２）等の誘電体材料又は強誘電体材料によって形成されてもよい。
　ゲート電極１３０は、ゲート絶縁膜１３１の上に設けられる。具体的には、ゲート電極１３０は、素子領域層１４１が設けられた領域を横断するように、ゲート絶縁膜１３１を介して半導体基板１２０の上に設けられる。ゲート電極１３０は、ゲート（Ｇａｔｅ）ノードと電気的に接続されることで、トランジスタ１００のゲート端子として機能する。
　例えば、ゲート電極１３０は、ポリシリコン等にて形成されてもよく、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物にて形成されてもよい。または、ゲート電極１３０は、上述した材料からなる層を複数種積層した多層構造にて形成されてもよい。このような多層構造によれば、ゲート電極１３０は、配線抵抗等を低下させたり、仕事関数をより精密に制御したりすることが可能である。
　ここで、図２Ｃを参照して、中央領域１２１及び端部領域１２３が設けられる領域について、説明する。図２Ｃは、中央領域１２１及び端部領域１２３が設けられる領域と、ゲート電極１３０、ソース領域１４１Ｓ及びドレイン領域１４１Ｄとの位置関係を示す縦断面図である。
　図２Ｃに示すように、端部領域１２３は、ゲート電極１３０及びゲート絶縁膜１３１が設けられた領域（チャネル領域とも称する）のソース領域１４１Ｓ及びドレイン領域１４１Ｄ側の端部１４５の下の半導体基板１２０の領域に設けられる。中央領域１２１は、ゲート電極１３０及びゲート絶縁膜１３１が設けられた領域の中央部１４３の下の半導体基板１２０の領域に設けられる。
　具体的には、チャネル領域の端部１４５とは、ソース領域１４１Ｓ又はドレイン領域１４１Ｄからチャネル領域に向かって等電位面が広がっている領域を表す。換言すると、チャネル領域の端部１４５は、同世代のトランジスタ１００においてＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）が形成される領域と同様の領域を表す。かかるＬＤＤが形成される領域は、例えば、シミュレーションなどによって推定することも可能である。一方、チャネル領域の中央部１４３は、ゲート電極１３０及びゲート絶縁膜１３１が設けられた領域から、上記のチャネル領域の端部１４５を除いた領域を表す。
　より具体的には、チャネル領域の端部１４５は、ゲート電極１３０及びゲート絶縁膜１３１が設けられた領域（すなわち、チャネル領域）の全長のうち端部側の５％～１５％の範囲としてもよく、端部側の５％～１０％の範囲としてもよい。例えば、チャネル領域の全長が３００ｎｍである場合、チャネル領域の端部１４５の長さは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。この場合、チャネル領域の中央部１４３の長さは、約２００ｎｍ～２６０ｎｍとなる。
　本実施形態に係るトランジスタ１００において、ＧＤＩＬ電流は、ドレイン電位と、ゲート電極１３０に印加される電圧との差が大きくなることによって増加する。そのため、端部領域１２３は、少なくとも、ゲート電極１３０及びゲート絶縁膜１３１が設けられた領域のドレイン領域１４１Ｄ側の端部１４５の下に設けられていればよく、ソース領域１４１Ｓ側の端部１４５の下に設けられていなくともよい。
　ただし、トランジスタ１００では、ソース領域１４１Ｓ及びドレイン領域１４１Ｄを含む各構成がゲート電極１３０を挟んで線対称に設けられることで、トランジスタ１００の製造をより容易に行うことができる。したがって、端部領域１２３は、ゲート電極１３０及びゲート絶縁膜１３１が設けられた領域のソース領域１４１Ｓ側の端部１４５の下に設けられていてもよい。このような場合、トランジスタ１００の製造をより容易に行うことができる。
　（１．３．トランジスタに印加されるバイアス）
　続いて、図３を参照して、本実施形態に係るトランジスタ１００に印加されるバイアスについて説明する。図３は、本実施形態に係るトランジスタ１００を模式的に示した鳥瞰図である。なお、図３で示す各構成は、図２Ａ～図２Ｃで説明した各構成と同様であるからここでの説明は省略する。
　図３に示すように、ソース領域１４１Ｓ側及びドレイン領域１４１Ｄ側の端部領域１２３は、それぞれ半導体基板１２０の表面に露出しており、それぞれ電位線Ｂｏｄｙ（Ｄ）及び電位線Ｂｏｄｙ（Ｓ）と電気的に接続されている。また、中央領域１２１も、半導体基板１２０の表面に露出しており、電位線Ｂｏｄｙ（Ｃｈ）と電気的に接続されている。
　本実施形態に係るトランジスタ１００では、これらの電位線Ｂｏｄｙ（Ｄ）、電位線Ｂｏｄｙ（Ｓ）及び電位線Ｂｏｄｙ（Ｃｈ）を用いて、中央領域１２１及び端部領域１２３にそれぞれバイアスを印加することによって、オフ電流をより低減することが可能である。
　具体的には、電位線Ｂｏｄｙ（Ｄ）及び電位線Ｂｏｄｙ（Ｃｈ）を用いて、ドレイン領域１４１Ｄ側の端部領域１２３に、中央領域１２１よりも高い電位のバイアスを印加してもよい。これによれば、トランジスタ１００の中央領域１２１の上の局所的なスレッショルド電圧を、ドレイン領域１４１Ｄ側の端部領域１２３の上の局所的なスレッショルド電圧よりもより高く制御することができる。
　例えば、トランジスタ１００の中央領域１２１に負の電位のバイアス（バックバイアスとも称される）を印加し、ドレイン領域１４１Ｄ側の端部領域１２３に正の電位のバイアス（フォワードバイアスとも称される）を印加してもよい。このような場合、バイアスの電位の絶対値を大きくすることなく、中央領域１２１に印加される電圧と、ドレイン領域１４１Ｄ側の端部領域１２３に印加される電圧との差を大きくすることができる。これによれば、印加するバイアスの電位を生成するための回路を別途設けることなく、内部回路で生成される電位を用いて半導体基板１２０にバイアスを印加することができる。
　中央領域１２１に印加される電位Ｖｂ（ｃｈ）と、ドレイン領域１４１Ｄ側の端部領域１２３に印加される電位Ｖｂ（ｄ）との組み合わせは、例えば、以下の表１で示される組み合わせであってもよい。
Figure JPOXMLDOC01-appb-T000003
　なお、電位線Ｂｏｄｙ（Ｓ）によってソース領域１４１Ｓ側の端部領域１２３に印加される電位は、特に限定されない。ソース領域１４１Ｓ側の端部領域１２３に印加される電位は、例えば、グランド電位であってもよい。
　（１．４．トランジスタの製造方法）
　次に、図４～図１３を参照して、本実施形態に係るトランジスタ１００の製造方法について説明する。図４～図１３は、本実施形態に係るトランジスタ１００の製造方法の各工程を説明する模式的な縦断面図である。
　以下では、トランジスタ１００がｎ型トランジスタである場合の製造方法について説明する。トランジスタ１００がｐ型トランジスタである場合の製造方法は、導入する導電型不純物の極性が反対となる以外は、ｎ型トランジスタの場合と実質的にほぼ同様であるため、ここでの説明は省略する。
　まず、図４に示すように、半導体基板１２０の上に埋込絶縁層１２７及び半導体層１４０が成膜されたＳＯＩ基板を用意する。具体的には、シリコンからなる半導体基板１２０の上にＳｉＯｘからなる埋込絶縁層１２７が約３０ｎｍ成膜され、埋込絶縁層１２７の上にシリコンが約１０ｎｍ成膜されることで形成されたＳＯＩ基板を用意する。
　続いて、図５に示すように、フォトレジスト１５１を半導体層１４０の上に成膜し、成膜したフォトレジスト１５１をリソグラフィ等によってパターニングする。具体的には、素子領域層１４１が形成される領域が覆われ、素子分離層１１０が形成される領域が露出されるように、半導体層１４０の上に成膜したフォトレジスト１５１をリソグラフィ等によってパターニングする。
　次に、図６に示すように、フォトレジスト１５１をマスクとして、半導体層１４０、埋込絶縁層１２７及び半導体基板１２０をエッチングし、開口１１１を形成する。エッチングされた開口１１１の深さは、例えば、半導体層１４０の表面から２００ｎｍとしてもよい。
　続いて、図７に示すように、フォトレジスト１５１を除去した後、開口１１１を絶縁体で埋め込み、素子分離層１１０を形成する。具体的には、フォトレジスト１５１を除去した後、ＳｉＯｘ等を半導体層１４０の全面に成膜し、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって半導体層１４０が露出するまで平坦化することで、素子分離層１１０を形成する。
　その後、図８に示すように、フォトレジスト１５３を半導体層１４０及び素子分離層１１０の上に成膜し、成膜したフォトレジスト１５３をリソグラフィ等によってパターニングする。具体的には、素子分離層１１０及び素子分離層１１０で囲われた領域（すなわち、後段の工程にて素子領域１４１となる領域）がフォトレジスト１５１によって覆われるように、フォトレジスト１５３をリソグラフィ等によってパターニングする。
　次に、図９に示すように、フォトレジスト１５３をマスクとして、半導体層１４０、埋込絶縁層１２７及び半導体基板１２０をエッチングする。エッチングの深さは、例えば、素子分離層１１０が形成された深さよりも浅くしてもよい。
　続いて、図１０に示すように、フォトレジスト１５３を除去する。
　その後、図１１に示すように、フォトレジスト１５５をマスクとして、半導体基板１２０にイオン注入を行うことで、端部領域１２３を形成する。具体的には、半導体層１４０の中央を覆うように、成膜したフォトレジスト１５５をリソグラフィ等にてパターニングする。その後、パターニングしたフォトレジスト１５５をマスクとして、リン（Ｐ）などのｎ型導電型不純物を２００ｋＶにて１．３×１０１３ｃｍ－２の濃度で半導体基板１２０に注入することで、端部領域１２３を形成する。
　次に、図１２に示すように、フォトレジスト１５７をマスクとして、半導体基板１２０にイオン注入を行うことで、中央領域１２１を形成する。具体的には、半導体層１４０の中央を開口するように、成膜したフォトレジスト１５７をリソグラフィ等にてパターニングする。その後、パターニングしたフォトレジスト１５７をマスクとして、ホウ素（Ｂ）などのｐ型導電型不純物を１００ｋＶにて１．５×１０１３ｃｍ－２の濃度で半導体基板１２０に注入することで、中央領域１２１を形成する。なお、中央領域１２１を形成するフォトレジスト１５７の開口の幅は、例えば、２４０ｎｍ程度としてもよい。
　さらに、図１３に示すように、フォトレジスト１５７を除去した後、素子領域層１４１を形成する。その後、ゲート絶縁膜１３１及びゲート電極１３０を形成し、ソース領域１４１Ｓ及びドレイン領域１４１Ｄを形成する。具体的には、素子領域層１４１は、半導体層１４０にホウ素（Ｂ）などのｐ型導電型不純物を導入することで形成することができる。ゲート絶縁膜１３１は、ＳｉＯｘなどを成膜し、パターニングすることで形成することができる。ゲート電極１３０は、チタン（Ｔｉ）、モリブデン（Ｍｏ）及びタンタル（Ｔａ）などの金属材料又はポリシリコンなどを成膜し、パターニングすることで形成することができる。また、ソース領域１４１Ｓ及びドレイン領域１４１Ｄは、ゲート電極１３０及びゲート絶縁膜１３１をマスクに用いて、素子領域層１４１にリン（Ｐ）などのｎ型導電型不純物を導入することで形成することができる。
　ここで、ゲート絶縁膜１３１及びゲート電極１３０が形成される領域の幅は、中央領域１２１を含み、かつ端部領域１２３と重なるように、３００ｎｍ程度としてもよい。このような場合、ゲート絶縁膜１３１及びゲート電極１３０が形成された領域は、ソース領域１４１Ｓ側及びドレイン領域１４１Ｄ側の各々で、端部領域１２３と３０ｎｍずつ重なることになる。
　なお、端部領域１２３への電位線の接続は、エッチングにて露出した端部領域１２３から行うことができる。中央領域１２１への電位線の接続は、ゲート電極１３０の奥行き側に設けられた図示しない中央領域１２１の露出面から行うことができる。
　以上の工程を経ることによって、本実施形態に係るトランジスタ１００を形成することができる。
　＜２．適用例＞
　（２．１．ＥＳＤ保護回路への適用）
　本開示の一実施形態に係るトランジスタ１００は、例えば、内部回路の静電気（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）による破壊を防止するＥＳＤ保護回路内のトランジスタに適用することができる。図１４を参照して、本実施形態に係るトランジスタ１００が適用され得るＥＳＤ保護回路の例について説明する。図１４は、本実施形態に係るトランジスタ１００が適用され得るＥＳＤ保護回路の一例を示す回路図である。
　図１４に示すように、ＥＳＤ保護回路１０は、ＥＳＤサージから内部回路１５を保護するための回路である。ＥＳＤ保護回路１０は、電源配線１及びグランド配線２の間に、抵抗素子１１と、容量素子１２と、ＣＭＯＳインバータ１３と、クランプトランジスタ１４とを備える。なお、電源配線１には、電源電圧Ｖｄｄが供給される。一方、グランド配線２は、グランド端子に接続されることでグランド電位Ｖｓｓとなる。
　抵抗素子１１は、具体的には、ポリシリコン等の材料で形成された抵抗素子などであってもよい。例えば、抵抗素子１１として、ポリシリコンで形成されたＭＯＳトランジスタのゲート電極を用いることができる。抵抗素子１１の抵抗値は、抵抗素子１１の素子の大きさによって制御することが可能である。
　容量素子１２は、具体的には、バイアス依存性の低い容量素子であってもよい。例えば、容量素子１２は、ＭＯＳトランジスタのゲート絶縁膜を誘電体とするキャパシタ、又は配線層間の絶縁膜を誘電体とするキャパシタなどを用いることができる。容量素子１２の容量値は、容量素子１２の素子の大きさによって制御することが可能である。
　抵抗素子１１の抵抗値及び容量素子１２の容量値は、ＥＳＤ保護回路１０の用途、及び想定するＥＳＤサージ電流のモデルを考慮して、抵抗素子１１及び容量素子１２からなるＲＣ直列回路の時定数が所望の値となるように設計される。抵抗素子１１の抵抗値は、例えば、１０００Ω～１０ＭΩの範囲で適宜設計されることができ、容量素子１２の抵抗値は、例えば、１ｐＦ～１０ｐＦの範囲で適宜設計されることができる。
　例えば、ＥＳＤサージ電流のモデルとして、ＨＢＭ（Ｈｕｍａｎ　Ｂｏｄｙ　Ｍｏｄｅｌ）を想定する場合、ＲＣ直列回路は、目安として１μ秒程度の時定数にて設計される。このような場合、抵抗素子１１の抵抗値（Ｒ）を１ＭΩとし、容量素子１２の容量値（Ｃ）を１ｐＦとすることで、ＲＣ直列回路の時定数をＲ×Ｃ＝１ＭΩ×１ｐＦ＝１μ秒と設計することができる。
　ＣＭＯＳインバータ１３では、抵抗素子１１と容量素子１２との間の接続点の電位（電圧信号）が入力され、反転した入力電位がクランプトランジスタ１４のゲートに出力される。
　クランプトランジスタ１４では、ドレインが電源配線１と接続され、ソースがグランド配線２に接続され、ゲートがＣＭＯＳインバータ１３の出力に接続される。したがって、クランプトランジスタ１４のオンオフ制御は、ＣＭＯＳインバータ１３からの出力信号（電圧信号）により行われる。また、クランプトランジスタ１４のドレインは、ウェルと接続される。なお、クランプトランジスタ１４は、本実施形態に係るトランジスタ１００にて構成されてもよい。
　また、上述したように、例えば、クランプトランジスタ１４には、バックバイアスが印加されてもよい。具体的には、クランプトランジスタ１４のドレイン側の端部領域１２３には、正の電位の基板電位Ｖｂ（ｄ）が印加されていてもよく、クランプトランジスタ１４の中央領域１２１には、負の電位の基板電位Ｖｂ（ｃｈ）が印加されていてもよい。なお、クランプトランジスタ１４のソース側の端部領域１２３は、グランド配線２と接続されることで、グランド電位Ｖｓｓが基板電位Ｖｂ（ｓ）として印加されてもよい。
　ここで、ＥＳＤサージ（高電圧パルス）がＥＳＤ保護回路１０に印加された場合、抵抗素子１１及び容量素子１２で構成されるＲＣ直列回路に貫通電流が流れ、ＣＭＯＳインバータ１３の入力端の電圧レベルが「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに変化する。ここで、クランプトランジスタ１４のゲートには、「Ｌｏｗ」レベルを反転させた「Ｈｉｇｈ」レベルの電圧信号がＣＭＯＳインバータ１３の出力端から印加される。これにより、クランプトランジスタ１４がオン状態（導通状態）となるため、クランプトランジスタ１４のドレイン－ソース間にＥＳＤサージ電流が流れ、該ＥＳＤサージ電流はグランド配線２に放出される。
　以上の動作により、ＥＳＤ保護回路１０は、内部回路１５をＥＳＤサージ電流から保護することができる。ＥＳＤ保護回路１０に含まれるクランプトランジスタ１４は、ＥＳＤサージ電流が発生した場合にオン状態となるため、待機時にはオフ状態を維持する。そのため、本実施形態に係るトランジスタ１００をクランプトランジスタ１４に適用し、オフ電流を低減させることによって、ＥＳＤ保護回路１０の待機時の消費電力を低減させることができる。
　（２．２．電子機器への適用）
　本開示の一実施形態に係るトランジスタ１００は、種々の電子機器に搭載される回路内の素子に適用することができる。続いて、図１５Ａ～図１５Ｃを参照して、本実施形態に係るトランジスタ１００が適用され得る電子機器の例について説明する。図１５Ａ～図１５Ｃは、本実施形態に係るトランジスタ１００が適用され得る電子機器の一例を示す外観図である。
　例えば、本実施形態に係るトランジスタ１００は、スマートフォンなどの電子機器に搭載される回路内の素子に適用することができる。具体的には、図１５Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内の素子には、本実施形態に係るトランジスタ１００が適用されてもよい。
　例えば、本実施形態に係るトランジスタ１００は、デジタルカメラなどの電子機器に搭載される回路内の素子に適用することができる。具体的には、図１５Ｂ及び図１５Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ）９１９と、を備える。なお、図１５Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図１５Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内の素子には、本実施形態に係るトランジスタ１００が適用されてもよい。
　なお、本実施形態に係るトランジスタ１００が適用される電子機器は、上記例示に限定されない。本実施形態に係るトランジスタ１００は、あらゆる分野の電子機器に搭載される回路内の素子に適用することが可能である。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ　Ｍｏｕｎｔｅｄ　Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
　＜３．まとめ＞
　以上にて説明したように、本開示の一実施形態に係るトランジスタ１００は、埋込絶縁層１２７の下の半導体基板１２０に含まれる導電型不純物の極性又は濃度を制御することによって、トランジスタ１００の局所的なスレッショルド電圧を制御することができる。これにより、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタ１００全体のスレッショルド電圧を高くし、オフ電流を低減させる所望のトランジスタ特性を得ることが可能である
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　導電型不純物を含む半導体基板と、
　前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、
　前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、
　前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、
　前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、
を備え、
　前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なる、トランジスタ。
（２）
　前記端部領域及び前記中央領域における前記半導体基板の前記導電型不純物の極性は、同極性であり、
　前記中央領域における前記半導体基板の前記導電型不純物の濃度は、前記端部領域における前記半導体基板の前記導電型不純物の濃度よりも高い、前記（１）に記載のトランジスタ。
（３）
　前記中央領域における前記半導体基板の前記導電型不純物の極性は、前記端部領域における前記半導体基板の前記導電型不純物の極性と逆極性である、前記（１）に記載のトランジスタ。
（４）
　前記端部領域は、前記中央領域よりも高い電位を印加可能な電位線と電気的に接続される、前記（３）に記載のトランジスタ。
（５）
　前記中央領域は、負の電位を印加可能な電位線と電気的に接続される、前記（４）に記載のトランジスタ。
（６）
　前記素子分離層は、前記半導体基板の前記埋込絶縁層が設けられた深さよりも深い領域まで設けられる、前記（１）～（５）のいずれか一項に記載のトランジスタ。
（７）
　前記端部領域及び前記中央領域における前記半導体基板の前記導電型不純物の濃度及び極性は、前記埋込絶縁層が設けられた領域よりも深い領域において異なる、前記（６）に記載のトランジスタ。
（８）
　前記端部領域は、前記ゲート電極の前記ソース領域側の端部をさらに含む、前記（１）～（７）のいずれか一項に記載のトランジスタ。
（９）
　前記トランジスタは、前記ゲート電極を挟んで線対称に構成される、前記（８）に記載のトランジスタ。
（１０）
　前記トランジスタは、保護素子を構成する回路に設けられる、前記（１）～（９）のいずれか一項に記載のトランジスタ。
（１１）
　導電型不純物を含む半導体基板と、前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、を備え、前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なるトランジスタを含む回路、
を備える、電子機器。
　１　　　電源配線
　２　　　グランド配線
　１０　　保護回路
　１１　　抵抗素子
　１２　　容量素子
　１３　　インバータ
　１４　　クランプトランジスタ
　１５　　内部回路
　１００　　　トランジスタ
　１１０　　　素子分離層
　１２０　　　半導体基板
　１２１　　　中央領域
　１２３　　　端部領域
　１２７　　　埋込絶縁層
　１３０　　　ゲート電極
　１３１　　　ゲート絶縁膜
　１４１　　　素子領域層
　１４１Ｄ　　ドレイン領域
　１４１Ｓ　　ソース領域

Claims (11)

  1. 　導電型不純物を含む半導体基板と、
    　前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、
    　前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、
    　前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、
    　前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、
    を備え、
    　前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なる、トランジスタ。
  2. 　前記端部領域及び前記中央領域における前記半導体基板の前記導電型不純物の極性は、同極性であり、
    　前記中央領域における前記半導体基板の前記導電型不純物の濃度は、前記端部領域における前記半導体基板の前記導電型不純物の濃度よりも高い、請求項１に記載のトランジスタ。
  3. 　前記中央領域における前記半導体基板の前記導電型不純物の極性は、前記端部領域における前記半導体基板の前記導電型不純物の極性と逆極性である、請求項１に記載のトランジスタ。
  4. 　前記端部領域は、前記中央領域よりも高い電位を印加可能な電位線と電気的に接続される、請求項３に記載のトランジスタ。
  5. 　前記中央領域は、負の電位を印加可能な電位線と電気的に接続される、請求項４に記載のトランジスタ。
  6. 　前記素子分離層は、前記半導体基板の前記埋込絶縁層が設けられた深さよりも深い領域まで設けられる、請求項１に記載のトランジスタ。
  7. 　前記端部領域及び前記中央領域における前記半導体基板の前記導電型不純物の濃度及び極性は、前記埋込絶縁層が設けられた領域よりも深い領域において異なる、請求項６に記載のトランジスタ。
  8. 　前記端部領域は、前記ゲート電極の前記ソース領域側の端部をさらに含む、請求項１に記載のトランジスタ。
  9. 　前記トランジスタは、前記ゲート電極を挟んで線対称に構成される、請求項８に記載のトランジスタ。
  10. 　前記トランジスタは、保護素子を構成する回路に設けられる、請求項１に記載のトランジスタ。
  11. 　導電型不純物を含む半導体基板と、前記半導体基板の表面から内部に向かって設けられ、素子領域を画定する素子分離層と、前記素子領域の前記半導体基板の内部に設けられた埋込絶縁層と、前記素子領域を横断して、前記半導体基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域の前記ゲート電極を挟んで対向する領域に設けられたドレイン領域及びソース領域と、を備え、前記ゲート電極の前記ドレイン領域側の端部を少なくとも含む端部領域における前記半導体基板の前記導電型不純物の濃度又は極性は、前記ゲート電極の中央部を含む中央領域における前記半導体基板の前記導電型不純物の濃度又は極性と異なるトランジスタを含む回路、
    を備える、電子機器。
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