JP2008311485A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 ESD耐圧を向上した半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 第一の電源配線101及び第一の接地配線102間に、ESD保護用回路103と、第一の電源配線101から動作電源が供給されるMISFETを有する第一の回路100、及び第一の回路100のMISFETのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタ104を備え、第二の電源配線及び第二の接地配線間に第二の電源配線から動作電源が供給される第二の回路を備えることにより、第一の電源配線101の容量を増加させることを特徴とする。
【選択図】図2
【解決手段】 第一の電源配線101及び第一の接地配線102間に、ESD保護用回路103と、第一の電源配線101から動作電源が供給されるMISFETを有する第一の回路100、及び第一の回路100のMISFETのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタ104を備え、第二の電源配線及び第二の接地配線間に第二の電源配線から動作電源が供給される第二の回路を備えることにより、第一の電源配線101の容量を増加させることを特徴とする。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関する。
個別の専用電源に接続された2以上の電気回路を有する半導体装置、例えば、専用電源に接続されたデジタル回路及びアナログ回路等を混載した半導体装置において、外界からの高電界のサージ印加による内部回路のESD(Electro Static Discharge)破壊を防止するため、電源配線間にESD保護用回路を搭載し、サージ印加による内部回路内への電荷の流入を防止する半導体装置が知られている(例えば、特許文献1参照)。
しかしながら、サージ印加により電源配線等に高電界が与えられたとき、半導体装置に流入する電荷の一部が、ESD保護用回路を経由せずに、内部回路へ流れ込む場合がある。
一般に、配線対象が、例えばアナログ回路等の特定の電気回路の電源のみに限定された電源配線は、例えばデジタル回路のような他の電気回路の電源配線に比較して、局所的な配線となり寄生容量が非常に小さくなる場合がある。このとき、サージ印加により上記アナログ回路等へ電荷が流れ込むと、アナログ回路等の電源配線の電圧は大きく上昇する。
近年、半導体装置の微細化への要求に応じるため、電気回路内に形成されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)のゲート絶縁膜の薄膜化が進展しているが、それに伴いMISFETの絶縁耐圧が低下している。このため、サージ印加により、上記アナログ回路等の内部のMISFETに接続された電源配線の電圧が大きく上昇した場合、MISFETのゲート破壊が発生する恐れがある。従って、現在のところ、半導体装置のESD耐圧を十分に確保することができない場合がある。
特開平9−172146(図1)
本発明は、上記問題点を解決するためになされたもので、ESD耐圧を向上した半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様の半導体装置は、第一及び第二の電源配線と、第一及び第二の接地配線と、前記第一の電源配線及び前記第一の接地配線間に形成されたESD保護用回路と、前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の電源配線から動作電源が供給されるMISFETを有する第一の回路と、前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の回路の前記MISFETのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタと、前記第二の電源配線及び前記第二の接地配線間に形成された、前記第二の電源配線から動作電源が供給される第二の回路と、を備えたことを特徴とする。
また本発明の別態様の半導体装置の製造方法は、素子形成領域及びキャパシタ形成領域が区画された半導体基板の前記キャパシタ形成領域表層に下部キャパシタ電極を形成する工程と、前記下部キャパシタ電極上に選択的に絶縁膜を形成する工程と、前記半導体基板の前記素子形成領域上及び前記絶縁膜上にさらに絶縁膜を形成して、前記素子形成領域上にゲート絶縁膜を、前記キャパシタ形成領域上にキャパシタ絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記キャパシタ絶縁膜上にそれぞれゲート電極及び上部キャパシタ電極を形成する工程と、前記ゲート電極及び前記上部キャパシタ電極をマスクに前記ゲート絶縁膜及び前記キャパシタ絶縁膜を加工する工程と、前記ゲート電極に隣接する前記素子形成領域表層にソース/ドレイン層を形成する工程と、前記半導体基板の前記素子形成領域上及び前記キャパシタ形成領域上に層間絶縁層を形成する工程と、前記層間絶縁層に溝を形成し、前記溝内部に前記ソース/ドレイン層、前記ゲート電極、前記下部キャパシタ電極及び前記上部キャパシタ電極に達する導電プラグを埋め込み形成する工程と、を備えたことを特徴とする
本発明によれば、ESD耐圧を向上した半導体装置及びその製造方法を提供することができる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
本実施例に係る半導体装置は、それぞれ専用電源に接続されたアナログ回路(例えば、ADコンバータ、DAコンバータ、BGR電源等)とデジタル回路等を内部回路として混載した半導体装置である。
まず、図1を参照して、本実施例に係る半導体装置の回路構成の主要部について説明する。図1は、本実施例に係る半導体装置の回路構成の主要部を示す概略図である。
図1に示すように、本実施例に係る半導体装置に形成された内部回路の一つであるアナログ回路100(第一の回路100)は、アナログ回路100に電源電位を供給するアナログ回路専用電源端子Vdd(第一の電源端子Vdd)にアナログ回路専用電源配線101(第一の電源配線101)を介して接続され、またアナログ回路100に接地電位を供給するアナログ回路専用接地端子Vss(第一の接地端子)にアナログ回路専用接地配線102(第一の接地配線102)を介して接続されている。このとき、電源配線101及び接地配線102は、アナログ回路100の内部に形成されたMISFETのソース/ドレイン層にそれぞれ電気的に接続されている。
なお、図1においては図示を省略しているが、アナログ回路100が形成された半導体基板上には、別途デジタル回路等の他の回路(第二の回路)が形成されている。この第二の回路は、アナログ回路100とは独立した専用電源に接続されており、第二の電源端子Vdd’に接続された第二の電源配線と第二の接地端子Vss’に接続された第二の接地配線間に形成されている。
電源配線101及び接地配線102間には、ESD保護用回路103が形成されている。ESD保護用回路103は、例えばMOSFET、ダイオード又はバイポーラトランジスタ等を保護素子として有し、外界から半導体装置内に高電界のサージが印加された場合に、半導体装置内に発生する電荷を経由させて半導体装置外部へ逃がすことにより、内部回路への過剰な電荷の流入を抑えて内部回路のESD破壊を防止する機能を有している。
しかし、半導体装置内にサージ印加により高電界が印加された場合、ESD保護用回路103を電源配線101及び接地配線102間に形成するだけでは、内部回路への電荷の流入を確実に抑えることができない場合がある。
一般的に、本実施例のようなアナログ回路とデジタル回路が混載された半導体装置においては、アナログ回路の電源配線は、配線対象がアナログ回路に限定され局所的な配線となるため、デジタル回路の電源配線等に比較して寄生容量が非常に小さくなる場合がある。
このアナログ電源配線のように、配線の容量が小さい場合には、サージ印加により電荷が配線に瞬間的に流れ込む際、配線の電圧が大きく上昇することとなる。このとき、電源配線の電圧上昇が一定以上に大きくなると、電源配線に接続されているアナログ回路内のMISFETのソース層の電位が大きく上昇してゲート−ソース間の電圧が大きくなることにより、MISFETのゲート破壊が生じる、すなわちアナログ回路のESD破壊が起こる恐れがある。
これに対し、本実施例に係る半導体装置では、電源配線101及び接地配線102間に、アナログ回路100をESD破壊からより効果的に保護するためのキャパシタ104が形成されている。アナログ回路100の電源配線101及び接地配線102間にキャパシタ104を形成することによって、アナログ回路100の電源配線101の容量を十分に増加することができる。従って、本実施例に係る半導体装置は、サージ印加により電荷が配線に流れ込む際の電源配線101の電圧上昇を抑えることが可能となり、半導体装置のESD耐圧を向上して、サージ印加によるアナログ回路100内のMISFETのゲート破壊を防止することが可能となる。
ここで以下に、図2を参照して、本実施例に係る半導体装置の主要部であるキャパシタの構成について説明する。図2は、本実施例に係る半導体装置のキャパシタの構成を示す断面図である。
図2に示すように、素子分離(図示を省略)で区画された単結晶シリコン等の半導体基板105表層に、ボロン等のp型不純物イオンが注入され、さらに熱処理が施されてp型導電層106が形成され、p型導電層106の表層に、リン等のn型不純物イオンが注入と熱処理が施されてn型導電層107が形成されている。
半導体基板105のn型導電層107上には、シリコン酸化膜、又はHfSiON膜等の高誘電率絶縁膜により構成される絶縁膜108と、ポリシリコン膜、シリサイド膜、W膜、Mo膜、Co膜、Ti膜等により構成される導電膜109が順に積層されている。ここで、半導体基板105上には、n型導電層107及び導電膜109をそれぞれ下部及び上部のキャパシタ電極とし、これらの間の絶縁膜108をキャパシタ絶縁膜108とするキャパシタ104が構成される。
本実施例に係るキャパシタ104は、半導体装置の内部回路に形成されるMOSFETとほぼ同一工程で形成されるMOS型キャパシタであり、キャパシタ絶縁膜108及び上部キャパシタ電極109の側部には側壁絶縁膜110が形成されている。
また半導体基板105上には、キャパシタ104を覆うように、シリコン酸化膜等の層間絶縁層111aが形成されており、層間絶縁層111a内にはキャパシタ104のキャパシタ電極である導電膜109及び導電層107と接続されたCu、W、Al等を構成材料とする導電プラグ112が形成されている。さらに層間絶縁層111a上には、上層の層間絶縁層111bが形成されており、導電プラグ112上にはCu、Al等を構成材料とする電源配線101又は接地配線102が形成されている。
このとき、キャパシタ104の上部キャパシタ電極である導電膜109は、導電プラグ112を介して電源配線101に接続され、一方キャパシタ104の下部キャパシタ電極であるn型導電層107は、導電プラグ112を介して接地配線102に接続されている。これにより、キャパシタ104のキャパシタ電極107、109間に一定の電圧が生じ、電源配線101の容量を増加することができる。
なお、n型導電層107の表面にはNi、Co等の金属成分を有するシリサイド層が形成されていてもよく、この場合には、導電層である金属シリサイド層をキャパシタ104の下部キャパシタ電極として、導電プラグ112を介して接地配線102に接続する。
ここで、キャパシタ104のキャパシタ絶縁膜108は、アナログ回路100に形成されるMISFET(図示を省略)のゲート絶縁膜よりも膜厚が厚くなるように、例えば膜厚数10nm程度以上に形成されており、ESD保護キャパシタのキャパシタ電極間の絶縁耐圧は、アナログ回路100のMISFETのゲート絶縁耐圧よりも大きくなっている。
これにより、アナログ回路100のMISFETがゲート破壊されずに、キャパシタ104のキャパシタ電極間が絶縁破壊されるということがないため、キャパシタ104が絶縁破壊されることに起因して、配線容量が低下する恐れはない。このため、電源配線101の容量を安定化することができる。
次に、図3及び図4を参照して、本実施例に係る半導体装置のアナログ回路内部のMISFET及びキャパシタの製造方法を説明する。図3及び図4は、本実施例に係る半導体装置の製造方法を示す工程断面図である。
まず、図3(a)に示すように、単結晶シリコン等の半導体基板105にシリコン酸化膜を埋め込んで素子分離(図示を省略)を形成して、アナログ回路100が構築される素子形成領域113及びキャパシタ形成領域114を区画する。ここで、図3においては、紙面に向かって左図に素子形成領域113を、右図にキャパシタ形成領域114を示している。
その後、素子形成領域113表層及びキャパシタ形成領域114表層に、p型不純物イオンを注入し、熱処理を施して、素子形成領域113の表層にp型ウェル層115を、キャパシタ形成領域114の表層にp型導電層106をそれぞれ形成する。
さらに、フォトリソグラフィにより、半導体基板105上にレジスト膜(図示を省略)を形成して、半導体基板105のキャパシタ形成領域114を露出するように、レジスト膜に開口部を設ける。続いて、レジスト膜をマスクにして、露出したキャパシタ形成領域114表層に、リン等のn型不純物イオンを注入し、さらに熱処理を施してn型導電層107を形成する。
なお、この後さらに、キャパシタ形成領域114のn型導電層107表層にシリサイド層を形成してもよい。つまり、上述のレジスト膜を除去後、スパッタ法等により、半導体基板105上にW、Mo、Ti,Ni、Co膜等の金属膜を形成し、フォトリソグラフィにより、キャパシタ形成領域114の金属膜のみをレジスト膜(図示を省略)によりマスクする。続いて、キャパシタ形成領域114上以外の金属膜を、RIE(Reactive Ion Etching)により除去し、レジスト膜を除去した後、金属膜に熱処理を加えることにより、キャパシタ形成領域114のn型導電層107表層に金属シリサイド層を形成する。
次に、図3(b)に示すように、CVD法等により、半導体基板105の素子形成領域113上及びキャパシタ形成領域114上に、シリコン酸化膜又はHfSiON膜等の高誘電率絶縁膜を構成材料とする絶縁膜116を形成する。ここで、本実施例において、絶縁膜116は膜厚が10nm程度となるように形成される。
次に、図3(c)に示すように、フォトリソグラフィにより、レジスト膜(図示を省略)を絶縁膜116上面全体に形成した後、素子形成領域113の絶縁膜116上のレジスト膜を除去する。続いて、RIEにより、レジスト膜をマスクにして、素子形成領域113上の絶縁膜116を除去する。その後、レジスト膜を灰化処理する。
次に、図3(d)に示すように、CVD法等により、素子形成領域113の半導体基板105上及びキャパシタ形成領域114の絶縁膜116上に、膜厚が数nm程度のシリコン酸化膜等の絶縁膜を形成する。ここで、素子形成領域113に形成された絶縁膜はゲート絶縁膜117となり、キャパシタ形成領域114に形成された絶縁膜はキャパシタ絶縁膜108となる。
またこのとき、素子形成領域113のゲート絶縁膜117の厚みは、キャパシタ形成領域114に積層されたキャパシタ絶縁膜108の厚みよりも薄くなっており、例えば、ゲート絶縁膜117の厚みをキャパシタ絶縁膜108の厚みの5分の1程度としている。これにより、キャパシタ104のキャパシタ絶縁膜108の絶縁耐圧を、後に素子形成領域113に形成されるMISFETのゲート絶縁膜117の絶縁耐圧よりも大きくすることができる。
なお、図3(d)においては図示による区別をしていないものの、このCVD工程により形成された絶縁膜は、図3(b)に示したCVD工程により形成された絶縁膜116と同一の絶縁膜でなくてもよく、アナログ回路100内部のMISFETのゲート絶縁膜117及びキャパシタ104のキャパシタ絶縁膜108として要求される特性に合わせて調整することができる。
例えば、図3(b)に示したCVD工程により形成された絶縁膜116をHfSiON膜等の高誘電率絶縁膜とし、図3(d)に示したCVD工程により形成された絶縁膜をシリコン酸化膜とする場合、ゲート絶縁膜117の絶縁耐性に比較して、キャパシタ絶縁膜108の絶縁耐性をより一層大きくすることができる。
次に、図3(e)に示したように、素子形成領域113のゲート絶縁膜117上及びキャパシタ形成領域114上のキャパシタ絶縁膜108上に、例えばn型不純物イオンがドープされたポリシリコン膜等の導電膜118を形成する。
さらに、スパッタ法等により、ポリシリコン膜上にW、Mo、Ti,Ni、Co膜等の金属膜を形成して、熱処理を加えることにより、ポリシリコン膜の少なくとも一部をシリサイド化して、シリサイド層を形成してもよい。
また、ポリシリコン膜の代わりに、スパッタ法等を使用して、W、Mo、Ti、Co等を含む金属膜を構成材料とする導電膜118を、ゲート絶縁膜117上及びキャパシタ絶縁膜108上に形成してもよい。
次に、図4(a)に示したように、フォトリソグラフィにより、導電膜118上にレジスト膜(図示を省略)を形成し、レジスト膜にゲート電極用パターン及びキャパシタのキャパシタ電極用パターンを形成した後、RIEにより、レジスト膜をマスクにして、導電膜118、更にはゲート絶縁膜117及びキャパシタ絶縁膜108を順に加工する。これにより、半導体基板105の素子形成領域113上に、ゲート絶縁膜117及びゲート電極119の積層構造を、キャパシタ形成領域114のn型導電層107上に、キャパシタ絶縁膜108及び上部のキャパシタ電極109となるキャパシタ電極120の積層構造を形成する。その後、ゲート電極119及びキャパシタ電極120上のレジスト膜を除去する。
次に、図4(b)に示すように、ゲート電極119をマスクにして、リン等のn型不純物イオンを半導体基板105に注入し、さらに熱処理を施して、ゲート電極119側部の半導体基板105表層に浅いソース/ドレイン層(図示を省略)を形成する。
続いて、CVD法等により、半導体基板105上、ゲート電極119上及びキャパシタ電極120上に、シリコン酸化膜等を形成した後、さらにシリコン酸化膜等を異方性エッチングにより加工して、ゲート電極119及びゲート絶縁膜117の側面にゲート側壁絶縁膜121を、キャパシタ絶縁膜108及びキャパシタ電極120の側面に側壁絶縁膜110をそれぞれ形成する。
さらに、ゲート電極119及びゲート側壁絶縁膜121をマスクにして、砒素等のn型不純物イオンを半導体基板105に注入し、さらに熱処理を施して、ゲート側壁絶縁膜121側部の半導体基板表層に深いソース/ドレイン層122a、122bを形成する。
これにより、半導体基板105の素子形成領域113上にアナログ回路100の一部として機能するMISFET125が形成される。一方、キャパシタ形成領域114には、n型導電層107及び導電膜109をそれぞれキャパシタ電極120とし、n型導電層107及び導電膜109間の絶縁膜をキャパシタ絶縁膜108とするキャパシタ104が形成される。
次に、図4(c)に示すように、CVD法等により、半導体基板105上に、素子形成領域113上のMISFET125及びキャパシタ形成領域114上のキャパシタ104を覆うように、シリコン酸化膜等の層間絶縁層111aを形成する。続いて、CMP(Chemical Mechanical Polishing)により、層間絶縁層111aを研磨して平坦化する。
次に、図4(d)に示すように、フォトリソグラフィ及びRIEにより、層間絶縁層111a内に微細ホールを形成した後、電気めっき法又はスパッタ法等により、Cu又はW等の導電材料をホール内部及び層間絶縁層111a上に埋め込み形成し、さらにCMPにより、ホール外部の導電材料を研磨除去することにより導電プラグ112を形成する。ここで、導電プラグ112は、ゲート電極119及びソース/ドレイン層122a、122bに接続され、またキャパシタ104の上部キャパシタ電極である導電膜109及び下部キャパシタ電極であるn型導電層107に接続される。
次に、図4(e)に示すように、CVD法等により、層間絶縁層111a上に、さらに上層の層間絶縁層111bを形成し、フォトリソグラフィ及びRIEにより、上層の層間絶縁層111b内部に配線を形成する。
ここで、MISFET125のソース層122a及びドレイン層122bにそれぞれ接続された導電プラグ112が、それぞれ電源端子Vddに接続された電源配線101及び接地端子Vssに接続された接地配線102に接続されることにより、電源配線101からMISFETに電源が供給される。また、MISFET125のゲート電極119に接続された導電プラグ112は、外部回路等との入出力端子(図示を省略)に接続される。
一方、キャパシタ104の上部キャパシタ電極である導電膜109に接続された導電プラグ112は電源配線101に、下部キャパシタ電極であるn型導電層107に接続された導電プラグ112は接地配線102に接続される。これにより、電源配線101に接続されたキャパシタ電極と接地配線102に接続されたキャパシタ電極の間には、一定の電圧が生じるため、電源配線101の容量を増加することができる。
なお本実施例では、キャパシタ104の上部キャパシタ電極である導電膜109を電源配線101に、下部キャパシタ電極であるn型導電層107を接地配線102に接続しているが、反対に、導電層を接地配線102に、n型導電層107を電源配線101に接続してもよい。
以上の工程により製造される本実施例に係る半導体装置では、アナログ回路100の電源配線101及び接地配線102間にキャパシタ104を形成することによって、アナログ回路100の電源配線101の容量を十分に増加することができる。従って、サージ印加により電荷が配線に流れ込む際の電源配線101の電圧上昇を抑えることが可能となり、サージ印加によるアナログ回路100内のMISFET125のゲート破壊を防止して、ESD耐圧を向上することが可能となる。
また、キャパシタ104は、アナログ回路100に形成されるMISFET125のゲート絶縁膜117よりも膜厚が厚く、ESD保護キャパシタの絶縁耐圧は、アナログ回路100のMISFET125のゲート絶縁耐圧よりも大きくなっている。
このため、アナログ回路100のMISFET125がゲート破壊される程のバイアスが、キャパシタ104のキャパシタ電極間に印加されても、キャパシタ104は絶縁破壊されないため、電源配線101の容量を安定して確保することができる。
さらに、本実施例では、アナログ回路100のMISFET125の形成工程とほぼ同様の工程により、電源配線101と接地配線102間にキャパシタを形成することができるため、非常に簡易な方法により、半導体装置のESD耐圧を向上することができる。このため、ESD耐圧を向上するためにESD保護用回路を改良することによる、チップサイズの増大や特性上の悪影響を回避することができる。
また本実施例では、上述のキャパシタ104のみならず、接地配線102に接続された半導体基板105表層のn型導電層107とその上方に層間絶縁層111aを介して形成された電源配線101を対向するキャパシタ電極とし、キャパシタ電極間の層間絶縁層111aをキャパシタ絶縁膜とする、他のキャパシタが形成されてもよい。
また本実施例では、接地配線102と接続されたキャパシタ104の下部キャパシタ電極をn型導電層107としているが、この下部キャパシタ電極をp型の導電層としてもよい。この場合には、アナログ回路100のMISFETはp型MISFETとして形成される。
次に、図5を参照して、実施例2に係る半導体装置の主要部であるキャパシタの構成について説明する。図5は、本実施例に係る半導体装置のキャパシタの構成を示す断面図である。
本実施例に係る半導体装置が、実施例1に係る半導体装置と異なる主な点は、電源配線及び接地配線間にpn接合による接合容量が形成されている点にあり、他の構成及び製造方法については実施例1とほぼ同様である。そのため、実施例1の半導体装置及びその製造方法と同一部分には同一符号を付して説明を省略する。
図5に示すように、本実施例では、半導体基板105表層にボロン等のp型不純物イオンが注入されて形成されたp型導電層106は、p型導電層106表面部の金属シリサイド等により構成される導体パッド123に接続された導電プラグ112を介して接地配線102に接続されている。さらに、半導体基板105上のMOS型キャパシタ104の上部キャパシタ電極である導電膜109も、導電プラグ112を介して接地配線102に接続されている。
一方、半導体基板105表層のp型導電層106表層の一部には、MOS型キャパシタ104の下部キャパシタ電極となるn型導電層107が形成されている。このn型導電層107は、導電プラグ112を介して電源配線101に接続されている。
ここで本実施例に係る半導体装置では、電源配線101が接続されている電源端子Vddは、接地配線102が接続されている接地端子Vssに対して正電位である。従って、半導体基板105表層のp型導電層106とn型導電層107間のpn接合には、逆バイアスが印加されることとなり、半導体基板105表層において一定の接合容量が形成されている。
このため、実施例1に係る半導体装置に比較して、本実施例に係る半導体装置は、電源配線101及び接地配線102間にキャパシタ104のみならず、さらに半導体基板105表層において接合容量が形成されているため、電源配線101の配線容量を更に増加することができる。
なお本実施例では、p型導電層106とn型導電層107の不純物イオンの濃度を調整することによって、pn接合の降伏電圧を、アナログ回路100に形成されるMISFETのゲート絶縁耐圧よりも大きくしている。これにより、サージ印加により電源配線101の電圧が上昇しても、アナログ回路100のMISFETがゲート破壊されないときは、pn接合間には逆電流が流れないため、pn接合間に一定の接合容量を維持することができ、電源配線101の容量を確保することができる。
本実施例に係る半導体装置の製造方法は、実施例1に係る半導体装置の製造方法とほぼ同様であるが、半導体基板105のキャパシタ形成領域114に形成されるn型導電層107の形成工程等において異なる。
つまり、実施例1では、まず図3(a)に示した工程において、半導体基板105のキャパシタ形成領域114表層にp型導電層106を形成した後、キャパシタ形成領域114表層全体にn型導電層107を形成しているが、本実施例では、p型導電層106を形成した後、キャパシタ形成領域114表層の一部をレジスト膜でマスクして、n型不純物イオンを一部にのみ注入してn型導電層107を形成する。このように、半導体基板105のキャパシタ形成領域114表面にp型導電層106を露出させる。
続いて、スパッタ法、フォトリソグラフィ及びRIE等を使用して、半導体基板105のキャパシタ形成領域114表層のp型導電層106上のみに金属膜を形成し、熱処理を加えてp型導電層106表面部に金属シリサイドからなる導体パッド123を形成する。
その後の工程については、実施例1の図3及び図4に示した工程とほぼ同様であるが、図4(b)に示したn型不純物イオンの注入工程では、上述と同様、キャパシタ形成領域114表面のp型導電層106をレジスト膜でマスクして、p型導電層106を表面に露出させた状態を維持する。
さらに、図4(d)及び図4(e)に示した導電プラグ112及び配線の形成工程では、キャパシタ形成領域114表層のp型導電層106表面の導体パッド123上及びキャパシタ104の上部キャパシタ電極である導電膜109上に導電プラグ112を形成し、この導電プラグ112上に接地配線102を形成する。一方で、キャパシタ104の下部キャパシタ電極であるn型導電層107上に導電プラグ112を形成し、この導電プラグ112上に電源配線101を形成する。
以上の工程により製造される本実施例に係る半導体装置は、電源配線101及び接地配線102間に、キャパシタ104及び接合容量が形成されているため、電源配線101の配線容量を効果的に増加することができる。
なお、本実施例においても、実施例1と同様に、半導体基板表層のp型導電層106をn型導電層に、n型導電層107をp型導電層に変更することができる。この場合であっても、接地配線102をp型導電層に接続し、電源配線101をn型導電層に接続すれば、n型導電層107とp型導電層106間で接合容量を形成することができる。
次に、図6を参照して、実施例3に係る半導体装置の主要部であるキャパシタの構成について説明する。図6は、本実施例に係る半導体装置のキャパシタの構成を示す断面図である。
本実施例に係る半導体装置が、実施例2に係る半導体装置と異なる主な点は、上層と下層の配線間にもキャパシタが形成されている点にあり、他の構成及び製造方法については実施例2とほぼ同様である。そのため、実施例2の半導体装置及びその製造方法と同一部分には同一符号を付して説明を省略する。
図6に示したように、本実施例に係る半導体装置は、実施例2に示した半導体装置の電源配線101が、接地配線102上に形成された層間絶縁層111c上にも配置されている。このとき、電源配線101が層間絶縁層111cを挟んで接地配線102と対向するように配置されているため、対向する電源配線101及び接地配線102をキャパシタ電極とし、それらの間の層間絶縁層111cをキャパシタ絶縁層とするキャパシタ124が形成される。
本実施例に係る半導体装置の製造方法は、実施例2に係る半導体装置の製造方法とほぼ同様であるが、半導体基板上に形成される配線の形成工程において異なる。
つまり、本実施例では、実施例2における導電プラグ及び配線の形成工程において、接地配線102の上層、下層等に形成した層間絶縁層111c、111b、111aを貫通させて導電プラグ112をn型導電層107に接続するように埋め込み形成した後、さらにこの導電プラグ112と接するように接地配線102の上層の層間絶縁層111c上に電源配線101を形成する。
本実施例に係る半導体装置は、実施例2に係る半導体装置に比較して、電源配線101及び接地配線102間に、MOS型のキャパシタ104のみならず、層間絶縁層111cをキャパシタ絶縁膜とし、互いに対向する上層と下層の配線をキャパシタ電極とするキャパシタ124が形成されているため、電源配線101の配線容量を更に増加することが可能となる。
また本実施例に係る半導体装置は、キャパシタ124のキャパシタ絶縁膜である層間絶縁層111cの厚みが、アナログ回路100のMISFETのゲート絶縁膜117の膜厚よりも厚くなっている。このため、サージ印加により電源配線101の電圧が上昇しても、アナログ回路100のMISFETがゲート破壊されないときは、互いに対向する上層と下層の配線間は絶縁破壊されないため、電源配線101の容量を確保することができる。
なお、図6に示した本実施例の半導体装置では、二層の配線のみが図示されているが、三層以上の配線が形成されていてもよく、下層配線と上層配線の間でさらにキャパシタが形成されていてもよい。これにより、電源配線101の容量をより一層増加させることができる。
上述した各実施例においては、第一の回路100としてアナログ回路を使用した半導体装置を記載しているが、第一の回路100として、他の回路を使用してもよく、半導体基板上で局所的に配置される専用電源に接続されたPLL(Phase Lock Loop)回路又はバッテリーバックアップで動くRealTimeClock回路等を使用してもよい。
100:アナログ回路(第一の回路)
101:アナログ回路専用電源配線(第一の電源配線)
102:アナログ回路専用接地配線(第一の接地配線)
103:ESD保護用回路
104、124:キャパシタ
105:半導体基板
106:p型導電層
107:n型導電層(下部キャパシタ電極)
108:キャパシタ絶縁膜
109:導電膜(上部キャパシタ電極)
110:側壁絶縁膜
111a、111b、111c:層間絶縁層
112:導電プラグ
113:素子形成領域
114:キャパシタ形成領域
115:p型ウェル層
116:絶縁膜
117:ゲート絶縁膜
118:導電膜
119:ゲート電極
120:キャパシタ電極
121:ゲート側壁絶縁膜
122:ソース/ドレイン層
122a:ソース層
122b:ドレイン層
123:導体パッド
125:MISFET
Vdd:電源端子
Vss:接地端子
101:アナログ回路専用電源配線(第一の電源配線)
102:アナログ回路専用接地配線(第一の接地配線)
103:ESD保護用回路
104、124:キャパシタ
105:半導体基板
106:p型導電層
107:n型導電層(下部キャパシタ電極)
108:キャパシタ絶縁膜
109:導電膜(上部キャパシタ電極)
110:側壁絶縁膜
111a、111b、111c:層間絶縁層
112:導電プラグ
113:素子形成領域
114:キャパシタ形成領域
115:p型ウェル層
116:絶縁膜
117:ゲート絶縁膜
118:導電膜
119:ゲート電極
120:キャパシタ電極
121:ゲート側壁絶縁膜
122:ソース/ドレイン層
122a:ソース層
122b:ドレイン層
123:導体パッド
125:MISFET
Vdd:電源端子
Vss:接地端子
Claims (6)
- 第一及び第二の電源配線と、
第一及び第二の接地配線と、
前記第一の電源配線及び前記第一の接地配線間に形成されたESD保護用回路と、
前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の電源配線から動作電源が供給されるMISFETを有する第一の回路と、
前記第一の電源配線及び前記第一の接地配線間に形成された、前記第一の回路の前記MISFETのゲート絶縁耐圧よりも絶縁耐圧の高いキャパシタと、
前記第二の電源配線及び前記第二の接地配線間に形成された、前記第二の電源配線から動作電源が供給される第二の回路と、
を備えたことを特徴とする半導体装置。 - 前記キャパシタは、前記第一の回路の前記MISFETのゲート絶縁膜よりも膜厚の厚いキャパシタ絶縁膜を有していることを特徴とする請求項1記載の半導体装置。
- 前記キャパシタのキャパシタ電極の一方が、前記第一の電源配線又は前記第一の接地配線と電気的に接続された半導体基板表層の導電層であることを特徴とする請求項1又は2記載の半導体装置。
- 前記第一の電源配線が電気的に接続されたn型導電層と前記第一の接地配線が電気的に接続されたp型導電層により形成されたpn接合を更に備え、前記pn接合の降伏電圧が前記第一の回路の前記MISFETのゲート絶縁耐圧よりも高いことを特徴とする請求項1乃至3のいずれか一項記載の半導体装置。
- 前記第一の電源配線は、局所的に配置される前記第一の回路の専用電源配線であることを特徴とする請求項1乃至4のいずれか一項記載の半導体装置。
- 素子形成領域及びキャパシタ形成領域が区画された半導体基板の前記キャパシタ形成領域表層に下部キャパシタ電極を形成する工程と、
前記下部キャパシタ電極上に選択的に絶縁膜を形成する工程と、
前記半導体基板の前記素子形成領域上及び前記絶縁膜上にさらに絶縁膜を形成して、前記素子形成領域上にゲート絶縁膜を、前記キャパシタ形成領域上にキャパシタ絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記キャパシタ絶縁膜上にそれぞれゲート電極及び上部キャパシタ電極を形成する工程と、
前記ゲート電極及び前記上部キャパシタ電極をマスクに前記ゲート絶縁膜及び前記キャパシタ絶縁膜を加工する工程と、
前記ゲート電極に隣接する前記素子形成領域表層にソース/ドレイン層を形成する工程と、
前記半導体基板の前記素子形成領域上及び前記キャパシタ形成領域上に層間絶縁層を形成する工程と、
前記層間絶縁層に溝を形成し、前記溝内部に前記ソース/ドレイン層、前記ゲート電極、前記下部キャパシタ電極及び前記上部キャパシタ電極に達する導電プラグを埋め込み形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007158741A JP2008311485A (ja) | 2007-06-15 | 2007-06-15 | 半導体装置及びその製造方法 |
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JP2007158741A JP2008311485A (ja) | 2007-06-15 | 2007-06-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008311485A true JP2008311485A (ja) | 2008-12-25 |
Family
ID=40238830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007158741A Pending JP2008311485A (ja) | 2007-06-15 | 2007-06-15 | 半導体装置及びその製造方法 |
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Country | Link |
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JP (1) | JP2008311485A (ja) |
-
2007
- 2007-06-15 JP JP2007158741A patent/JP2008311485A/ja active Pending
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