JP2005019799A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、支持半導体基板11と、絶縁層12と、第1導電型の能動半導体層13とが積層されたSOI構造と、能動半導体層内に第1、第2の活性領域を画定する素子分離領域16と、各活性領域の一部表面上方に形成された、第2導電型の半導体ゲート電極22と、各ゲート電極両側で活性領域に形成された、第2導電型のソース/ドレインエクステンション領域27と、ゲート電極下方で、活性領域内で、前記ソース/ドレインエクステンション領域に挟まれて画定されたチャネル領域と、各ゲート電極下方の支持半導体基板表面部に形成された第1導電型の閾値調整領域17と、を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化している。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置とその製造方法に関し、特にゲート電圧オフ時にチャネル層が完全に空乏化した(fully depleted)FD型SOI(semiconductor on insulator)トランジスタを含む半導体装置とその製造方法に関する。
【0002】
【従来の技術】
高性能MPUには、消費電力を抑えながら動作周波数を上げることが要求される。動作周波数を上げるには、オン電流を増やしながら接合容量やゲート容量を減らすことが望まれる。オン電流を増やすには、反転層移動度を高めることが望まれ、チャネル領域の不純物濃度は抑えることが望ましい。ゲート容量を減らすには、ゲート長を短くすることが望ましく、この時発生する短チャネル効果を抑制するには、浅い接合を形成することが好ましく、浅いソース/ドレインエクステンション領域が形成される。
【0003】
動作速度の速いトランジスタを得るには閾値を低くするほうが有利であるが、閾値を低くするとオフ時のリーク電流が増加する。オフ時の消費電力を低くするには、閾値の高いトランジスタが有利である。チップ全体の消費電力を抑えるには、高いスイッチング速度が要求される回路とそうでない回路で、閾値の異なるトランジスタを使い分けることが有効である。このためには、チップ内に複数の閾値を持つトランジスタを形成することが必要である。
【0004】
このように、高性能MPUを実現するには、チャネル領域の不純物濃度の抑制、浅いソース/ドレインエクステンション領域の形成、トランジスタによって閾値電圧を異ならせることが望まれる。
【0005】
SOIトランジスタは、基本的に寄生容量を低くでき、高速動作に適している。通常のバルクMOSトランジスタの高濃度ソース/ドレイン領域の下面が埋込絶縁層に接するPD(partially depleted)型SOIトランジスタは、バルクMOSトランジスタに比べ、寄生容量の削減が可能である。しかし、チャネル領域が電気的に浮遊状態にあるため、スイッチング動作の履歴(チャネル領域の残留電荷)によって閾値電圧が変動するヒストリ効果が生じる。
【0006】
ソース/ドレインエクステンション領域の下面が埋込絶縁層に接するFD型SOIトランジスタは、原理的にチャネル領域に電荷キャリアを含まないため、ヒストリ効果を抑制することができる。さらに、チャネル領域の低不純物濃度化により、反転層移動度の向上も容易となる。しかし、オフ時にもチャネル領域が完全に空乏化していると、空乏層の変動は生じず、チャネル領域の不純物濃度の制御によって閾値を変更するのが困難になる。
【0007】
上述のように、高性能MPUを実現するには、閾値の異なるトランジスタを形成することが望まれる。閾値の異なるFD型SOIトランジスタを形成できなければ、高性能MPUを実現するのが困難となる。
【0008】
ゲート材料を変更することにより、FD型SOIトランジスタの閾値を変更する方法が提案されている(例えば、J. Kedzierski IEDM p.247 2002)。ゲート電極の多結晶シリコン層を全てシリサイド化することにより、メタルゲートFD型SOIトランジスタを形成することも報告されている(S. Monfray IEDM p.263 2002)。例示された埋込絶縁層上のシリコン層の厚さは5nmである。シリサイド化されることにより多結晶シリコンゲート電極の空乏化も当然抑制される。
【0009】
【非特許文献1】
IEDM p.247 2002
【特許文献2】
IEDM p.263 2002
ゲート電極に、仕事関数の異なる材料を用いれば、FD型SOIトランジスタの閾値を調整することは可能である。しかし、新材料の採用は信頼性などの点において、新たな負担を生じさせる。
【0010】
特開平11−214686号は、深さ方向の不純物濃度分布が表面側で低くなるレトログレードプロフィールを有するチャネル領域を採用することにより短チャネル効果を抑制することを提案している。SOIトランジスタにおいては、絶縁層上のチャネル領域をレトログレードチャネルプロフィールとすると共に、絶縁層下の支持基板表面部に高濃度不純物拡散層を形成することにより、空乏層が埋込酸化膜下側に伸びるのを抑制でき、短チャネル効果を抑制できると説明している。
【0011】
【特許文献1】
特開平11−214686号公報
【0012】
【発明が解決しようとする課題】
本発明の目的は、閾値電圧を容易に調整できるFD型SOIトランジスタを有する半導体装置を提供することである。
【0013】
本発明の他の目的は、閾値電圧の異なる複数種類のFD型SOIトランジスタを有する半導体装置を提供することである。
本発明のさらに他の目的は、高性能のMPUを実現可能な半導体装置を提供することである。
本発明の他の目的は、このような半導体装置の製造方法を提供することである。
【0014】
【課題を解決するための手段】
本発明の1観点によれば、支持半導体基板と、前記支持半導体基板上に配置された絶縁層と、前記絶縁層上に配置された第1導電型の能動半導体層と、前記能動半導体層内に第1及び第2の活性領域を画定する素子分離領域と、各活性領域の一部表面上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成された、前記第1導電型と逆導電型である第2導電型の半導体ゲート電極と、前記各ゲート電極両側で前記活性領域に形成された、前記第2導電型のソース/ドレインエクステンション領域と、前記ゲート電極下方で、前記活性領域内で、前記ソース/ドレインエクステンション領域に挟まれて画定されたチャネル領域と、前記各ゲート電極下方の絶縁層と接する前記支持半導体基板表面部に形成された前記第1導電型の閾値調整領域と、を有し、ゲート電極にオフ電圧が印加された状態で、前記各チャネル領域は完全に空乏化しており、前記閾値調整領域は一部空乏化している半導体装置が提供される。
【0015】
本発明の他の観点によれば、(a)支持半導体基板と、絶縁層と、第1導電型の能動半導体層とが積層されたSOI構造を準備する工程と、(b)能動半導体層内に第1、第2の活性領域を画定する素子分離領域を形成する工程と、(c)前記第1、第2の活性領域下方の支持半導体基板表面部に第1導電型の不純物をイオン注入し、第1、第2の閾値調整領域を形成する工程と、(d)各活性領域の一部表面上方に、前記第1導電型と逆導電型の第2導電型の半導体ゲート電極を形成する工程と、(e)各ゲート電極、素子分離領域をマスクとし、各活性領域に、第2導電型の不純物をイオン注入し、ソース/ドレインエクステンション領域を形成すると共に、ゲート電極下方で、活性領域内で、前記ソース/ドレインエクステンション領域に挟まれたチャネル領域を画定する工程と、を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化しているように、前記能動半導体層の厚さ、不純物濃度、前記絶縁層の厚さ、前記閾値調整領域の不純物濃度が選択されている半導体装置の製造方法が提供される。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。高速動作を要求されるトランジスタは低い閾値を有することが望ましく、リーク電流が少ない低消費電力のトランジスタは高い閾値を有することが望ましい。0.1V以上の閾値の差を実現することが望まれる。
【0017】
図1(A)は、本発明の第1の実施例による半導体装置の構成を概略的に示す断面図である。p型の支持シリコン基板11、埋込酸化シリコン層12、p型の表面シリコン層13が積層され、SOI構造を形成している。表面シリコン層13から支持シリコン基板11の表面部に到るシャロートレンチアイソレーション(STI)16により複数の活性領域を画定する素子分離領域が形成されている。
【0018】
素子分離領域16で画定された各活性領域内において、表面シリコン層13の上にゲート酸化膜21、n+型の多結晶シリコン層22が積層され、パターニングされてゲート電極を形成している。ゲート電極の両側の表面シリコン層13に、n型不純物を高濃度に添加したソース/ドレイン領域(エクステンション領域)27が形成されている。
【0019】
ソース/ドレイン領域27の深さは、埋込酸化シリコン層12によって規制されるため、浅いソース/ドレイン領域27が形成されている。ソース/ドレイン領域27間にチャネル領域13が画定される。チャネル領域は、ゲート電極にオフ電圧が印加された状態でも完全に空乏化するように、その不純物濃度、厚さが選択されている。
【0020】
ゲート電極の側面上には、酸化シリコンのサイドウォールスペーサ24が形成されている。サイドウォールスペーサ24外側の表面シリコン層13にさらにn型不純物をイオン注入し、高濃度ソース/ドレイン領域28を形成してもよい。
【0021】
ゲート電極下方の埋込酸化シリコン層12下側の支持シリコン基板表面部には、p型不純物が添加された閾値調整領域17が形成されている。ゲート酸化膜21の厚さ、チャネル領域13の厚さと不純物濃度、埋込酸化シリコン層12の厚さを選択することにより、ゲート電極にオフ電圧を印加した時にも、閾値調整領域17の表面部には、空乏層30が形成されている。空乏層30の幅を制御可能とするために、完全空乏化しているチャネル領域13の厚さ、埋込酸化シリコン層層12の厚さは十分薄く選択する。
【0022】
例えば、ゲート酸化シリコン層21が厚さ1.8nmの時、埋込酸化シリコン層12の厚さを1.8nmとする。表面シリコン層13は、厚さ5nm、p型不純物濃度約1×1017cm−3を有する。閾値調整領域17は、例えばp型不純物濃度1×1018cm−3を有する。なお、支持シリコン基板11は、例えばp型不純物濃度約1×1015cm−3を有する。
【0023】
図1(B)は、図1(A)に示す構成の深さ方向のバンド構造を模式的に示す。ゲート電極22はn+型であり、p型閾値調整領域17との間に仕事関数の差(作り付け電位)を有する。この電位差により表面シリコン層13は完全に空乏化し、酸化膜21,12内にも電界が生じている。さらに、p型閾値調整領域17の表面部に空乏層30が発生し、電界が生じている。空乏層30は電位変化を伴うので、シリコン層13にとっては基板バイアスと同様の作用を示す。
【0024】
図中、EFはフェルミレベルを示し、Eiは真性準位を示す。又、Naは閾値調整領域17の不純物濃度を示す。表面シリコン層13の厚さをTsiとし、埋込酸化シリコン層の厚さをTboxとし、ゲート酸化シリコン層の厚さToxとする。表面シリコン層13の表面でのフェルミレベルEFと真性準位Eiとの差をΨBとする。
【0025】
ゲート電極22に正の電圧Vgを印加すると、ゲート電極22のポテンシャルは下がり、この変化に伴い、シリコン層13のポテンシャルも左下がりに低下する。この時空乏層30も延びる。閾値調整領域17内の空乏層の延びは、不純物濃度に依存する。ΨBが0.4Vになるゲート電圧を閾値電圧Vthとする。閾値電圧Vthは、閾値調整領域の不純物濃度に依存する。
【0026】
閾値電圧Vthは、簡単化のため、表面シリコン層13はノンドープとすると、以下の式に基づき近似することができる。
【0027】
【数1】
上述の式を用い、表面シリコン層13の厚さTsi、閾値調整領域17の不純物濃度Naををパラメータとし、閾値Vthが埋込酸化シリコン層12の厚さに対しどのように変化するかを調べた。なお、ゲート長は十分長いものとした。
【0028】
図1(C)は、上述の計算結果を示すグラフである。横軸は埋込酸化シリコン層の厚さTboxを単位cmで対数スケールで示し、縦軸は閾値Vthを単位Vでリニアスケールで示す。
【0029】
表面シリコン層13の厚さを5nmとし、閾値調整領域17の不純物濃度を1×1016cm−3、1×1017cm−3、1×1018cm−3、1×1019cm−3とした時の特性をそれぞれ曲線s1〜s4で示す。
【0030】
埋込酸化シリコン層Tboxの厚さが100nm(1×10−5cm)の場合は、閾値調整領域の不純物濃度を変化させても、閾値はほとんど変化しない。閾値調整領域17中に、空乏層はほとんど入らないことを示すと考えられる。
【0031】
埋込酸化シリコン層の厚さTboxを10nm(1×10−6cm)とすると、不純物濃度を3桁変化させることにより、閾値Vthの絶対値は約0.08V程度変化する。閾値調整領域の不純物濃度の差により、空乏層の延びに差が生じること示すと考えられる。埋込酸化シリコン層の厚さTboxの厚さを1nmとすれば、閾値の差は約0.35Vに拡大する。埋込酸化シリコン層を薄くすることにより、閾値調整領域に生じる空乏層が厚くなり、変化する幅が大きくなることを示すと考えられる。
【0032】
表面シリコン層13の厚さTsiを10nmとし、閾値調整領域17の不純物濃度を1×1016cm−3、1×1017cm−3.1×1018cm−3.1×1019cm−3にした時の閾値をそれぞれ曲線s6〜s9で示す。表面シリコン層13を10nmと厚くすると、閾値の変動は減少し、埋込酸化シリコン層の厚さTboxが10nmの時、閾値Vthの変化は約0.07V、埋込み酸化シリコン層の厚さTboxが1nmの場合、閾値Vthの変化は約0.23Vとなる。
【0033】
このように、表面シリコン層、埋込絶縁層の厚さを適切に選択し、埋込絶縁層下に形成する閾値調整領域の不純物濃度を調整することにより、0.1V以上の閾値の差、さらに0.2V以上の閾値の差が得られる。
【0034】
閾値が80mV変化すると電流は約1桁変化する。3桁の不純物濃度の変化により閾値電圧が約0.35V変化することは、1桁の不純物濃度の変化により約1桁半の電流変化が得られることを示す。閾値調整領域の不純物濃度が1桁変化することにより閾値が0.025V以上変化する場合を、ゲート電圧の変化により、閾値調整領域内の空乏層幅が実質的に変化すると呼ぶことにする。
【0035】
これらの結果から、埋込酸化シリコン層12の厚さを10nm以下で十分薄くすると、埋込酸化シリコン層下の閾値調整領域の不純濃度の変化により、閾値電圧を変化させられることが判明した。表面シリコン層13の厚さも10nm以下とすることが好ましい。ただし、上述の計算は簡単化されたモデルに基づくものである。念の為、2次元のデバイスシミュレーションも行った。
【0036】
図2は、2次元デバイスシミュレーションの結果を示すグラフである。横軸はゲート長を単位μmで対数スケールで示し、縦軸は閾値Vthを単位Vでリニアスケールで示す。なお、埋込酸化シリコン層の厚さは1.8nm、ゲート酸化シリコン層の厚さは1.7nm、表面シリコン層の不純物濃度は1×1017cm−3、支持シリコン基板11の不純物濃度は1×1015cm−3とした。ドレイン電圧は0.9Vとした。
【0037】
表面シリコン層の厚さを10nmとし、埋込み酸化シリコン層下の閾値調整領域の不純物濃度を3×1018cm−3、1×1019cm−3、3×1019cm−3とした時の特性をそれぞれ曲線s11、s12、s13で示す。表面シリコン層の厚さを5nmとし、閾値調整領域の不純物濃度を3×1018cm−3、1×1019cm−3、3×1019cm−3とした時の特性を、それぞれ曲線s16、s17、s18で示す。
【0038】
曲線s11、s12、s13でも、曲線s16、s17、s18でも、閾値調整領域の不純物濃度の1桁の変化により約0.1V以上の閾値電圧の変化が得られている。ゲート電圧の変化により、閾値調整領域の空乏層幅が実質的に大きく変化していることが判る。
【0039】
ゲート長Lgが30nm(3×10−2μm)の時、閾値電圧を−0.05〜0Vに設定するには、表面シリコン層の厚さが10nmの場合には、閾値調整領域の不純物濃度を1019cm−3にする必要がある。表面シリコン層の厚さを5nmとすると、閾値電圧−0.05〜0Vとするのに閾値調整用埋込領域の不純物濃度は1018cm−3台で十分である。
【0040】
閾値調整領域は、表面からのイオン注入によって形成するのが便利である。閾値調整領域の不純物濃度を高くしようとすると、表面シリコン層にも相対的に高い不純物濃度を与えることになる。高い反転層移動度を得るには、チャネル領域の不純物濃度は低いほうが有利である。閾値調整領域の不純物濃度をあまり高くしないためには、表面シリコン層の厚さは10nm未満、好ましくは5nm以下とすることが望ましい。
【0041】
埋込酸化シリコン層の厚さを1.8nm、ゲート酸化シリコン層の厚さを1.7nm、表面シリコン層の厚さを5nm、不純物濃度を1×1017cm−3、支持シリコン基板11の不純物濃度を1×1015cm−3とした時、閾値調整領域17の不純物濃度を3×1018cm−3〜1×1019cm−3の範囲で変動させれば閾値電圧を−0.13V〜0.16V(計0.29V)の範囲で制御できることを確認した。
【0042】
このように、図1(A)の構成において、表面シリコン層の厚さを10nm未満、埋込絶縁層の厚さを10nm以下とし、閾値調整領域の不純物濃度を変化させることにより閾値電圧を変化させることができる。
【0043】
第1の実施例においては、FD型SOIトランジスタの閾値を所望の値に設定する場合を説明した。複数種類のFD型SOIトランジスタを作成する場合、異なる閾値を選択することもできる。
【0044】
図3(A)は、本発明の第2の実施例による半導体装置の構成を概略的に示す断面図である。シリコン支持基板11、埋込酸化シリコン層12、表面シリコン層13が積層され、SOI構造を構成することは第1の実施例と同様である。素子分離領域16は、異なる閾値を有する複数種類のトランジスタの活性領域を画定している。支持基板11の表面領域にp型ウエル領域31が形成されている場合を図示するが、p型ウエル領域31は省略することも可能である。
【0045】
第1の活性領域における閾値調整領域17と第2の活性領域における閾値調整領域18とはp型不純物濃度が異なる。例えば、第1の活性領域における閾値調整領域17は、約1×1018cm−3のp型不純物濃度を有し、第2の活性領域における閾値調整領域18は、約1×1019cm−3のp型不純物濃度を有する。各活性領域で、表面シリコン層上に、ゲート絶縁膜21、n+型多結晶シリコンゲート電極22、サイドウォールスペーサ24が形成され、ゲート電極両側にソース/ドレイン領域27が形成されることは第1の実施例と同様である。ゲート長が十分長い場合、第1の活性領域に形成されるトランジスタの閾値はVth=0.034Vとなり、高速動作に適する。第2の活性領域に形成されるトランジスタの閾値はVth=0.156Vとなり、オフ時のリーク電流の抑制に適する。0.1V以上の閾値の差が得られている。
【0046】
図3(A)においては、閾値電圧の異なるnチャネルトランジスタを形成する場合を示したが、同様閾値電圧の異なるpチャネルトランジスタを形成することもできる。
【0047】
図3(B)は、閾値電圧の異なるpチャネルトランジスタの構成を示す概略断面図である。支持シリコン基板11上には埋込酸化シリコン層12を介してn型表面シリコン層33が積層されている。表面シリコン層33内に素子分離領域16で画定された第3の活性領域、第4の活性領域が形成されている。支持シリコン基板11の表面層にn型ウェル32が形成された場合を示すが、n型ウェル32は省略してもよい。
【0048】
第3の活性領域下の支持シリコン基板表面部には第1のn型不純物濃度を有する閾値調整領域37が形成され、第4の活性領域下の支持シリコン基板表面部には第2のn型不純物濃度を有する閾値調整領域38が形成されている。
【0049】
表面シリコン層33の上に、ゲート絶縁膜21、p+型多結晶シリコン層42が積層され、パターニングされてゲート電極構造を構成している。ゲート電極42両側の表面シリコン層内にp型不純物が添加されたソース/ドレイン(エクステンション)領域47が形成される。ゲート電極側面上には酸化シリコンのサイドウォールスペーサ24が形成されている。
【0050】
図3(B)の構成においては、支持基板以外のシリコン層の導電型が図3(A)に示すものと反転されている。閾値調整領域37,38のn型不純物濃度が異なることにより、2つのトランジスタの閾値が異なる値となる。単一半導体チップ上に図3(A)の構成と、図3(B)の構成とを集積化することによりCMOS回路を作製することができる。nチャネルトランジスタ、pチャネルトランジスタそれぞれで、高速動作を要求される回路では低い閾値、消費電力の抑制が望まれる回路では高い閾値を実現できる。
【0051】
図3(C)は、トランジスタの平面構成を概略的に示す。素子分離領域STIにより、活性領域が画定されている。活性領域を横切るように、ゲート電極Gが形成されている。ゲート電極Gの一端は素子分離領域上で幅が拡げられ、ゲートコンタクト領域GCを形成している。ゲート電極Gの両側にソース領域S、ドレイン領域Dが形成される。
【0052】
図3(D)は、FD型SOIトランジスタの平面構成の他の例を示す。素子分離領域STIに画定された活性領域は、図中上方に突出した領域を有し、ボディーコンタクト領域BCを構成している。ボディーコンタクト領域BCを用い、トランジスタのチャネル領域に積極的にバイアス電圧を印加することが可能となる。
【0053】
第1、第2の実施例においては、表面シリコン層内にFD型SOIトランジスタを形成した。閾値調整領域が支持半導体基板表面に広く形成されている。トランジスタのソース/ドレイン領域と閾値調整領域とが対向し、寄生容量を形成する。寄生容量は小さいほど好ましい。次ぎに、ソース/ドレイン領域の寄生容量を低減することのできる構成を説明する。
【0054】
図4(A)〜図5(H)は、本発明の第3の実施例による半導体装置の製造方法を示す概略断面図である。なお、第1、第2の実施例による半導体装置の製造方法の説明も兼ねる。nチャネルトランジスタの製造を主として説明し、pチャネルトランジスタ用に異なる工程を必要とする場合は追加説明する。
【0055】
図4(A)に示すように、支持シリコン基板11、埋込酸化シリコン層12、表面シリコン層13を貼り合わせたSOI構造を準備する。埋込酸化シリコン層12は、例えば厚さ約1.8nmであり、表面シリコン層13は、最終状態で厚さ約5nmとなるように厚さを選択する。表面シリコン層が厚すぎる場合には、表面部分を酸化し、酸化膜を除去することにより厚さを減少させる。
【0056】
図4(B)を参照する。表面シリコン層13の上に窒化シリコン膜のマスクを形成し、窒化シリコン膜をマスクとして表面シリコン層13、埋込酸化シリコン層12、支持シリコン基板11をエッチングし、STI用溝を形成する。形成したSTI用溝内を埋め込むように酸化シリコン層を化学気相堆積(CVD)またはプラズマCVD(PE−CVD)により堆積し、窒化シリコン層マスク上の酸化シリコン層を化学機械研磨(CMP)により除去する。その後窒化シリコンマスクは除去する。このようにして、例えば幅0.2μm、深さ0.3μmのSTI16を形成する。
【0057】
図4(C)に示すように、表面シリコン層13の表面にスルー酸化膜を厚さ約5nm形成する。必要に応じて、支持シリコン基板表面部にn型ウェル、p型ウェル31を形成する。Nチャネルトランジスタ領域に対して、埋込酸化シリコン層12よりも深くまでBイオンを加速エネルギ10keV、ドーズ量1×1013cm−2、注入角度約7度でイオン注入し、閾値調整用p型領域17を形成する。表面シリコン層13にもp型不純物が添加され、表面シリコン層はp型となる。但し、加速エネルギが高いので表面シリコン層の不純物濃度は低い。
【0058】
さらに、第2の活性領域を露出するレジストマスクを形成し、追加的にBイオンを加速エネルギ10keV、ドーズ量9×1013cm−2、注入角度約7度でイオン注入し、より高濃度の閾値調整領域18を形成する。第2の活性領域のドーズ量は、合わせて1×1014cm−2となる。
【0059】
なお、図3(A)、(B)に示すように、nチャネルトランジスタとpチャネルトランジスタを形成する場合、pチャネルトランジスタの第3、第4の全活性領域に対してAsイオンを加速エネルギ40keV、ドーズ量5×1012cm−2、注入角度約7度でイオン注入し、比較的低濃度のn型閾値調整領域を形成する。加速エネルギが高いので、表面シリコン層は、低濃度のn型層となる。
【0060】
さらに、レジストマスクで選択された第4の活性領域に対しAsイオンを加速エネルギ40keV、ドーズ量4.5×1013cm−2、注入角度約7度でイオン注入し、比較的高濃度(ドーズ量5×1013cm−2)のn型閾値調整領域を形成する。その後スルー酸化シリコン層は除去する。
【0061】
図4(D)を参照する。活性領域の表面シリコン層13表面を熱酸化し、厚さ約1.8nmのゲート絶縁膜21を成長する。ゲート絶縁膜の上に、例えば厚さ約100nmの多結晶(ポリ)シリコン層22を成長し、さらにその表面上に厚さ約10nmの酸化シリコン層23をCVDにより成長する。酸化シリコン層23は、エピタキシャル成長の際のハードマスクを形成する。
【0062】
例えばゲート長約30nmでゲート電極構造をパターニングする。ゲート電極構造をマスクとし、Asイオンを加速エネルギ5keV、ドーズ量1×1015cm−2、注入角度0度でイオン注入し、ソース/ドレイン領域27を形成する。以下、注入角度に言及しないイオン注入は注入角度0度である。ポリシリコンゲート電極の不純物濃度が不足する場合は、ポリシリコン層に対して予め不純物を添加しておく。
【0063】
pチャネルトランジスタ領域においては、Bイオンを加速エネルギ0.5keV、ドーズ量1×1015cm−2でイオン注入し、p型ソース/ドレイン領域を形成する。ポリシリコンゲート電極の不純物濃度が不足する場合は、ポリシリコン層に対して予め不純物を添加しておく。
【0064】
このようにして、ソース/ドレイン領域のエクステンション領域が形成される。さらに、ゲート電極を覆うように厚さ約80nmの酸化シリコン層を成長し、リアクティブイオンエッチング(RIE)により平坦部上の酸化シリコン層をエッチング除去する。ゲート電極側壁上にサイドウォールスペーサ24が残る。図4(D)の工程を終了すると、第1、第2実施例対応の構成が得られる。第1、第2の実施例の場合は、必要に応じ、サイドウォールスペーサ形成後、さらに高濃度ソース/ドレイン領域形成用イオン注入を行う。以下、深いソース/ドレイン領域等を形成する工程等を説明する。
【0065】
図5(E)に示すように、酸化シリコン層をマスクとし露出した表面シリコン層をRIEによりエッチング除去する。シリコン層が除去されると、埋込酸化シリコン層12が露出する。続いて、厚さ1.8nmの埋込酸化シリコン層12をエッチングする。ゲート電極上部の酸化シリコン層23もエッチングされるが、厚さ10nmと埋込酸化シリコン層に比べて十分厚いため、その一部は残る。支持シリコン基板11の閾値調整領域17、18が露出する。
【0066】
図5(F)に示すように、露出したシリコン表面上に選択的に、シリコン層をエピタキシャル成長する。酸化シリコン層で覆われたゲート電極構造、STI上にはSiは成長しない。例えば、基板温度750℃、ソースガスとしてジクロルシラン100sccm、HCl10sccmを、チャンバー内圧力1torrで供給する。表面シリコン層13の表面とほぼ同一レベルまでエピタキシャル層26が成長した時点でエピタキシャル成長を停止させる。
【0067】
図5(G)に示すように、サイドウォールスペーサをマスクとし、Pイオンを加速エネルギ10keV、ドーズ量4×1015cm−2でイオン注入し、高濃度n型ソース/ドレイン領域28を形成する。なお、ゲート電極にもn型不純物がイオン注入される。高濃度n型ソース/ドレイン領域28は、p型閾値調整領域17、18を貫通し、その下の低濃度p型ウエル領域31に達する。
【0068】
高濃度n型ソース/ドレイン領域28底面が、比較的高濃度の閾値調整領域17、18とでなく、低濃度p型領域31と接合を形成するため、接合容量を低く抑えることができる。高濃度ソース/ドレイン領域28の側面は、比較的高濃度の閾値調整領域17、18と接触するが、その面積は小さいため、容量は小さく抑えられる。
【0069】
pチャネル領域においては、Bイオンを加速エネルギ3keV、ドーズ量2×1015cm−2でイオン注入し、n型閾値調整領域を貫通して、低濃度n型ウェルに達する高濃度p型ソース/ドレイン領域を形成する。
【0070】
図5(H)を参照する。ゲート電極22上の酸化シリコン層23をエッチング除去し、シリサイド反応可能な金属例えばCo膜を堆積し、熱処理することによりシリサイド層29を形成する。シリサイド層29は、例えば厚さ20nm形成される。低抵抗のコンタクトが得られる。
【0071】
図5(H)に示す構成においては、シリサイド層29が、表面シリコン層13よりも厚く形成されるため、ソース/ドレインのエクステンション領域27は、シリサイド層29と側面のみによってコンタクトする。シリサイド層とシリコン層との間の接触抵抗が大きくなる可能性がある。
【0072】
図6(A)〜(D)は、シリサイド層の接触抵抗を低減することのできる第4の実施例による半導体装置の製造方法を概略的に示す。
図6(A)は、図5(E)に示す状態と同等の状態を示す。埋込酸化シリコン層12がサイドウォールスペーサ24の両側でエッチングされ、閾値調整領域17が露出している。
【0073】
図6(B)に示すように、第3の実施例同様の条件で、シリコン層26xをエピタキシャルに成長する。本実施例においては、表面シリコン層13の表面よりもさらに上までエピタキシャルシリコン層26xを成長し、シリサイド化した時のシリサイド層下面が表面シリコン層13の上面とほぼ一致するようにする。
【0074】
図6(C)に示すように、Pイオンを加速エネルギ10keV、ドーズ量4×1015cm−2でイオン注入し、エピタキシャルシリコン層26xから、閾値調整領域17を貫通する高濃度ソース/ドレイン領域28を形成する。なお、pチャネルトランジスタにおいては、Bイオンを加速エネルギ3keV、ドーズ量2×1015cm−2でイオン注入する。
【0075】
図6(D)に示すように、露出しているシリコン表面にシリサイド層29を形成する。高濃度ソース/ドレイン領域28の表面においては、シリサイド層29が表面シリコン層13とほぼ同じレベルまで形成される。エクステンション領域27と高濃度ソース/ドレイン領域28が連続して存在し、シリサイド層29は、広い底面積でシリコン層28と接触し、接触抵抗を低減化する。
【0076】
図7(A)〜(C)は、シリサイド層の接触抵抗を低減化する第5の実施例を示す。
図7(A)は、図5(G)と等価の状態である。このままシリサイド層を形成すると、シリサイド層の側面とエクステンション領域27の側面とが接触することになる。
【0077】
図7(B)に示すように、基板表面上に酸化シリコン層を厚さ約40nm、CVDで堆積する。この酸化シリコン層をRIEによりエッチングし、ゲート電極側壁上にのみ第2のサイドウォールスペーサ25を残す。高濃度ソース/ドレイン領域28の露出表面がゲート電極から離れる方向に移動している。
【0078】
図7(C)に示すように、露出しているシリコン表面にシリサイド層29を形成する。高濃度ソース/ドレイン領域28の表面においては、ゲート電極から離れた領域にのみシリサイド層29が形成されるため、埋込酸化シリコン層12とシリサイド層29とが離され、高濃度ソース/ドレイン領域28がシリサイド層29底面及び側面を囲んで残る。このようにして、シリサイド層29の広い面積で接触を形成し、接触抵抗を低減化できる。
【0079】
図8(A)、(B),(C)は、第6の実施例による半導体装置の製造方法を示す。エピタキシャル成長を用いることなく、寄生容量を低減化する。
図8(A)は、ゲート電極上の酸化シリコン層が形成されていない点以外は、図4(D)と等価な状態を示す。
【0080】
図8(B)に示すように、比較的高い加速エネルギで、高濃度ソース/ドレイン領域を形成するイオン注入を行なう。表面シリコン層13の露出部分に高濃度ソース/ドレイン領域28が形成されると共に、埋込酸化シリコン層12下部にも高濃度n型領域28xが形成される。高濃度n型領域28xが比較的高濃度の閾値調整領域17を貫通して低濃度領域31と接触するようになると、高濃度n型領域28xの接合容量が減少する。このようにして、トランジスタのソース/ドレイン領域の寄生容量を減少できる。
【0081】
図8(C)に示すように、露出しているシリコン表面上にシリサイド化可能な金属層を堆積し、シリサイド層29を形成する。
本実施例によれば、簡単な製造工程によって、ソース/ドレイン領域の寄生容量を低減化することができる。
【0082】
以上実施例に沿って、本発明を説明したが、本発明はこれらに制限されるものではない。例えば、半導体はシリコンに限定されない.各領域の例示した数値は限定的なものではない。材料も限定的ではない。その他、種々の変更、改良、組合せが可能なことは、当業者に自明であろう。
【0083】
以下、本発明の特徴を付記する。
(付記1)(1) 支持半導体基板と、
前記支持半導体基板上に配置された絶縁層と、
前記絶縁層上に配置された第1導電型の能動半導体層と、
前記能動半導体層内に第1及び第2の活性領域を画定する素子分離領域と、
各活性領域の一部表面上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された、前記第1導電型と逆導電型である第2導電型の半導体ゲート電極と、
前記各ゲート電極両側で前記活性領域に形成された、前記第2導電型のソース/ドレインエクステンション領域と、
前記ゲート電極下方で、前記活性領域内で、前記ソース/ドレインエクステンション領域に挟まれて画定されたチャネル領域と、
前記各ゲート電極下方の絶縁層と接する前記支持半導体基板表面部に形成された前記第1導電型の閾値調整領域と、
を有し、ゲート電極にオフ電圧が印加された状態で、前記各チャネル領域は完全に空乏化しており、前記閾値調整領域は一部空乏化している半導体装置。
【0084】
(付記2) 前記支持半導体基板は、第1低濃度のシリコン基板であり、前記絶縁層は酸化シリコン層であり、前記能動半導体層は前記第1低濃度より高濃度の第2低濃度のシリコン層であり、前記ゲート電極は前記第2低濃度より高濃度のポリシリコン層である付記1記載の半導体装置。
【0085】
(付記3) 前記ゲート電極下方の前記能動半導体層は、10nm未満の厚さを有する付記1または2記載の半導体装置。
(付記4) 前記絶縁層は、10nm以下の厚さを有する付記1〜3のいずれかに記載の半導体装置。
【0086】
(付記5)(2) 前記第1の活性領域下方の前記閾値調整領域と、前記第2の活性領域下方の前記閾値調整領域が異なる不純物濃度を有する付記1記載の半導体装置。
【0087】
(付記6) 前記第1の活性領域のトランジスタと第2の活性領域のトランジスタとは、0.1V以上の閾値の差を有する付記1〜5のいずれかに記載の半導体装置。
【0088】
(付記7)(3) さらに、
前記各ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ両側で前記活性領域に形成された前記第2導電型の第1領域と、
前記サイドウォールスペーサ両側で、前記閾値調整領域よりも深く、前記支持基板表面部に形成された前記第2導電型の第2領域と、
を有する付記1〜6のいずれかに記載の半導体装置。
【0089】
(付記8)(4) 前記絶縁層が前記サイドウォールスペーサ両側で除去されており、前記第1領域と前記第2領域とは連続してソース/ドレイン領域を形成する付記7記載の半導体装置。
【0090】
(付記9) 前記第1領域は前記チャネル領域よりも高い表面を有する付記8記載の半導体装置。
(付記10) 前記第1領域と前記第2領域とは、前記絶縁層で分離されている付記7記載の半導体装置。
【0091】
(付記11) さらに、前記各ゲート電極、前記各ソース/ドレイン領域、または前記ソース/ドレインエクステンション領域の一部上に形成されたシリサイド層を有する付記1〜10のいずれかに記載の半導体装置。
【0092】
(付記12) (a)支持半導体基板と、絶縁層と、第1導電型の能動半導体層とが積層されたSOI構造を準備する工程と、
(b)能動半導体層内に第1、第2の活性領域を画定する素子分離領域を形成する工程と、
(c)前記第1、第2の活性領域下方の支持半導体基板表面部に第1導電型の不純物をイオン注入し、第1、第2の閾値調整領域を形成する工程と、
(d)各活性領域の一部表面上方に、前記第1導電型と逆導電型の第2導電型の半導体ゲート電極を形成する工程と、
(e)各ゲート電極、素子分離領域をマスクとし、各活性領域に、第2導電型の不純物をイオン注入し、ソース/ドレインエクステンション領域を形成すると共に、ゲート電極下方で、活性領域内で、前記ソース/ドレインエクステンション領域に挟まれたチャネル領域を画定する工程と、
を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化しているように、前記能動半導体層の厚さ、不純物濃度、前記絶縁層の厚さ、前記閾値調整領域の不純物濃度が選択されている半導体装置の製造方法。
【0093】
(付記13) さらに、
(f)前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
(g)前記ゲート電極、前記サイドウォールスペーサをマスクとし活性領域に前記第2導電型の不純物をイオン注入し、前記ソース/ドレインエクステンション領域に連続する高濃度の第1領域と、前記閾値調整領域を貫通する高濃度の第2領域を形成する工程と、
を含む付記12記載の半導体装置の製造方法。
【0094】
(付記14) さらに、
(h)前記工程(g)に先立ち、前記サイドウォールスペーサ外側の前記能動半導体層、前記絶縁層をエッチングし、前記支持半導体基板を露出する工程と、
(i)前記露出した支持半導体基板上に半導体層をエピタキシャル成長する工程と、
を含み、前記工程(i)の後、前記工程(g)を行なう付記13記載の半導体装置の製造方法。
【0095】
(付記15) さらに、
(j)前記工程(g)の後、露出している半導体表面にシリサイド層を形成する工程、
を含む付記13または14記載の半導体装置の製造方法。
【0096】
(付記16)前記工程(c)が、第1、第2の閾値調整領域で異なる不純物濃度のイオン注入を行う付記12〜15のいずれかに記載の半導体装置の製造方法。
【0097】
【発明の効果】
FD型SOIトランジスタにおいて、埋込絶縁層の下に一部空乏化された閾値調整領域を設けることにより、閾値を調整することができる。閾値の異なる複数種類のトランジスタを形成することができる。
このようなトランジスタを製造する好適な方法が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施例による半導体装置の構成及び特性を概略的に示す断面図、ダイアグラム、グラフである。
【図2】2次元シミュレーションによる図1に示すトランジスタの特性を示すグラフである。
【図3】本発明の第2の実施例による半導体装置の構成を概略的に示す断面図である。
【図4】本発明の第3の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図5】第3の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図6】本発明の第4の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図7】本発明の第5の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図8】本発明の第6の実施例による半導体装置の製造方法を概略的に示す断面図である。
【符号の説明】
11 支持シリコン基板
12 埋込絶縁層
13 表面半導体層
16 素子分離領域(STI)
17、18 閾値調整領域
21 ゲート絶縁層
22 ゲート電極
23 表面保護層
24 サイドウォールスペーサ
27 ソース/ドレインエクステンション領域
28 高濃度ソース/ドレイン領域
29 シリサイド層
33 表面シリコン層
42 ゲート電極
47 ソース/ドレインエクステンション領域
Claims (5)
- 支持半導体基板と、
前記支持半導体基板上に配置された絶縁層と、
前記絶縁層上に配置された第1導電型の能動半導体層と、
前記能動半導体層内に第1及び第2の活性領域を画定する素子分離領域と、
各活性領域の一部表面上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された、前記第1導電型と逆導電型である第2導電型の半導体ゲート電極と、
前記各ゲート電極両側で前記活性領域に形成された、前記第2導電型のソース/ドレインエクステンション領域と、
前記ゲート電極下方で、前記活性領域内で、前記ソース/ドレインエクステンション領域に挟まれて画定されたチャネル領域と、
前記各ゲート電極下方の前記絶縁層と接する前記支持半導体基板表面部に形成された前記第1導電型の閾値調整領域と、
を有し、前記ゲート電極にオフ電圧が印加された状態で、前記各チャネル領域は完全に空乏化しており、前記閾値調整領域は一部空乏化している半導体装置。 - 前記第1の活性領域下方の前記閾値調整領域と、前記第2の活性領域下方の前記閾値調整領域が異なる不純物濃度を有する請求項1記載の半導体装置。
- さらに、
前記各ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ両側で前記活性領域に形成された前記第2導電型の第1領域と、
前記サイドウォールスペーサ両側で、前記閾値調整領域よりも深く、前記支持基板表面部に形成された前記第2導電型の第2領域と、
を有する請求項1または2記載の半導体装置。 - 前記絶縁層が前記サイドウォールスペーサ両側で除去されており、前記第1領域と前記第2領域とは連続してソース/ドレイン領域を形成する請求項3記載の半導体装置。
- (a)支持半導体基板と、絶縁層と、第1導電型の能動半導体層とが積層されたSOI構造を準備する工程と、
(b)能動半導体層内に第1、第2の活性領域を画定する素子分離領域を形成する工程と、
(c)前記第1、第2の活性領域下方の支持半導体基板表面部に第1導電型の不純物をイオン注入し、第1、第2の閾値調整領域を形成する工程と、
(d)各活性領域の一部表面上方に、前記第1導電型と逆導電型の第2導電型の半導体ゲート電極を形成する工程と、
(e)各ゲート電極、素子分離領域をマスクとし、各活性領域に、第2導電型の不純物をイオン注入し、ソース/ドレインエクステンション領域を形成すると共に、ゲート電極下方で、活性領域内で、前記ソース/ドレインエクステンション領域に挟まれたチャネル領域を画定する工程と、
を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化しているように、前記能動半導体層の厚さ、不純物濃度、前記絶縁層の厚さ、前記閾値調整領域の不純物濃度が選択されている半導体装置の製造方法。
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