JP2017212468A - 半導体装置 - Google Patents
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Abstract
【課題】薄膜ＢＯＸ−ＳＯＩ構造であり、ロジック回路の高速動作とメモリ回路の安定動作とを両立できる半導体装置を提供する。
【解決手段】半導体層３は、第１導電型の半導体支持基板１上の絶縁膜４上に形成されている。半導体支持基板１には、第２導電型の第１不純物領域６Ｗと、第１導電型の第２不純物領域６Ｚａと、第１導電型の第３不純物領域２５とが形成されている。第２不純物領域６Ｚａは第１不純物領域６Ｗによって半導体支持基板１と分離されている。半導体支持基板１の第１領域には、半導体層３および絶縁膜４が除去された第１給電部ｄ１が設けられている。第３不純物領域２５は、第１領域に形成された第１素子分離膜２の底よりも浅い位置に形成されている。第２不純物領域６Ｚａは、第１領域に形成された第１素子分離膜２の底を囲むように形成され、かつ、第１給電部ｄ１を介して第１のバックバイアスＶ１が印加される領域である。
【選択図】図５
【解決手段】半導体層３は、第１導電型の半導体支持基板１上の絶縁膜４上に形成されている。半導体支持基板１には、第２導電型の第１不純物領域６Ｗと、第１導電型の第２不純物領域６Ｚａと、第１導電型の第３不純物領域２５とが形成されている。第２不純物領域６Ｚａは第１不純物領域６Ｗによって半導体支持基板１と分離されている。半導体支持基板１の第１領域には、半導体層３および絶縁膜４が除去された第１給電部ｄ１が設けられている。第３不純物領域２５は、第１領域に形成された第１素子分離膜２の底よりも浅い位置に形成されている。第２不純物領域６Ｚａは、第１領域に形成された第１素子分離膜２の底を囲むように形成され、かつ、第１給電部ｄ１を介して第１のバックバイアスＶ１が印加される領域である。
【選択図】図５
Description
この発明は、半導体装置および半導体装置の制御方法に係る発明であり、たとえば、ＳＯＩ構造を有する半導体装置および、その制御方法に適用することができる。
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｉｎｇ）デバイスは、低消費電力、高速動作やラッチアップフリーなどの多くの優れた特性を有する。特に、ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ）層を１０ｎｍ程度まで薄膜化した薄膜ＢＯＸ−ＳＯＩデバイスでは、プレーナ型のダブルゲートとなる。したがって、ＳＯＩ層の不純物濃度を低く保ったままで、短チャネル化することができ、６５ｎｍ世代以降で顕在化してきた不純物揺らぎに起因したしきい値電圧のバラツキを小さくできるという利点を有する。当該ＢＯＸ−ＳＯＩデバイスに関する先行技術文献として、たとえば特許文献１および非特許文献１などが存する。
ここで、しきい値電圧バラツキとＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）動作安定性との関係について述べる。しきい値電圧のバラツキが２０ｍＶでは、動作マージンに余裕がある。しかしながら、しきい値電圧のバラツキが４０ｍＶ存在する場合には、動作マージンはほぼ消失する。６５ｎｍ世代以降のトランジスタにおいて、従来バルクトランジスタを使用した場合、しきい値電圧のバラツキを４０ｍＶ以下にすることは難しい。したがって、ＳＲＡＭの安定動作の維持は困難となる。
薄膜ＢＯＸ−ＳＯＩデバイスでは、しきい値電圧のバラツキを低減できるだけでなく、膜厚１０ｎｍ程度の薄膜ＢＯＸ層を採用しているため、バックバイアス印加により、トランジスタ特性を制御できるという特徴を併せ持つ。バックバイアスにて、トランジスタのしきい値電圧をはじめとした諸特性を制御できることは、上記非特許文献１にて示されている。また、非特許文献１には、ＳＯＩ構造を採用しているため、フォワード・バイアスを印加しても接合リーク電流が流れず、結果として、従来バルクデバイスに比べ、非常に広範囲にバックバイアスを印加できることも、同時に示されている。
Ｒ．Ｔｓｕｃｈｉｙａ ｅｔ ａｌ、"Ｓｉｌｉｃｏｎ ｏｎ Ｔｈｉｎ ＢＯＸ：Ａ Ｎｅｗ Ｐａｒａｄｉｇｍ ｏｆ Ｔｈｅ ＣＭＯＳＦＥＴ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ａｐｐｌｉｃａｔｉｏｎ Ｆｅａｔｕｒｉｎｇ Ｗｉｄｅ−Ｒａｎｇｅ Ｂａｃｋ−Ｂｉａｓ Ｃｏｎｔｒｏｌ"、ＩＥＤＭ Ｔｅｃｈ．、２００４、ｐｐ６３１
しかし、半導体デバイスに、ロジック回路とＳＲＡＭメモリセルとを形成する場合において、上記バックバイアスを具体的にどのように印加してデバイスを動作させる方が良いのかについては、明確には示されていなかった。つまり、非特許文献１では、薄膜ＢＯＸ−ＳＯＩ構造で、同一半導体基板にロジック回路とＳＲＭＡとが形成されている半導体装置、およびバックバイアスに関する事項は、開示されている。しかしながら、非特許文献１では、ロジック回路の高速動作とＳＲＡＭの安定動作とを両立させることができる半導体装置、および当該半導体装置の制御方法について何も言及されていない。
そこで、本発明は、薄膜ＢＯＸ−ＳＯＩ構造で、同一半導体基板にロジック回路とメモリ回路とが形成されている半導体装置において、ロジック回路の高速動作およびメモリ回路の安定動作を両立させることができる半導体装置および、その制御方法を提供することを目的とする。
本発明に係る１の実施の形態においては、半導体装置は、第１導電型の半導体支持基板の第１領域に設けられた第１電界効果型トランジスタを有するものである。半導体装置は、前記半導体支持基板に形成された素子分離膜と、前記半導体支持基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記第１領域の前記半導体層上に形成された第１ゲート電極と、前記第１領域の前記半導体層内に形成され、且つ、前記第１導電型とは反対の導電型である第２導電型の第１ソース領域及び第１ドレイン領域と、前記第１領域の前記半導体支持基板に形成された前記第２導電型の第１不純物領域と、前記第１不純物領域内に形成された前記第１導電型の第２不純物領域と、を有する。前記第２不純物領域は前記第１不純物領域によって前記半導体支持基板と電気的に分離されている。前記第２不純物領域内には、前記絶縁膜と接し、且つ、前記第１ゲート電極直下に形成された前記第１導電型の第３不純物領域が形成されている。前記第１領域には前記半導体層及び前記絶縁膜が除去された第１給電部が設けられている。前記第３不純物領域は前記第１領域に形成された前記素子分離膜の底よりも浅い位置に形成されている。前記第２不純物領域は前記第１領域に形成された前記素子分離膜の底を囲むように形成され、且つ、前記第１給電部においてバックバイアスが印加される領域である。
上記１の実施例により、ロジック回路を構成するトランジスタに印加させるバックバイアスと、メモリ回路を構成するトランジスタに印加させるバックバイアスとを、異なる極性とすることができる。したがって、前者のバックバイアスとして順方向のバイアスを印加し、後者のバックバイアスとして逆方向のバイアスを印加するができる。当該バックバイアスの印加により、ロジック回路の高速化とメモリ回路の動作安定性とを両立させることができる。
本発明は、本発明者らが、下記新現象が生じることを見出した結果に基づく。その結果について以下に示す。
図１に、トランジスタのしきい値電圧のバラツキのバックバイアス依存性を示す。しきい値電圧のバラツキは、バックバイアス依存性を示すが、従来のバルクデバイスの場合、バック・バイアスに逆方向バイアスを印加すると、しきい値電圧のバラツキが増加することが分かっている。
しかし、薄膜ＢＯＸ−ＳＯＩデバイスの場合、バックバイアスとして逆方向バイアスを印加する。すると、図１の領域Ａに示す通り、しきい値電圧のバラツキはむしろ低減することを見出した（領域Ａの縦幅が、逆方向バイアスの値が大きくなるほど狭くなっている）。
従来のバルクデバイスの場合、基板バイアスを印加すると、この基板バイアスが直接チャネル下部の空乏層幅の変動に影響を与える。したがって、バックバイアスとして逆方向バイアスを印加すると、チャネル下部の空乏層は増大し、結果として、空乏層幅はバックバイアスを印加しないときよりも広がる。つまり、チャネル下方深くまで空乏層幅は、広がることになる。したがって、従来のバルクデバイスの場合には、この空乏層幅の増大とともに、この空乏層幅内に含まれる不純物数も増大するため、結果として、不純物電荷量のばらつきが増大する。
一方、従来のバルクデバイスにおいて、バックバイアスとして逆方向バイアスを印加すると、急峻なサブスレッショルド係数が得られるようになる。このため、プロセスバラツキに起因したしきい値電圧のバラツキは、低減させることができる。
しかし、従来のバルクデバイスの場合には、このプロセスバラツキに起因したしきい値電圧のバラツキの低減効果よりも、不純物電荷ばらつきに起因したしきい値電圧のバラツキ増大の寄与の方が大きくなる。このため、結果として、バックバイアスとして逆方向バイアスを印加すると、しきい値電圧のバラツキは増大すると考えられる。
ところが、薄膜ＢＯＸ−ＳＯＩの場合には、完全空乏型のＳＯＩ構造を採用している。このため、チャネル下部の空乏層がＳＯＩ／ＢＯＸ層まで広がった状態で、デバイスは動作する。したがって、バックバイアスとして逆方向バイアスを印加した場合には、空乏層幅の変動量は、上記バルクデバイスに比べて小さく、不純物電荷量のバラツキも小さくなる。
したがって、不純物電荷ばらつきに起因したしきい値電圧のバラツキ増大の寄与は小さく、プロセスバラツキに起因したしきい値電圧のバラツキの低減効果が大きくなる。このため、薄膜ＢＯＸ−ＳＯＩでは、バックバイアスとして逆方向バイアスを印加すると、しきい値電圧のバラツキは、低減すると考えられる。なお、薄膜ＢＯＸ−ＳＯＩで、バックバイアスとして逆方向バイアスを印加する。すると、図１中の下方に示した通り、バックバイアスがゼロである場合と比較して、バックバイアスが−１．２Ｖである場合の方が、しきい値電圧のバラツキを、約１６％低減できることを確認した。
本発明は、上記現象を元に、上記発明が解決しようとする課題に鑑みてなされたものである。以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
＜実施の形態１＞
半導体装置のフロアプラン例を図２に示す。高い素子性能が要求されるロジック回路および、高速／大容量メモリ回路をＳＯＩ型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００で作製する。他方、高耐圧系の素子が必要となる電源遮断用スイッチや周辺回路にバルク型ＭＩＦＳＥＴ２００を作製する。これにより、図２に示す、高性能なシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の作製が可能になる。
半導体装置のフロアプラン例を図２に示す。高い素子性能が要求されるロジック回路および、高速／大容量メモリ回路をＳＯＩ型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００で作製する。他方、高耐圧系の素子が必要となる電源遮断用スイッチや周辺回路にバルク型ＭＩＦＳＥＴ２００を作製する。これにより、図２に示す、高性能なシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の作製が可能になる。
また、図３にＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）との混載例を示す。高速処理が必要なＬＳＩをＳＯＩ型ＭＩＦＳＥＴで作製し、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）モジュールやセンサなどのＭＥＭＳをバルク領域に形成する。これにより、高性能ＭＥＭＳ混載集積回路を安価に提供することができる。
図４は、ＳＯＩ型ＭＩＳＦＥＴ１００およびバルク型ＭＩＦＳＥＴ２００の構成を示す断面図である。ここで、図４において、ＳＯＩ型ＭＩＳＦＥＴ１００の左側がＮＭＯＳであり、ＳＯＩ型ＭＩＳＦＥＴ１００の右側がＰＭＯＳである。また、バルク型ＭＩＳＦＥＴ２００の左側がＮＭＯＳであり、バルク型ＭＩＳＦＥＴ２００の右側がＰＭＯＳである。なお、図５に示すように、ＳＯＩ型ＭＩＳＦＥＴ１００である両方のトランジスタが、同じ導電型のトランジスタであっても良い。図４において、絶縁膜３１内に形成されているプラグ３０は、シリサイド膜２１を介してソース・ドレイン領域８〜１１に接続されている。当該シリサイド膜２１により、プラグ３０とソース・ドレイン領域８〜１１とのコンタクト抵抗を低減させることができる。図５において、Ｖ１は、順方向のバックバイアスである。Ｖ２は、逆方向のバックバイアスである。
次に、本実施の形態に係るＳＯＩ型ＭＩＳＦＥＴ１００の主要部の構成について説明する。
図４，５に示すように、ＳＯＩ型ＭＩＳＦＥＴ１００は、半導体支持基板１、絶縁膜４、および半導体層３を有する。ここで、半導体支持基板１上に形成される絶縁膜４の膜厚は、１０ｎｍ以下である。なお、半導体層３は、絶縁膜（ＢＯＸ層）４上に形成されている。
また、図４，５に示すＳＯＩ型ＭＩＳＦＥＴ１００の左側のトランジスタ（第一の電界効果型トランジスタと把握できる）は、半導体層３の上面内に形成されており、ロジック回路を構成する。当該第一の電界効果型トランジスタは、半導体層３の表面内に形成されるソース・ドレイン領域８，９と、半導体層３上に形成されるゲート構造とを備えている。ここで、当該ゲート構造は、半導体層３上に形成されるゲート絶縁膜５と、当該ゲート絶縁膜５上に形成されるゲート電極（第一のゲート電極と把握できる）２０とから成る。また、当該ゲート構造の両側面には、サイドウォール膜１２が形成されている。また、ソース・ドレイン領域８，９は、第一のゲート電極２０の両脇における半導体層３の表面内に形成されている。
また、図４，５に示すＳＯＩ型ＭＩＳＦＥＴ１００の右側のトランジスタ（第二の電界効果型トランジスタと把握できる）は、半導体層３の上面内に形成されており、メモリ回路を構成する。当該第二の電界効果型トランジスタは、半導体層３の表面内に形成されるソース・ドレイン領域１０，１１と、半導体層３上に形成されるゲート構造とを備えている。ここで、当該ゲート構造は、半導体層３上に形成されるゲート絶縁膜５と、当該ゲート絶縁膜５上に形成されるゲート電極（第二のゲート電極と把握できる）２０とから成る。また、当該ゲート構造の両側面には、サイドウォール膜１２が形成されている。なお、上記第一の電界効果型トランジスタと上記第二の電界効果型トランジスタとは、素子分離膜２により、電気的に絶縁されている。また、ソース・ドレイン領域１０，１１は、第二のゲート電極２０の両脇における半導体層３の表面内に形成されている。
ここで、上記第一のゲート電極下方および上記第二のゲート電極下方における、半導体層３（すなわち、チャネル領域）の不純物濃度は、１×１０16／ｃｍ3程度である。
また、図４，５のＳＯＩ型ＭＩＳＦＥＴ１００の半導体支持基板１に注目する。図４に示す構成では、上記第一のゲート電極２０下方において、半導体支持基板１には、トリプルウェルが形成されている。他方、図５に示す構成では、上記第一のゲート電極２０下方および上記第二のゲート電極２０下方において、半導体支持基板１には、トリプルウェルが形成されている。ここで、トリプルウェルは、第１導電型の半導体支持基板１に第２導電型の第１ウェルを形成し、当該第１ウェル内に第１導電型の第２ウェルを形成することにより、構成（作成）される。
たとえば、図４に示すＳＯＩ型ＭＩＳＦＥＴ１００では、第一のゲート電極２０の下方のＮ型の半導体支持基板１には、Ｐ型ウェル領域６ＴとＮ型ウェル領域６とが下方向から当該順に形成されている。他方、第二のゲート電極２０の下方のＮ型の半導体支持基板１には、Ｐ型ウェル領域７が形成されている。図４に示すように、各ウェル６，６Ｔ，７の形成により（トリプルウェルの形成により）、第一のゲート電極２０の下方の半導体支持基板１の領域と第二のゲート電極２０の下方の半導体支持基板１の領域とを電気的に分離することができる。
また、図５に示すＳＯＩ型ＭＩＳＦＥＴ１００では、第一のゲート電極２０の下方のＰ型の半導体支持基板１および第二のゲート電極２０の下方のＰ型の半導体支持基板１には、Ｎ型ウェル領域６ＷとＰ型ウェル領域６Ｚａ，６Ｚｂとが下方向から当該順に形成されている。ここで、ウェル領域６Ｚａとウェル領域６Ｚｂとは、図５に示すように電気的に分離されている。したがって、図５に示すように、各ウェル６Ｗ，６Ｚａ，６Ｚｂの形成により（トリプルウェルの形成により）、第一のゲート電極２０の下方の半導体支持基板１の領域と第二のゲート電極の下方の半導体支持基板１の領域とを電気的に分離することができる。
なお、図５において、素子分離膜２を介して、ウェル領域６Ｚａには、第一の電界効果型トランジスタの順方向バイアスが、バックバイアスとして印加される。他方、図５において、ウェル領域６Ｚｂには、第二の電界効果型トランジスタの逆方向バイアスが、バックバイアスとして印加される。
また、図４では具体的には図示されていないが、ウェル領域６には、第一の電界効果型トランジスタの順方向バイアスが、バックバイアスとして印加される。他方、ウェル領域７には、第二の電界効果型トランジスタの逆方向バイアスが、バックバイアスとして印加される。
また、図４のＳＯＩ型ＭＩＳＦＥＴ１００において、上記第一のゲート電極２０の下方の半導体支持基板１に注目する。すると、半導体支持基板１には、ソース・ドレイン領域８，９の下方における半導体支持基板１の表面内に形成される、ウェル領域６の導電型と異なる導電型を有する不純物領域１３，１４が形成されている。また、図５のＳＯＩ型ＭＩＳＦＥＴ１００において、上記第一のゲート電極２０の下方の半導体支持基板１に注目する。すると、半導体支持基板１には、ソース・ドレイン領域８，９の下方における半導体支持基板１の表面内に形成される、ウェル領域６Ｚａの導電型と異なる導電型を有する不純物領域１３，１４が形成されている。
ここで、上記各不純物領域１３，１４の不純物濃度は、１×１０18／ｃｍ3程度である。
また、図４のＳＯＩ型ＭＩＳＦＥＴ１００において、上記第一のゲート電極２０の下方に位置する、半導体支持基板１の表面内には、第一の電界効果型トランジスタのしきい値電圧調整のための不純物領域２５が形成されている。上記第二のゲート電極２０の下方に位置する、半導体支持基板１の表面内には、第二の電界効果型トランジスタのしきい値電圧調整のための不純物領域２６が形成されている。ここで、不純物領域２５の導電型は、ウェル領域６の導電型と同じである。また、不純物領域２６の導電型は、ウェル領域７の導電型と同じである。ただし、不純物領域２６の不純物濃度は、不純物領域２５の不純物濃度よりも低い。
また、図５のＳＯＩ型ＭＩＳＦＥＴ１００において、上記第一のゲート電極２０の下方に位置する、半導体支持基板１の表面内には、第一の電界効果型トランジスタのしきい値電圧調整のための不純物領域２５が形成されている。上記第二のゲート電極２０の下方に位置する、半導体支持基板１の表面内には、第二の電界効果型トランジスタのしきい値電圧調整のための不純物領域２６が形成されている。ここで、不純物領域２５の導電型は、ウェル領域６Ｚａの導電型と同じである。また、不純物領域２６の導電型は、ウェル領域６Ｚｂの導電型と同じである。ただし、不純物領域２６の不純物濃度は、不純物領域２５の不純物濃度よりも低い。
たとえば、ここで、上記不純物領域２５の不純物濃度は、１×１０18／ｃｍ3程度であり、上記不純物領域２６の不純物濃度は、１×１０17／ｃｍ3程度である。
次に、図５の構成の製造方法を簡単に説明する。
図５において、従来の方法により、素子分離膜２の形成、ウェル形成６Ｗ，６Ｚａ，６Ｚｂを行う。ここで、各トランジスタには異なる極性のバックバイアスを印加して、デバイスを動作させる。このため、上記ウェル形成の際には、各ゲート電極２０の下方の半導体支持基板１には、上述したトリプルウェルを形成する。こうすることで、ウェル領域６Ｚａ，６Ｚｂ同士が電気的に分離されるので、各トランジスタに上記異なる極性のバックバイアスを印加できる。さらに、トリプルウェル構造側において、順方向バイアスを印加したとしても、半導体支持基板１内において、リーク電流が流れなくなる。
続いて、しきい値電圧調整用のイオン注入を行う（不純物領域２５，２６形成のためのイオン注入）。この際、第一の電界効果型トランジスタ側では、当該第一の電界効果型トランジスタのしきい値電圧がターゲットのしきい値電圧となるように、所望の不純物濃度で前記イオン注入を行う。他方、第二の電界効果型トランジスタ側では、前記所望の不純物濃度よりも低濃度の不純物濃度で前記イオン注入を行う。これにより、当該第二の電界効果型トランジスタにバックバイアスとして逆方向バイアスを印加した状態において、当該第二の電界効果型トランジスタのしきい値電圧は、高くなる。
なお、上記のように、不純物領域２６の不純物濃度は、より低濃度である。このため、第二の電界効果型トランジスタ側において、当該不純物濃度に起因したしきい値電圧のバラツキ増大をより抑制できる。
続いて、ゲート構造５，２０の形成、エクステンションイオン注入、サイドウォール膜１２形成を行う。サイドウォール膜１２を形成した後、選択エピタキシャル成長を利用して、拡散層領域にシリコンを選択エピタキシャル成長させる。しかる後に、ソース・ドレイン領域８，９，１０，１１の形成を行う。その際、第一の電界効果型トランジスタの形成領域のみ、接合容量低減のための絶縁膜４より下層へ不純物の導入を行う。つまり、図５に示したように、第一の電界効果型トランジスタを構成する電極利用域８，９の下方における半導体支持基板１の表面内に、不純物領域１３，１４を形成する。
当該不純物領域１３，１４の形成は、絶縁膜４より下層に導入された不純物の低濃度化が目的である。このため、上記不純物領域２５の不純物濃度と同等の不純物濃度での、不純物領域１３，１４形成のためのイオン注入が実施される。ここで、上記のとおり、不純物領域２５の不純物の導電型と不純物領域１３，１４の不純物の導電型とは、相違する。このように、絶縁膜４より下層へ所定の導電型の不純物導入を行うことにより、上述したように、接合容量の低減を行う。
なお、当該不純物導入は、ゲート構造およびサイドウォール膜１２をマスクとして使用し、不純物の導入深さを調整して実施する。このように、ソース・ドレイン領域形成のためのイオン注入後に、連続して接合容量低減のための不純物導入を行うことができる。したがって、当該接合容量低減のための不純物導入工程の追加に伴う、マスク増大は発生しない。しかる後は、従来半導体デバイスの製造フローを実施し、半導体素子を完成させる。
次に、図４に示す構造の製造方法を、工程断面図を用いて具体的に説明する。
面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板を用意する。そして、当該半導体基板上に１０ｎｍ厚のシリコン熱酸化膜を形成する。その後、シリコン熱酸化膜が形成された半導体基板に対して、公知の超薄膜ＳＯＩ基板の製造法に基づき水素のイオン注入を実施した。注入量は５×１０16／ｃｍ2とした。当該イオン注入の結果、単結晶Ｓｉ基板主表面からおよそ４０ｎｍの深さに、結晶欠陥層が形成される。この状態より表面にシリコン酸化膜を有しない第一の半導体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主表面同士を密着させる。
次に、密着させた二枚のＳｉ基板を５００℃に加熱する。この熱処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で単結晶Ｓｉ基板が剥離される。これにより、半導体支持基板１上に、１０ｎｍ厚のシリコン熱酸化膜（絶縁膜）４が密着し、当該絶縁膜４上に、約２０ｎｍ厚の単結晶Ｓｉ薄膜（半導体層）３が密着する。この状態より１１００℃の高温熱処理を施す。これにより、絶縁膜４と半導体支持基板１との接着強度が格段に向上し、通常の単結晶基板並みの接着強度となる。
この状態より、半導体層３の表面、すなわち剥離面、を砥粒を含まない表面研磨法により鏡面研磨する。これにより、図６に示すＳＯＩ基板が用意できる。図６から分かるように、半導体支持基板１、絶縁膜４および半導体層３が下から当該順に積層されることにより、ＳＯＩ基板は構成される。ここで、当該絶縁膜（ＢＯＸ層）４の膜厚は、１０ｎｍ以下の薄膜である。また、半導体支持基板１は、Ｎ型の導電型を有している。
なお、図６に示すＳＯＩ基板は、同様な仕様の市販のものを購入しても良い。この場合には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜を除去することで、所望の単結晶Ｓｉ層になるまで、Ｓｉ層を薄層化して使用する。また、ＥＬＯ(Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ)やＳＰＥ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｉｙ）等のエピタキシャル薄膜成長技術を用い、バルク基板上にＳＯＩ構造を作製する手法も採用できる。
図６の構成において、シリコン酸化膜３６およびシリコン窒化膜３７Ｎを当該順に形成する（図７）。ここで、形成したシリコン窒化膜３７Ｎは、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。
次に、レジストマスク３５を塗布した後に、所望領域のレジストマスク３５のみ除去する（図７）。つまり、後に形成されるトランジスタのアクティブエリア上方にのみ、レジストマスク３５を残存させる。その後、レジストマスク３５をマスクとして、所望領域の、シリコン窒化膜３７Ｎ、シリコン酸化膜３６、半導体層３、絶縁膜４、および半導体支持基板１の一部を除去する（図８）。つまり、図８に示すように、素子分離膜２形成用のトレンチＴ１が、形成される。
次に、トレンチＴ１を充填するように、図８に示す構造体上に、シリコン酸化膜を形成する。その後、当該シリコン酸化膜およびシリコン窒化膜３７Ｎに対して研磨処理を施す。これにより、図９に示すように、トレンチＴ１に素子分離膜２が形成されると共に、シリコン窒化膜３７Ｎが除去される。当該素子分離膜２により、隣接して形成される各トランジスタは、電気的に分離される。
次に、図９の構造体のＮＭＯＳ形成領域に対して、Ｐ型のウェル領域６Ｔ形成のためのイオン注入およびＮ型ウェル領域６形成のためのイオン注入を施す。これに対して、図９の構造体のＰＭＯＳ形成領域に対しては、Ｐ型のウェル領域７形成のイオン注入処理を施す。つまり、図１０に示すように、ＮＭＯＳ形成領域の半導体支持基板１内には、ウェル領域６，６Ｔから成るトリプルウェルが形成される。他方、図１０に示すように、ＰＭＯＳ形成領域の半導体支持基板１内には、ウェル領域７のみが形成される。
つまり、少なくとも第一のゲート電極２０下方において、半導体支持基板１には、第１導電型の前記半導体支持基板に第２導電型の第１ウェルが形成され、第１ウェル内に第１導電型の第２ウェルが形成された、トリプルウェルが形成される。そして、当該トリプルウェルの形成により、第一のゲート電極２０の下方の半導体支持基板１の領域と第二のゲート電極２０の下方の半導体支持基板１の領域とを電気的に分離することができる。
なお、上記の通り、第一のゲート電極２０は、ロジック回路を構成する第一の電界効果型トランジスタ（図４の領域１００の左側のトランジスタ）の構成要素ある。また、第二のゲート電極２０は、メモリ回路を構成する第二の電界効果型トランジスタ（図４の領域１００の右側のトランジスタ）の構成要素ある。
次に、図１０に示す構造体のＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＮＭＯＳ形成領域に、Ｎ型の不純物イオンを注入する。これにより、図１１に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＮＭＯＳ形成領域の半導体支持基板１の表面内に、不純物領域２５を形成する。当該不純物領域２５は、当該ＮＭＯＳトランジスタ（上記第一の電界効果型トランジスタと把握できる）のしきい値電圧調整のための領域である。また、図１０に示す構造体のＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＰＭＯＳ形成領域に、Ｐ型の不純物イオンを注入する。これにより、図１１に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＰＭＯＳ形成領域の半導体支持基板１の表面内に、不純物領域２６を形成する。当該不純物領域２６は、当該ＰＭＯＳトランジスタ（上記第二の電界効果型トランジスタと把握できる）のしきい値電圧調整のための領域である。
ここで、上記各不純物イオン注入により、上記第二の電界効果型トランジスタを構成するゲート電極２０の下方に位置する半導体支持基板１の表面付近の不純物濃度は、次のようになる。つまり、当該不純物濃度は、上記第一の電界効果型トランジスタを構成するゲート電極２０の下方に位置する半導体支持基板１の表面付近の不純物濃度よりも、低くなる。
また、図１０に示す構造体のバルク型ＭＩＳＦＥＴ形成領域Ａ２００のＮＭＯＳ形成領域に、Ｎ型の不純物イオンを注入する。これにより、図１１に示すように、バルク型ＭＩＳＦＥＴ形成領域Ａ２００のＮＭＯＳ形成領域の半導体支持基板１の表面内に、不純物領域２７を形成する。当該不純物領域２７は、当該ＮＭＯＳトランジスタのしきい値電圧調整のための領域である。さらに、図１０に示す構造体のバルク型ＭＩＳＦＥＴ形成領域Ａ２００のＰＭＯＳ形成領域に、Ｐ型の不純物イオンを注入する。これにより、図１１に示すように、バルク型ＭＩＳＦＥＴ形成領域Ａ２００のＰＭＯＳ形成領域の半導体支持基板１の表面内に、不純物領域２８を形成する。当該不純物領域２８は、当該ＰＭＯＳトランジスタのしきい値電圧調整のための領域である。
ここで、図６〜１０の工程断面図では、ＳＯＩ型ＭＩＳＦＥＴの形成領域Ａ１００とバルク型ＭＩＳＦＥＴの形成領域Ａ２００は、同じフローであるため、共通の工程断面図を用いて説明した。しかし、図１１以降では、説明をわかり易くするため、ＳＯＩ型ＭＩＳＦＥＴの形成領域Ａ１００とバルク型ＭＩＳＦＥＴの形成領域Ａ２００とを、夫々別々に図示し、説明を行う。
次に、バルク型ＭＩＳＦＥＴ形成領域Ａ２００に形成されている、シリコン酸化膜３６、半導体層３および絶縁層４を除去する。また、当該除去処理と同時に、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００に形成されるバックバイアスの給電部（図５の符号ｄ１）に形成されている、シリコン酸化膜３６、半導体層３および絶縁層４を除去する。続いて、残存しているシリコン酸化膜３６をフッ酸洗浄等により選択除去する。当該工程により、図１２に示すように、ＳＯＩ型ＭＩＳＦＥＴの形成領域Ａ１００のアクティブ領域からは、半導体層３の上面が露出する。他方、バルク型ＭＩＳＦＥＴの形成領域Ａ２００のアクティブエリアからは、半導体支持基板１が露出する。
上記のように、バックバイアス給電部の半導体層３、絶縁層４等の除去処理と、バルク型ＭＩＳＦＥＴの形成領域Ａ２００の半導体層３、絶縁層４等の除去処理とを同時に実施することにより、工程の簡略を図ることができる。ここで、バックバイアス給電部形成領域付近の工程断面図は、図示を省略している。
次に、熱酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜５を形成する。続いてゲート絶縁膜５上に、たとえば１００ｎｍ厚の多結晶Ｓｉ膜を化学気相堆積法により堆積する。次に、多結晶Ｓｉ膜上に、主にシリコン窒化膜で構成されるゲート保護膜を堆積する。そして、従来公知のＭＩＳＦＥＴの製造方法により、ゲート構造５，２０とゲート保護膜３７のパターニングを行う（図１３）。ここで、ゲート構造は、ゲート絶縁膜５と多結晶Ｓｉから成るゲート電極２０とが当該順に積層された積層体である。
続いて、領域Ａ１００，Ａ２００のＮＭＯＳ形成領域に、たとえばＡｓイオンを注入する。ここで、ソース・ドレイン領域８〜１１の端部とゲート電極２０の端部との距離（Ｌｏｖ）を制御するため、Ａｓイオンを注入する前に、酸化膜をデポ、エッチバックして形成したオフセット・スペーサ１２を形成しても良い。また、このとき、スペーサ１２はエッチバックを行わず、酸化膜を堆積したままで、形成することもできる。いずれの場合も、堆積する酸化膜の膜厚にて距離（Ｌｏｖ）を制御することができるようになる。これにより、図１４に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＮＭＯＳ形成領域における、半導体層３の表面内に、Ｎ型のソース・ドレイン領域８，９が形成される。また、バルク型ＭＩＳＦＥＴの形成領域Ａ２００のＮＭＯＳ形成領域における、半導体支持基板１の表面内に、Ｎ型のソース・ドレイン領域８，９が形成される。ここで、各ソース・ドレイン領域８，９は、各ＮＭＯＳ領域に存する各ゲート電極２０の両脇に形成される。なお、ゲート電極２０の両側面には、二重構造のスペーサ１２が形成される。
また、領域Ａ１００，Ａ２００のＰＭＯＳ形成領域に、たとえばＢＦ２イオンを注入する。これにより、図１４に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＰＭＯＳ形成領域における、半導体層３の表面内に、Ｐ型のソース・ドレイン領域１０，１１が形成される。また、バルク型ＭＩＳＦＥＴの形成領域Ａ２００のＰＭＯＳ形成領域における、半導体支持基板１の表面内に、Ｐ型のソース・ドレイン領域１０，１１が形成される。ここで、各ソース・ドレイン領域１０，１１は、各ＰＭＯＳ領域に存する各ゲート電極２０の両脇に形成される。
続いて、バルク型ＭＩＳＦＥＴ形成領域Ａ２００における、ＮＭＯＳ形成領域に、たとえば、Ｂ（ホウ素）イオンを注入する。これにより、当該ＮＭＯＳ形成領域に存するゲート電極２０の下方付近において、半導体支持基板１の表面内に、ハロー領域５０が形成される（図１５）。また、バルク型ＭＩＳＦＥＴ形成領域Ａ２００における、ＰＭＯＳ形成領域に、たとえば、Ｐ（リン）イオンを注入する。これにより、当該ＰＭＯＳ形成領域に存するゲート電極２０の下方付近において、半導体支持基板１の表面内に、ハロー領域５１が形成される（図１５）。当該ハロー領域５０，５１は、バルク型ＭＩＳＦＥＴの短チャネル効果を抑制するために、形成する。ここで、より短チャネル効果の抑制効果を高めるため、ハロー形成条件を、たとえばチルト角２０度の斜めイオン注入としても、何ら差し支えない。
次に、図１５の構造体上全面に、シリコン酸化膜を形成する。その後、当該シリコン酸化膜に対して、異方性ドライエッチングを施す。これにより、各ゲート電極２０側壁部に、各々サイドウォール膜１２が形成される（図１６）。
続いて、図１６に示す構造体において、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＮＭＯＳ形成領域およびバルク型ＭＩＳＦＥＴ形成領域Ａ２００にＮＭＯＳ形成領域に対して、Ｐ型の不純物イオン注入を行う。当該不純物イオン注入の際に、サイドウォール膜１２が側面に形成されているゲート電極２０は、マスクとして機能する。
当該不純物イオン注入により、図１７に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＮＭＯＳ形成領域の半導体支持基板１の表面内に、Ｐ型の不純物領域１３，１４が形成される。なお、ゲート電極２０をマスクとした上記不純物イオン注入処理が実施されたので、不純物領域１３，１４は、ソース・ドレイン領域８，９の下方に形成される。なお、不純物領域１３，１４の不純物濃度は、ウェル領域６の不純物濃度と同程度であり、不純物領域１３，１４の不純物の導電型は、ウェル領域６の不純物の導電型と異なる。
また、当該不純物イオン注入により、図１７に示すように、バルク型ＭＩＳＦＥＴ形成領域Ａ２００のＮＭＯＳ形成領域の半導体支持基板１の表面内に、Ｐ型の不純物領域１３，１４が形成される。なお、ゲート電極２０をマスクとした上記不純物イオン注入処理が実施されたので、不純物領域１３，１４は、ソース・ドレイン領域８，９の直下に形成される。つまり、ソース・ドレイン領域８，９と不純物領域１３，１４とにより、２段構造のソース・ドレイン領域が形成される。ここで、不純物領域１３，１４の不純物濃度は、ウェル領域６の不純物濃度と同程度であり、不純物領域１３，１４の不純物の導電型は、ウェル領域６の不純物の導電型と異なる。
続いて、図１６に示す構造体において、バルク型ＭＩＳＦＥＴ形成領域Ａ２００にＰＭＯＳ形成領域に対して、Ｎ型の不純物イオン注入を行う。当該Ｎ型の不純物イオン注入の際に、サイドウォール膜１２が側面に形成されているゲート電極２０は、マスクとして機能する。
当該Ｎ型の不純物イオン注入により、図１７に示すように、バルク型ＭＩＳＦＥＴ形成領域Ａ２００のＰＭＯＳ形成領域の半導体支持基板１の表面内に、Ｎ型の不純物領域１５，１６が形成される。なお、ゲート電極２０をマスクとしたＮ型の不純物イオン注入処理が実施されたので、不純物領域１５，１６は、ソース・ドレイン領域１０，１１の直下に形成される。つまり、ソース・ドレイン領域１０，１１と不純物領域１５，１６とにより、２段構造のソース・ドレイン領域が形成される。なお、不純物領域１５，１６の不純物濃度は、ウェル領域７の不純物濃度と同程度であり、不純物領域１５，１６の不純物の導電型は、ウェル領域７の不純物の導電型と異なる。
ここで、不純物領域１３，１４は、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００のＮＭＯＳにおける、ソース・ドレイン領域８，９に起因した容量の低減を目的として形成される。これは、従来公知のバルク型ＭＩＳＦＥＴの接合容量を低減するための方法と、同様の製造方法にて形成されたものである。すなわち、注入素子マスクとするイオン注入により先に注入したしきい値電圧調整用の注入イオンを補償すべき濃度および加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。一方、バルク型ＭＩＳＦＥＴ形成領域Ａ２００側では、不純物領域１３，１４は、低抵抗の２段構造ソース・ドレイン領域の形成を目的として形成される。
以上のように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００における寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ形成領域Ａ２００におけるソース・ドレイン領域の低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することができる。これにより、プロセスを簡略化することができる。
その後、工程断面図では、図示しないが、ＳＯＩ型ＭＩＳＦＥＴ形成領域において、バックバイアスをウェル領域に印加するための、当該バックバイアスの給電口となる開口部を作成する。
次に、選択エピタキシャル法を用いて、露出された単結晶Ｓｉ領域上にたとえば６０ｎｍ厚でＳｉ膜５２および５３を選択的に成長させる。これにより、図１８に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ａ１００側では、各ソース・ドレイン領域８〜１１上に、エピ成長膜５２が形成される。また、バルク型ＭＩＳＦＥＴ形成領域Ａ２００側では、各ソース・ドレイン領域８〜１１上に、エピ成長膜５３が形成される。なお、当該エピタキシャル法により、上記給電部である開口部の底面部に、エピ成長膜を同時に形成しても良い。
次に、ゲート保護膜３７が除去された図１８に示す構造体において、バルク型ＭＩＳＦＥＴ形成領域Ａ２００側のみに、スパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を形成する。その後熱処理を施すことにより、シリサイド化処理を実施する。これにより、図１９に示すように、バルク型ＭＩＳＦＥＴ形成領域Ａ２００の各ゲート電極２０および各エピ成長膜５３のみが、シリサイド化される。上記シリサイド化後、未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去する。
その後、配線層間絶縁膜の堆積と平坦化研磨、および配線層間絶縁膜３１を含む配線工程等を実施する。以上により、図４に示す構成を含む半導体装置が完成する。
図４，５に示す構成において、ロジック部に対してバックバイアスとして順方向バイアスを印加し、メモリ部に対してバックバイアスとして逆方向バイアスを印加する。
したがって、ロジック部では、トランジスタにおいて発生する接合容量が低減でき、メモリ部では、トランジスタのしきい値調整用の不純物領域２６の低濃度化が可能となる。よって、上記各バックバイアスを印加させて半導体装置を動作させることにより、ロジック部では高速動作が可能となり、メモリ部では安定動作が可能となる。
次に、シミュレーション結果等を用いて、本実施の形態に係る半導体装置の効果を説明する。図２０は、不純物領域１３，１４の形成に伴う、インバータ遅延における寄生容量低減効果（高速動作効果）を示す図である。図２０の横軸は、第一の電界効果型トランジスタのゲート電圧（Ｖ）であり、横軸は当該トランジスタの動作速度（ｐｓ）を示す。なお、「ｗ／ｏ ｃｏｎｔｅｒ ｉｎｐ．」は、絶縁層４が１０ｎｍである図４，５に示す構成において、不純物領域１３，１４を形成しない場合（以下、単に不純物領域無し構造と称する）の計算結果である。また、「ｗｉｔｈ ｃｏｎｔｅｒ ｉｎｐ．」は、不純物領域１３，１４を有する図４，５に示す構成（以下、単に不純物領域有り構造と称する）における計算結果である。また、他の一の曲線データは、絶縁層４が数１００ｎｍ以上の膜厚である場合の通常のＳＯＩ構造（以下、単に従来構造と称する）における計算結果である。
図２０から分かるように、不純物領域１３，１４を有する図４，５に示す構成を採用することにより、ロジック回路を構成する第一の電界効果型トランジスタの動作速度を高速化させることができる。たとえば、不純物領域有り構造の動作速度は、不純物領域無し構造の動作速度よりも、約１０％程度早くなる。つまり、不純物領域有り構造の方が、不純物領域無し構造と比較して、インバータ遅延は約１０％低減できる。
このように、本実施の形態に係る半導体装置において、第一の電界効果型トランジスタの動作速度が高速化されるのは、次の理由によると考えられる。ここで、トランジスタの動作速度は、寄生容量Ｃｊが大きくなると遅くなり、トランジスタ駆動電流Ｉｄｓが大きくなると速くなる。
図２１に示すように、トランジスタ内で発生する寄生容量は、従来構造が最も小さく、次に、不純物領域有り構造が小さくなる。そして、図２１に示すように、不純物領域無し構造の場合の寄生容量が最も大きい。これにより、不純物領域有り構造の方が、不純物領域無し構造よりも、インバータ遅延を削減できることが分かる。しかし、図２１のデータからでは、図２０の結果、つまり、不純物領域有り構造の方が、従来構造よりもインバータ遅延が削減できることは、説明できない。以下、このことについて説明する。
従来構造では、トランジスタを微細化した際に発生する短チャネル効果の抑制が難しく、半導体層３内の不純物を高濃度化しなければならない。ところが、発明者らの検討結果によれば、従来構造を適用した場合、半導体層３内の不純物を低濃度（図２２のＮｏｉ＝ｉｎｔｒｉｎｃｔのデータ）にすると、短チャネル効果によりオフリーク電が大幅に増大してしまう。よって、チャネル低電力用と向けトランジスタ(ＬＳＴＰ：ＬＯＷ Ｓｔａｎｄ−ｂｙ Ｐｏｗｅｒ）のオフリーク電流(〜１０-11Ａ／μｍ）を実現するためには、半導体層３の不純物濃度を１０18ｃｍ-3以上に高濃度化しなければならなくなる。
そこで、従来構造および絶縁膜４の厚さが１０ｎｍ程度の薄膜ＢＯＸ構造とにおいて、共に、半導体層３の不純物濃度を３×１０18ｃｍ-3とする。この場合の、ゲート電圧Ｖｄに対するトランジスタ駆動電流Ｉｄｓの計算結果を図２２に示す。図２２の丸印の拡大図をみるように、薄膜ＢＯＸ構造の方が、従来構造と比較して、トランジスタ駆動電流Ｉｄｓが１２％増加していることが分かる。
さらに、薄膜ＢＯＸ構造では、ダブルゲート構造の採用により、短チャネル特性に優れるため、半導体層３の不純物を低濃度化しても、ＬＳＴＰ向けのオフリーク電流を実現できる。従来構造を採用するＳＯＩ構造では、この半導体層３内の不純物高濃度化により、移動度が劣化し、トランジスタ駆動電流が、薄膜ＢＯＸ構造を採用するＳＯＩ構造よりも低下することになる（図２２）。
上記の通り、インバータ遅延は、（寄生容量／トランジスタ駆動電流)、に比例する。従来構造では、接合容量が低減する効果よりも、トランジスタ駆動電流が劣化する効果の寄与が大きくなる。このため、結果として、従来構造のインバータ遅延は、薄膜ＢＯＸ構造（たとえば、上記不純物領域有り構造）を採用した場合よりも遅くなる。
また、図４，５に示した半導体装置では、上述した如く、接合リーク電流を増加させることなく、バック・バイアスを印加して、トランジスタをさらに高駆動能力化することもできる。その効果を図２３に示す。図２３に示した通り、第一の電界効果型トランジスタのバックバイアスとして、１．２Ｖ程度の順方向バイアスを印加する。これにより、従来構造と比較して、インバータ遅延を、さらに半減させることが可能になる。
以上の結果の通り、不純物領域１３，１４を有する図４，５に示す構成により、第一の電界効果型トランジスタの動作が高速化される。よって、当該第一の電界効果型トランジスタを構成要素として含むロジック回路の高速化も可能となる。
また、本実施の形態では、第二の電界効果型トランジスタのバックバイアスとして、逆方向バイアスを印加する。さらに、不純物領域２６の不純物濃度は、不純物領域２５の不純物濃度よりも低い。ここで、不純物領域２６の不純物濃度は、第二の電界効果型トランジスタを構成するゲート電極２０の下方に位置する、半導体支持基板１の表面内付近の不純物濃度である。また、不純物領域２５の不純物濃度は、第一の電界効果型トランジスタを構成するゲート電極の下方に位置する、半導体支持基板１の表面付近の不純物濃度である。
したがって、上記第二の電界効果型トランジスタを有するメモリ回路の動作安定性を向上させることができる。シミュレーション結果等を用いて、当該メモリ回路の動作安定性向上効果を説明する。
図２４は、図４，５に示す半導体装置において、第二の電界効果型トランジスタのバックバイアスとして、逆方向バイアスを印加した場合のスタティック・ノイズ・マージンをシミュレーションにより求めた結果である。図２４の点線は、上記第二の電界効果型トランジスタにバックバイアスを印加しなかった場合の結果である。図２４の実線は、上記第二の電界効果型トランジスタにバックバイアスを印加した場合の結果である。また、ＳＲＡＭは通常インバータ回路を構成している。図２４の横軸は、インバータを構成する一方側のトランジスタのゲート電圧であり、図２４の縦軸は、インバータを構成する他方側のトランジスタのゲート電圧である。
図２４に示す曲線で囲まれる領域の面積が大きいほど、マージンが大きくＳＲＡＭが安定的に動作することを示す。図２４に示す通り、バックバイアスとして逆バイアスを印加することにより、バックバイアスを印加しないときと比較して、ノイズマージンは約２３％改善する。
また、既に図１にて示した通り、発明者らは、薄膜（絶縁膜４の膜厚１０ｎｍ以下）ＳＯＩトランジスタに、バックバイアスとして逆方向バイアスを印加することで、しきい値電圧バラツキが約１６％低減できる。よって、図４，５に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加することで、メモリ回路動作の安定性は劇的に改善する。
さらに、ＰＭＯＳとＮＭＯＳとから成るインバータ構成を有するＳＲＡＭにおける、しきい値電圧Ｖｔｈバラツキと当該ＳＲＡＭ動作安定性との関係を、図２５を用いて説明する。図２５の横軸は、ＮＭＯＳのしきい値電圧であり、図２５の縦軸は、ＰＭＯＳのしきい値電圧である。
ＳＲＡＭの動作マージンは、図２５に示すＳＮＭリミットとＷｒｉｔｅリミットとの、両方の制限がかかる。結果として、動作マージンは、図２５の領域Ａａ若しくは領域Ａｂ内の範囲である。ここで、領域Ａａは、図４，５に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加しない場合である。また、領域Ａｂは、図４，５に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加する場合である。そして、トランジスタしきい値電圧バラツキが反映されるコーナーモデル（点ＦＳ，ＦＦ，ＳＳ，ＳＦで囲まれた範囲）が、上記ＳＮＭリミットとＷｒｉｔｅリミットとで囲まれる範囲内に収まっていれば、ＳＲＡＭは安定動作できることになる。
図２５から分かるように、上記逆方向バイアスを印加しない場合では、ＳＲＡＭの動作マージンがほぼ消失してしまう。つまり、領域Ａａとコーナーモデルとの間に、あまりマージンが設けられない。これに対して、上記逆方向バイアスを印加した場合では、ＳＲＡＭの動作マージンに十分な余裕ができる。つまり、領域Ａｂとコーナーモデルとの間に、十分なマージンが設けることができる。
このように、図２５に示すデータからも、図４，５に示す構造の第二の電界効果型トランジスタに、バックバイアスとして逆方向バイアスを印加する場合には、メモリ回路の動作の安定性が向上することが分かる。
＜実施の形態２＞
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置において、ゲート電極に対するソース・ドレイン領域の形成位置を限定したものである。したがって、ゲート電極とソース・ドレイン領域との位置関係以外の構成は、実施の形態１と同じである。よって、以下では、当該同じ構成の説明は省略し、異なる構成部分（つまり、ゲート電極とソース・ドレイン領域との位置関係）のみについて説明する。
本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置において、ゲート電極に対するソース・ドレイン領域の形成位置を限定したものである。したがって、ゲート電極とソース・ドレイン領域との位置関係以外の構成は、実施の形態１と同じである。よって、以下では、当該同じ構成の説明は省略し、異なる構成部分（つまり、ゲート電極とソース・ドレイン領域との位置関係）のみについて説明する。
図２６は、実施の形態１で説明した第一の電界効果型トランジスタを構成する、第一のゲート電極２０とソース・ドレイン領域８，９との位置関係を示す概略断面図である。または、図２６は、実施の形態２で説明した第二の電界効果型トランジスタを構成する、第二のゲート電極２０とソース・ドレイン領域１０，１１との位置関係を示す概略断面図である。図２７は、図２６の構成を上方から見た平面図である。
図２６に示すように、半導体層３上には、ゲート構造が形成されている。ここで、実施の形態１でも説明したように、ゲート構造は、ゲート絶縁膜５とゲート電極２０とが当該順に積層した積層体である。また、図２６に示すように、第一，二のゲート電極２０の両脇における半導体層３の表面内には、ソース・ドレイン領域８，９（ｏｒ１０，１１）が形成されている。
図２６および図２７から分かるように、平面視おいて、ソース・ドレイン領域８，９の第一のゲート電極２０形成側の端部Ｔｍは、第一のゲート電極２０の端部Ｔｗと一致している。または、ソース・ドレイン領域８，９の第一のゲート電極２０形成側の端部Ｔｍは、第一のゲート電極２０の非形成側に、上記端部Ｔｗと所定の距離だけ隔てて形成されている。
また同様に、平面視おいて、ソース・ドレイン領域１０，１１の第二のゲート電極２０形成側の端部Ｔｎは、第二のゲート電極２０の端部Ｔｚと一致している。または、ソース・ドレイン領域１０，１１の第二のゲート電極２０形成側の端部Ｔｎは、第二のゲート電極２０の非形成側に、上記端部Ｔｚと所定の距離だけ隔てて形成されている。
具体的に、ソース・ドレイン領域８〜１１の端部Ｔｍ（ｏｒ端部Ｔｎ）とゲート電極２０の端部Ｔｗ（ｏｒ端部Ｔｚ）との平面視における間隔は、図２６，２７に示すように、０以上、２ｎｍ以下である。
一般的に、ゲート電極２０をマスクとして用いて、ソース・ドレイン領域８〜１１の形成のための不純物イオン注入を行い、活性化のための熱処理を施すと、不純物イオンはゲート電極２０の下方にも少し拡散する。結果、平面視において、ゲート電極２０とソース・ドレイン領域８〜１１とは、一部領域において重複する。当該重複が生じるとＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流が増加することを発明者らはシミュレーション結果で確認した。また、当該重複領域が増大すればする程、当該ＧＩＤＬ電流が増加することも発明者らは、シミュレーション結果で確認した（たとえば、図２８参照（横軸、オーバラック長、縦軸ＧＩＤＬ電流））。
よって、当該ＧＩＤＬ電流低減のためには、平面視において、ゲート電極２０とソース・ドレイン領域８〜１１とは重複し無いことが望ましい。つまり、ソース・ドレイン領域８〜１１の端部Ｔｍ（ｏｒ端部Ｔｎ）とゲート電極２０の端部Ｔｗ（ｏｒ端部Ｔｚ）との平面視における間隔は、少なくとも０以上であることが望ましい。
なお、平面視において、ゲート電極２０とソース・ドレイン領域８〜１１とが重複すると、両部材間で寄生容量が発生する。当該寄生容量が大きくなると、トランジスタの動作遅延を増大させる。当該寄生容量低減のためにも、平面視において、ゲート電極２０とソース・ドレイン領域８〜１１とは重複し無いことが望ましい。
しかしながら、ソース・ドレイン領域８〜１１がゲート電極２０から離れれば離れるほど、ドレイン電流が減少し、結果としてトランジスタの動作が遅くなる（動作遅延時間が長くなる）。したがって、当該動作遅延の観点から、ゲート電極２０に対してソース・ドレイン領域８〜１１を離し過ぎることは好ましくない。
発明者らのシミュレーションの結果、図２９の結果得ることができた。つまり、動作遅延の抑制とＧＩＤＬ電流の抑制とを両立させることができるためには、ソース・ドレイン領域８〜１１の端部Ｔｍ（ｏｒ端部Ｔｎ）とゲート電極２０の端部Ｔｗ（ｏｒ端部Ｔｚ）との平面視における間隔は、０以上、２ｎｍ以下である必要がある。図２９には、ソース・ドレイン領域８〜１１における不純物領域の濃度が高い場合と低い場合のシミュレーション結果を図示している。図２９に示すように、上記平面視における間隔が、２ｎｍより大きくなると、トランジスタの動作遅延が急激に増加する。
以上により、本実施の形態に係る半導体装置では、ソース・ドレイン領域８〜１１の端部Ｔｍ（ｏｒ端部Ｔｎ）とゲート電極２０の端部Ｔｗ（ｏｒ端部Ｔｚ）との平面視における間隔は、図２６，２７に示すように、０以上、２ｎｍ以下である。
したがって、トランジスタ動作の高速化を維持しつつ、ＧＩＤＬ電流の低減を図ることができる。なお、本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置を基礎としている。よって、実施の形態１で説明した効果も、本実施の形態に係る半導体装置は当然に有する。
１ 半導体支持基板、２ 素子分離膜、３ ＳＯＩ層、４ 絶縁膜、５ ゲート絶縁膜、６，６Ｔ，６Ｚａ，６Ｚｂ，６Ｗ，７ ウェル領域、８〜１１ ソース・ドレイン領域、１２ サイドウォール膜、１３，１４，２５，２６ 不純物領域、２０ ゲート電極、１００ ＳＯＩ型電界効果型トランジスタ、２００ バルク型電界効果型トランジスタ、Ｖ１ 順方向バイアス、Ｖ２ 逆方向バイアス、Ｔｗ，Ｔｚ ゲート電極の端部、Ｔｍ，Ｔｎ ソース・ドレイン領域の端部。
Claims (11)
- 第１導電型の半導体支持基板の第１領域に設けられた第１電界効果トランジスタ型トランジスタと、前記第１領域とは異なる前記半導体支持基板の第２領域に設けられた第２電界効果トランジスタ型トランジスタと、を有する半導体装置であって、
前記半導体装置は、
前記半導体支持基板上に形成された絶縁膜と、
前記絶縁膜上に形成された半導体層と、
前記半導体支持基板の前記第１領域に形成された第１素子分離膜と、
前記第１領域の前記半導体層上に形成された第１ゲート電極と、
前記第２領域の前記半導体層上に形成された第２ゲート電極と、
前記第１領域の前記半導体層内に形成され、かつ、前記第１導電型とは反対の導電型である第２導電型の第１ソース領域および第１ドレイン領域と、
前記第２領域の前記半導体層内に形成され、かつ、前記第１導電型の第２ソース領域および第２ドレイン領域と、
前記第１領域および前記第２領域のそれぞれに跨るように、前記半導体支持基板に形成された前記第２導電型の第１不純物領域と、
前記第１領域の前記第１不純物領域内に形成された前記第１導電型の第２不純物領域と、
前記第１領域の前記絶縁膜と接するように、前記第２不純物領域内に形成された前記第１導電型の第３不純物領域と、
を有し、
前記第２不純物領域は、前記第１不純物領域によって前記半導体支持基板と電気的に分離されており、
前記第１領域には、前記半導体層および前記絶縁膜が除去された第１給電部が設けられており、
前記第３不純物領域は、断面視において、前記第１領域に形成された前記第１素子分離膜の底よりも浅い位置に形成されており、
前記第２不純物領域は、断面視において、前記第１領域に形成された前記第１素子分離膜の底を囲むように形成され、かつ、前記第１給電部を介して第１のバックバイアスが印加される領域である、半導体装置。 - 請求項１に記載の半導体装置において、
前記第１導電型は、Ｐ型であり、
前記第２導電型は、Ｎ型である、半導体装置。 - 請求項１乃至２のうちの何れか１項に記載の半導体装置において、
前記第１電界効果型トランジスタは、ロジック回路を構成しており、
前記第２電界効果型トランジスタは、メモリ回路を構成している、半導体装置。 - 請求項１乃至３のうちの何れか１項に記載の半導体装置において、
前記第３不純物領域は、前記第１電界効果型トランジスタのしきい値電圧調整のために設けられている、半導体装置。 - 請求項１乃至４のうちの何れか１項に記載の半導体装置において、
前記第１電界効果型トランジスタは、完全空乏型である、半導体装置。 - 請求項１乃至５のうちの何れか１項に記載の半導体装置において、
前記絶縁膜の厚さは１０ｎｍ以下である、半導体装置。 - 請求項１乃至６のうちの何れか１項に記載の半導体装置において、
前記第１ソース領域の直下および第１ドレイン領域の直下であって、かつ、前記第２不純物領域と前記絶縁膜間には、前記第２導電型の第６不純物領域が形成されている、半導体装置。 - 請求項１乃至７のうちの何れか１項に記載の半導体装置において、
前記半導体装置は、さらに、
前記半導体支持基板の前記第２領域に形成された第２素子分離膜と、
前記第２領域の前記第１不純物領域内に形成された前記第１導電型の第４不純物領域と、
前記第２領域の前記絶縁膜と接するように、前記第４不純物領域内に形成された前記第１導電型の第５不純物領域と、
を有し、
前記第２不純物領域および前記第４不純物領域のそれぞれは、前記第１不純物領域によって前記半導体支持基板と電気的に分離されており、
前記第２領域には、前記半導体層および前記絶縁膜が除去された第２給電部が設けられており、
前記第５不純物領域は、断面視において、前記第２領域に形成された前記第２素子分離膜の底よりも浅い位置に形成されており、
前記第４不純物領域は、断面視において、前記第１領域に形成された前記第１素子分離膜の底を囲むように形成され、かつ、前記第２給電部を介して第２のバックバイアスが印加される領域である、半導体装置。 - 請求項８に記載の半導体装置において、
前記第５不純物領域の不純物濃度は、前記第３不純物領域の不純物濃度よりも低く、
前記第１電界効果型トランジスタの動作時には、前記第２不純物領域には順方向バイアスが前記第１のバックバイアスとして印加され、
前記第２電界効果型トランジスタの動作時には、前記第４不純物領域には逆方向バイアスが前記第２のバックバイアスとして印加される、半導体装置。 - 請求項８乃至９のうちの何れか１項に記載の半導体装置において、
前記第５不純物領域のそれぞれは、前記第２電界効果型トランジスタのしきい値電圧調整のために設けられている、半導体装置。 - 請求項８乃至１０のうちの何れか１項に記載の半導体装置において、
前記半導体装置は、さらに、
前記半導体支持基板の前記第１領域と前記半導体支持基板の前記第２領域との間に形成された第３素子分離膜と、
を有している、半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230092745A (ko) * | 2021-12-17 | 2023-06-26 | 글로벌파운드리즈 유.에스. 인크. | 소스 및 드레인 내의 트렌치 격리부들 및 게이트 유전체로서의 매립 절연체 층을 사용하는 트랜지스터를 포함하는 구조체 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284596A (ja) * | 2000-03-31 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004207694A (ja) * | 2002-12-09 | 2004-07-22 | Renesas Technology Corp | 半導体装置 |
| JP2005019799A (ja) * | 2003-06-27 | 2005-01-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005026353A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 半導体記憶装置及び半導体集積回路 |
| JP2007242950A (ja) * | 2006-03-09 | 2007-09-20 | Toshiba Corp | 半導体記憶装置 |
-
2017
- 2017-08-30 JP JP2017165517A patent/JP6467472B2/ja active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284596A (ja) * | 2000-03-31 | 2001-10-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004207694A (ja) * | 2002-12-09 | 2004-07-22 | Renesas Technology Corp | 半導体装置 |
| JP2005019799A (ja) * | 2003-06-27 | 2005-01-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2005026353A (ja) * | 2003-06-30 | 2005-01-27 | Toshiba Corp | 半導体記憶装置及び半導体集積回路 |
| JP2007242950A (ja) * | 2006-03-09 | 2007-09-20 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230092745A (ko) * | 2021-12-17 | 2023-06-26 | 글로벌파운드리즈 유.에스. 인크. | 소스 및 드레인 내의 트렌치 격리부들 및 게이트 유전체로서의 매립 절연체 층을 사용하는 트랜지스터를 포함하는 구조체 |
| KR102687478B1 (ko) | 2021-12-17 | 2024-07-24 | 글로벌파운드리즈 유.에스. 인크. | 소스 및 드레인 내의 트렌치 격리부들 및 게이트 유전체로서의 매립 절연체 층을 사용하는 트랜지스터를 포함하는 구조체 |
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