JP2008527692A - リセス型ソース/ドレイン領域をsoiウェハに含む半導体形成プロセス - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 79
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000002955 isolation Methods 0.000 claims abstract description 62
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000012212 insulator Substances 0.000 claims abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 239000006117 anti-reflective coating Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000008901 benefit Effects 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007858 starting material Substances 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- -1 metal oxide compounds Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
この技術分野の当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
Claims (20)
- 分離トレンチ構造を、シリコンオンインシュレータ(SOI)ウェハから成る活性層に形成する工程と、
活性層を薄くし、活性層を分離トレンチに対して選択的にエッチングすることによりチャネル構造を形成する工程と、
ゲート誘電体をチャネル構造の上に形成する工程と、
ゲート構造をゲート誘電体の上に形成する工程と、
ゲート構造をマスクとして使用してゲート誘電体、及び当該誘電体の下地となるチャネル構造の露出部分を除去し、これによってSOIウェハの埋め込み酸化膜(BOX)層の一部分を露出させる工程と、
BOX層の露出部分を、当該部分を貫通するようにSOIウェハの基板バルクの露出部分に達するまでエッチングし、分離トレンチ構造をBOXの絶縁分離部分の上に設けることによりBOXの絶縁分離部分が前記エッチングの間に除去されないように防止する工程と、
半導体ソース/ドレイン構造を基板バルクの露出部分からエピタキシャル成長させる工程とからなり、隣接する前記半導体ソース/ドレイン構造はBOX層の絶縁分離部分によって互いから絶縁分離される、半導体形成プロセス。 - ゲート誘電体を形成する工程では、シリコン酸化膜ゲート誘電体を熱処理により形成する、請求項1記載の方法。
- ゲート誘電体を形成する工程では、高誘電率のゲート誘電体を堆積させる、請求項1記載の方法。
- ゲート構造を形成する工程では、
導電層をゲート誘電体の上に形成し、
反射防止コーティング(ARC)を導電層の上に形成し、及び
導電層及びARCをパターニングしてゲート電極を形成することにより、
ゲート電極を形成する、請求項1記載の方法。 - ARCは窒化シリコンを含む、請求項4記載の方法。
- 導電層は多結晶シリコンを含む、請求項5記載の方法。
- 導電層は金属を含む、請求項5記載の方法。
- 更に、誘電体スペーサ構造をゲート電極の側壁の上に形成する、請求項3記載の方法。
- 半導体ソース/ドレイン構造をエピタキシャル成長させる処理では、シリコンソース/ドレイン構造をエピタキシャル成長させる、請求項1記載の方法。
- 半導体ソース/ドレイン構造をエピタキシャル成長させる処理では、シリコンゲルマニウムソース/ドレイン構造をエピタキシャル成長させる、請求項1記載の方法。
- シリコンオンインシュレータ(SOI)ウェハの埋め込み酸化膜(BOX)層をパターニングするための方法であって、
誘電体分離構造をSOIウェハの活性層に、誘電体分離構造がBOX層の絶縁分離部分の上に位置するように形成する工程と、
トランジスタチャネル構造をBOX層の上に、及び、ゲート誘電体をチャネル構造の上に形成する工程と、
ゲート構造をゲート誘電体の上に形成する工程と、
トランジスタチャネル構造、ゲート誘電体、及びBOX層の内、ゲート構造によって覆われない部分を全てエッチングし、前記エッチングの間は分離構造を保持して、前記エッチングによってBOX層の絶縁分離部分が除去されることを防止する工程とを備える方法。 - 誘電体分離構造の膜厚はBOX層の膜厚よりも厚い、請求項11記載の方法。
- トランジスタチャネル構造を形成する工程では、活性層の大部分をエッチングする、請求項11記載の方法。
- ゲート誘電体は、熱処理によって形成される二酸化シリコン、及び高誘電率材料から成るグループから選択される、請求項11記載の方法。
- ゲート構造を形成する工程では、導電層を堆積させ、誘電体キャップ層を導電層の上に堆積させ、導電層及び誘電体キャップ層をエッチングしてゲート電極を形成し、及び、誘電体スペーサをゲート電極の側壁の上に形成する、請求項11記載の方法。
- リセス型ソース/ドレインを有するトランジスタをシリコンオンインシュレータ(SOI)ウェハを使用して形成する方法であって、SOIウェハは活性層を、基板バルク上の埋め込み酸化膜(BOX)層の上に備え、前記方法は、
絶縁分離構造をSOIウェハの活性層に、絶縁分離構造が活性層を貫通してBOX層に達するまで延びるように形成する工程と、
活性層の内、隣接する分離トレンチの間に位置する上側部分を除去してトランジスタチャネル構造を形成する工程と、
ゲート誘電体をチャネル構造の上に形成する工程と、
ゲート構造をゲート誘電体の上に形成する工程と、
ゲート誘電体、チャネル構造、及びBOX層の内、ゲート構造または分離トレンチによって覆われない部分を全てエッチングする工程と、
ソース/ドレイン構造を、基板バルクの内、前記エッチングによって露出する部分からエピタキシャル成長させる工程とを備える方法。 - ソース/ドレイン構造は第1導電型を有し、そして前記方法では更に、ディープイオン注入を第2導電型の不純物を使用して基板バルクに対して行なう、請求項16記載の方法。
- 活性層の内の上側部分を除去する工程では、活性層の大部分を除去する、請求項16記載の方法。
- ゲート構造を形成する工程では、ゲート電極を形成し、そして誘電体スペーサをゲート電極の側壁の上に形成する、請求項16記載の方法。
- 絶縁分離構造及びBOX層は共に、酸化シリコンにより主として構成され、そして絶縁分離構造の膜厚は、BOX層の絶縁分離部分が前記エッチングの間にエッチングされることがないような厚さである、請求項16記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/028,811 US7091071B2 (en) | 2005-01-03 | 2005-01-03 | Semiconductor fabrication process including recessed source/drain regions in an SOI wafer |
US11/028,811 | 2005-01-03 | ||
PCT/US2005/043208 WO2006073624A1 (en) | 2005-01-03 | 2005-11-30 | Semiconductor fabrication process including recessed source/drain regions in an soi wafer |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008527692A true JP2008527692A (ja) | 2008-07-24 |
JP2008527692A5 JP2008527692A5 (ja) | 2008-10-23 |
JP4982382B2 JP4982382B2 (ja) | 2012-07-25 |
Family
ID=36641070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007549384A Expired - Fee Related JP4982382B2 (ja) | 2005-01-03 | 2005-11-30 | リセス型ソース/ドレイン領域をsoiウェハに含む半導体形成プロセス |
Country Status (6)
Country | Link |
---|---|
US (1) | US7091071B2 (ja) |
JP (1) | JP4982382B2 (ja) |
KR (1) | KR101169920B1 (ja) |
CN (1) | CN101076924B (ja) |
TW (1) | TWI380374B (ja) |
WO (1) | WO2006073624A1 (ja) |
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---|---|---|---|---|
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- 2005-01-03 US US11/028,811 patent/US7091071B2/en not_active Expired - Fee Related
- 2005-11-30 KR KR1020077015260A patent/KR101169920B1/ko not_active IP Right Cessation
- 2005-11-30 CN CN2005800425566A patent/CN101076924B/zh not_active Expired - Fee Related
- 2005-11-30 JP JP2007549384A patent/JP4982382B2/ja not_active Expired - Fee Related
- 2005-11-30 WO PCT/US2005/043208 patent/WO2006073624A1/en active Application Filing
- 2005-12-21 TW TW094145651A patent/TWI380374B/zh not_active IP Right Cessation
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TW200636873A (en) | 2006-10-16 |
WO2006073624A1 (en) | 2006-07-13 |
US7091071B2 (en) | 2006-08-15 |
KR101169920B1 (ko) | 2012-08-06 |
JP4982382B2 (ja) | 2012-07-25 |
CN101076924B (zh) | 2012-01-18 |
KR20070094616A (ko) | 2007-09-20 |
CN101076924A (zh) | 2007-11-21 |
US20060148196A1 (en) | 2006-07-06 |
TWI380374B (en) | 2012-12-21 |
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Date | Code | Title | Description |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080829 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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