JP7071359B2 - トランジスタ及び電子機器 - Google Patents

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Description

本開示は、トランジスタ及び電子機器に関する。
近年、集積回路内の電界効果トランジスタでは、高性能化及び微細化が進んでいる。
一方で、一般的なプレナー型のトランジスタでは、微細化によってゲート絶縁膜の膜厚が極めて薄くなってしまうため、膜厚を安定して制御することが困難になってしまう。また、微細化によってチャネル幅が縮小したトランジスタでは、短チャネル効果によって、非動作時に流れる電流（いわゆる、オフステート・リーク電流）が大きくなってしまう。
そこで、電界効果トランジスタを三次元的な要素を考慮した構造にて形成することで、プレナー型トランジスタを超える高性能化及び微細化を目指す立体構造トランジスタの開発が進められている。このような立体構造トランジスタとしては、例えば、Ｆｉｎ（板状）型の活性領域を有する電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）（いわゆる、Ｆｉｎ－ＦＥＴ）を挙げることができる。
例えば、下記の特許文献１には、高性能なＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）回路を実現するためには、Ｆｉｎ－ＦＥＴを用いることが有効であることが開示されており、Ｆｉｎ－ＦＥＴで構成されたＬＳＩ回路に好適なＥＳＤ（ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子が開示されている。また、特許文献１では、トランジスタのゲート電極に導入されるイオン不純物の量を制御し、ゲート電極の仕事関数を制御することで、トランジスタ特性を制御している。
特開２００７－５３３１６号公報
しかし、トランジスタ等の最先端の製造工程において、上記の特許文献１に開示されるようなゲート電極の仕事関数の制御を行う場合、別途、仕事関数を制御するための工程が必要となるため、工程数が増加し、製造コストが増加してしまう。
本開示に係る技術は、上記事情に鑑みて生み出されたものである。本開示では、より容易に特性が制御された、新規かつ改良されたトランジスタ及び電子機器を提案する。
本開示によれば、半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられる、トランジスタが提供される。
また、本開示によれば、半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられるトランジスタを含む回路、を備える、電子機器が提供される。
本開示によれば、半導体層の形状をチャネル領域の中央部と端部とで変更することによって、スレッショルド電圧を局所的に制御し、トランジスタ全体でのスレッショルド電圧を高めつつ、ＧＩＤＬ電流の増加を抑制することが可能である。
以上説明したように本開示によれば、トランジスタ特性の制御をより容易に行うことが可能である。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
トランジスタのゲート電極に印加される電圧と、トランジスタのドレイン電極に流れる電流との関係を示すグラフ図である。 本開示の第１の実施形態に係るトランジスタの構成を示す模式的な斜視図である。 同実施形態に係るトランジスタの構成を示す模式的な透過上面図である。 同実施形態において、チャネル領域の中央部にて半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態において、チャネル領域の端部にて、半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 同実施形態に係るトランジスタの製造方法の一工程を説明する模式的な斜視図である。 本開示の第２の実施形態に係るトランジスタの構成を示す模式的な透過上面図である。 同実施形態において、チャネル領域の中央部にて半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態において、チャネル領域の端部にて、半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 本開示の第３の実施形態に係るトランジスタの構成を示す模式的な透過上面図である。 同実施形態において、チャネル領域の中央部にて半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 同実施形態において、チャネル領域の端部にて、半導体層の延伸方向と直交する面でトランジスタを切断した縦断面図である。 本開示の各実施形態に係るトランジスタが適用され得るＥＳＤ保護回路の一例を示す回路図である。 本開示の各実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。 本開示の各実施形態に係るトランジスタが適用され得る電子機器の一例を示す外観図である。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、以下の説明にて参照する各図面では、説明の便宜上、一部の構成部材の大きさを誇張して表現している場合がある。したがって、各図面において図示される構成部材同士の相対的な大きさは、必ずしも実際の構成部材同士の大小関係を正確に表現するものではない。また、以下の説明では、基板又は層が積層される方向を上方向と表すことがある。
なお、説明は以下の順序で行うものとする。
１．第１の実施形態
１．１．トランジスタの特性
１．２．トランジスタの構成
１．３．トランジスタの製造方法
２．第２の実施形態
３．第３の実施形態
４．適用例
４．１．ＥＳＤ保護素子への適用
４．２．電子機器への適用
５．まとめ
＜１．第１の実施形態＞
（１．１．トランジスタの特性）
まず、図１を参照して、本開示の第１の実施形態に係るトランジスタの特性について説明する。図１は、トランジスタのゲート電極に印加される電圧（Ｖｇ）と、トランジスタのドレイン電極に流れる電流（Ｉｄ）との関係を示すグラフ図である。
近年、スマートフォン、タブレット端末及びラップトップなどのポータブル機器が広く普及している。これらのポータブル機器では、稼働時間を延長するために、搭載される各種回路の消費電力を低減することが求められている。例えば、非動作時のトランジスタに流れるリーク電流（オフ電流ともいう）をより小さくすることが求められている。
ここで、トランジスタのオフ電流を低減するためには、例えば、トランジスタの動作閾値であるスレッショルド電圧（Ｖｔｈ）を制御することが考えられる。すなわち、図１に示すように、トランジスタのスレッショルド電圧を高くすることで、オフ電流（Ｉｏｆｆ＠Ｖｇ＝０Ｖ）を低減することができる。
具体的には、スレッショルド電圧（Ｖｔｈ）は、下記の式１にて与えられる。
Figure 0007071359000001
式１において、Ｖｆｂはフラットバンド電圧（Ｖ）であり、右辺第２項（２Ψｂ）はフェルミポテンシャルと真性ポテンシャルとの差分（Ｖ）である。εｓｉはシリコンの誘電率であり、ｑは電荷（Ｃ）である。Ｎａはトランジスタが形成される半導体基板の不純物濃度（ｍ－３）であり、Ｃｏｘはゲート絶縁膜の容量（Ｆ）である。
また、式１におけるフラットバンド電圧（Ｖｆｂ）は、下記の式２によって表される。
Figure 0007071359000002
式２において、Φｇはゲート電極の仕事関数であり、Φｓはトランジスタが形成される半導体基板の仕事関数である。
式１によれば、フラットバンド電圧Ｖｆｂ及び半導体基板の不純物濃度Ｎａを高くすることによって、トランジスタのスレッショルド電圧（Ｖｔｈ）を高くし、トランジスタのオフ電流を低減することが可能であることがわかる。また、式２によれば、フラットバンド電圧Ｖｆｂは、ゲート電極の仕事関数Φｇを増加させることによって、高くすることが可能であることがわかる。
しかし、ゲート電極の仕事関数Φｇを増加させた場合、ドレイン電位と、ゲート電極に印加される電圧との差が大きくなるため、チャネル内部で電界が急激に変化することになる。そのため、ゲート電極の端部でゲート電界起因リーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ＧＤＩＬ）電流が増加してしまう。したがって、トランジスタのオフ電流を低減させるためには、トランジスタのスレッショルド電圧（Ｖｔｈ）を高くしつつ、かつＧＤＩＬ電流の増加も抑制することが重要である。
本開示に係る技術は、上記事情に鑑みてなされたものである。本開示は、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタのスレッショルド電圧を高くすることによって、オフ電流がより低減されたトランジスタを提供するものである。
（１．２．トランジスタの構成）
以下では、図２～図３Ｃを参照して、本実施形態に係るトランジスタの構成について説明する。図２は、本実施形態に係るトランジスタの構成を示す模式的な斜視図である。
図２に示すように、本実施形態に係るトランジスタ１００は、半導体基板１４０と、絶縁層１３０と、半導体層１１０と、ゲート電極１２０と、を備える。本実施形態に係るトランジスタ１００は、いわゆるＦｉｎ－ＦＥＴ構造で構成され得る。
半導体基板１４０は、トランジスタ１００を含む回路が形成される支持体である。例えば、半導体基板１４０は、多結晶、単結晶又はアモルファスのシリコン（Ｓｉ）基板であってもよい。または、半導体基板１４０は、上記のシリコン基板の内部にＳｉＯ２などの絶縁膜が挟み込まれた、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。さらには、半導体基板１４０は、例えば、ガリウムヒ素（ＧａＡｓ）基板などの化合物半導体基板、窒化ガリウム（ＧａＮ）基板、又はシリコンカーバイド（ＳｉＣ）基板等の他の種類の半導体基板が用いられてもよく、サファイア等の半導体以外の材料によって形成された基板にシリコン（Ｓｉ）等を成膜した基板であってもよい。
絶縁層１３０は、半導体基板１４０の上に設けられる。具体的には、絶縁層１３０は、無機絶縁体にて構成され、無機酸化物又は無機窒化物で構成されてもよい。例えば、絶縁層１３０は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）又は酸窒化シリコン（ＳｉＯＮ）などで構成されてもよく、酸化アルミニウム（Ａｌ２Ｏ３）又は酸化チタン（ＴｉＯ２）などで構成されてもよい。絶縁層１３０は、半導体基板１４０の上に上記の無機酸化物又は無機窒化物を成膜することで形成されてもよく、半導体基板１４０の表面から所定の深さまでを酸化することで形成されてもよい。
半導体層１１０は、半導体で構成され、絶縁層１３０の上に凸設される。具体的には、半導体層１１０は、絶縁層１３０の上に、一方向に延伸された板状形状又は棒状形状にて設けられる。図２では、図示されないが、半導体層１１０は、ゲート電極１２０で覆われたチャネル領域において、半導体層１１０の中央部と半導体層１１０の端部とが異なる形状にて設けられる。これについては、詳細に後述する。例えば、半導体層１１０は、導電性を高めるためにｎ型不純物（リン、ヒ素など）又はｐ型不純物（ホウ素、アルミニウムなど）を導入したシリコン等で形成されてもよい。
ここで、半導体層１１０は、半導体基板１４０と同じ材料で構成され、絶縁層１３０を貫通して半導体基板１４０から突出して設けられてもよい。このような場合、図２Ａに示すような構造は、半導体基板１４０をエッチング等にて加工して、垂直に突出した半導体層１１０を形成し、その後、半導体基板１４０の上に絶縁層１３０を成膜することで形成することができる。この構造によれば、半導体材料を成膜した後、エッチングすることで半導体層１１０を形成するのではなく、トランジスタ１００の支持体である半導体基板１４０を掘りこんで半導体層１１０を形成することができる。よって、トランジスタ１００の製造工程を簡略化することが可能である。
ゲート電極１２０は、半導体層１１０の一部を跨いで絶縁層１３０の上に設けられる。具体的には、ゲート電極１２０は、半導体層１１０の一部を跨ぎ、かつ半導体層１１０を挟持するように設けられる。すなわち、ゲート電極１２０は、半導体層１１０の形状に沿って、絶縁層１３０の上に凸設された半導体層１１０を覆うように設けられる。
ただし、ゲート電極１２０は、半導体層１１０の一部の上にのみ設けられるため、一方向に延伸された半導体層１１０の各々の端部は、ゲート電極１２０からそれぞれ突出する。本実施形態に係るトランジスタ１００では、ゲート電極１２０から突出した半導体層１１０の端部の各々がソース領域１１０Ｓ及びドレイン領域１１０Ｄとして機能する。また、ゲート電極１２０で覆われた半導体層１１０は、チャネル領域として機能し、ゲート電極１２０に印加される電圧によって導電性が制御される。したがって、図示しないものの、ソース領域１１０Ｓとして機能する半導体層１１０の一方の端部には、ソース電極が接続され、ドレイン領域１１０Ｄとして機能する半導体層１１０の他方の端部には、ドレイン電極が接続される。
例えば、ゲート電極１２０は、ポリシリコン等にて形成されてもよく、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）等の金属、又はこれらの合金若しくは金属化合物にて形成されてもよい。または、ゲート電極１２０は、上述した材料からなる層を複数種積層した多層構造にて形成されてもよい。このような多層構造によれば、ゲート電極１２０は、配線抵抗等を低下させたり、仕事関数をより精密に制御したりすることが可能である。
なお、半導体層１１０の上にはゲート絶縁膜（図示せず）が設けられ、ゲート電極１２０は、ゲート絶縁膜を介して半導体層１１０の上に跨設されていてもよい。ゲート絶縁膜は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または酸窒化シリコン（ＳｉＯＮ）などの無機酸窒化物で形成されてもよく、酸化ハフニウム（ＨｆＯ２）等の誘電体材料又は強誘電体材料によって形成されてもよい。
半導体層１１０の上にゲート絶縁膜が設けられる場合、トランジスタ１００は、ゲート絶縁膜が設けられた面の近傍の半導体層１１０がチャネルとして機能する、いわゆるＦｉｎ－ＦＥＴ型のトランジスタとして機能する。また、半導体層１１０の上にゲート絶縁膜が設けられない場合、トランジスタ１００は、半導体層１１０及びゲート電極１２０が互いに接する三面の近傍の半導体層１１０がチャネルとして機能する、いわゆるＴｒｉ－ｇａｔｅ型のマルチゲートトランジスタとして機能する。
ここで、図３Ａ～図３Ｃを参照して、ゲート電極１２０で覆われたチャネル領域における半導体層１１０の形状について説明する。図３Ａは、本実施形態に係るトランジスタの構成を示す模式的な透過上面図である。図３Ｂは、チャネル領域の中央部にて、半導体層１１０の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。図３Ｃは、チャネル領域の端部にて、半導体層１１０の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。
図３Ａに示すように、ゲート電極１２０で覆われた領域をチャネル領域とすると、半導体層１１０は、チャネル領域の中央部の幅がチャネル領域の端部の幅よりも大きくなる形状にて設けられる。具体的には、図３Ｂに示すチャネル領域の中央部の半導体層１１０Ｃの幅をＷＦＣとし、図３Ｃに示すチャネル領域の端部の半導体層１１０Ｅの幅をＷＦＥとすると、半導体層１１０は、ＷＦＣがＷＦＥよりも大きくなるように形成される。
ここで、半導体層１１０のチャネル領域の端部とは、ソース領域１１０Ｓ又はドレイン領域１１０Ｄからの等電位面が広がっている領域を表す。換言すると、半導体層１１０のチャネル領域の端部とは、同世代のプレナー型トランジスタにおいて、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）が形成される領域と同様の大きさの領域を表す。
例えば、図３Ａに示すように、半導体層１１０の延伸方向におけるチャネル領域の長さ（すなわち、チャネル長）をＣｈＷとした場合、半導体層１１０のチャネル領域の端部の長さＣｈＥは、ＣｈＷの５％～１５％の長さに相当する。したがって、半導体層１１０のチャネル領域の端部とは、チャネル領域の縁からチャネル領域の長さＣｈＷの５％～１５％の範囲を表す。より具体的には、半導体層１１０の延伸方向におけるチャネル領域の長さＣｈＷが３００ｎｍである場合、半導体層１１０のチャネル領域の端部の長さＣｈＥは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。このような場合、半導体層１１０のチャネル領域の中央部の長さＣｈＣは、ＣｈＷからＣｈＥ×２を除算した約２００ｎｍ～２６０ｎｍとなる。
本実施形態では、半導体層１１０の形状を変えることで、チャネル領域の半導体層１１０内の電界分布を変化させることができるため、トランジスタ１００の動作閾値であるスレッショルド電圧（Ｖｔｈ）を変化させることができる。具体的には、半導体層１１０の幅を大きくすることで、スレッショルド電圧をより高くすることができる。したがって、トランジスタ１００は、チャネル領域の大部分を占める中央部の半導体層１１０の幅を大きくすることで、スレッショルド電圧を高くし、オフ時のリーク電流（オフ電流）を低減することができる。
一方で、チャネル領域の端部の半導体層１１０の幅は、チャネル領域の中央部の半導体層１１０の幅よりも小さくなるため、チャネル領域の端部を局所的に見ると、トランジスタ１００のスレッショルド電圧は低くなる。これにより、チャネル領域の端部では、ドレイン電位と、ゲート電極１２０に印加される電圧との差を緩和させることができるため、トランジスタ１００は、ゲート電界起因リーク（ＧＩＤＬ）電流の増加を抑制することができる。
したがって、本実施形態に係るトランジスタ１００は、半導体層１１０の幅をチャネル領域の中央部と、端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、オフ電流を低減することができる。すなわち、本実施形態に係るトランジスタ１００は、半導体層１１０の幅を制御することで、トランジスタ特性を所望の特性に制御することが可能である。
なお、チャネル領域の半導体層１１０において、中央部よりも幅が小さくなる端部は、ドレイン領域１１０Ｄ側に設けられた端部を少なくとも含む。ＧＩＤＬ電流は、ドレイン領域１１０Ｄ側に発生するため、ソース領域１１０Ｓ側のチャネル領域の端部では、半導体層１１０の幅は中央部と同じであってもよい。ただし、チャネル領域のソース領域１１０Ｓ側の端部、及びドレイン領域１１０Ｄ側の端部は、互いに対称になるように形状加工した方が製造工程を簡略化することができる。したがって、半導体層１１０のチャネル領域の両方の端部は、互いに対称となるように形状加工されることによって、トランジスタ１００の製造コストを低減することができる。
本実施形態に係るトランジスタ１００では、ＧＩＤＬ電流の増加を抑制しながらオフ電流を低減する効果をさらに高めるために、トランジスタ１００のスレッショルド電圧（Ｖｔｈ）を変化させる他の方法を上記と組み合わせて使用してもよい。
具体的には、トランジスタ１００のスレッショルド電圧（すなわち、ゲート電極１２０の仕事関数）は、半導体層１１０に導入する不純物の量及び極性によっても制御することが可能である。したがって、チャネル領域の半導体層１１０の中央部と、端部とで導入するイオン不純物の極性（ｐ型又はｎ型）を反転させることによっても、ＧＩＤＬ電流の増加を抑制しながらオフ電流を低減することが可能である。例えば、トランジスタ１００をｎ型トランジスタとして形成する場合、半導体層１１０全体には、ホウ素等のｐ型不純物を導入し、チャネル領域の半導体層１１０の中央部に相当する領域には、リン又はヒ素などのｎ型不純物をさらに導入する。これによれば、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制しながらスレッショルド電圧を高くすることが可能であるため、オフ電流をより低減することが可能である。
または、トランジスタ１００のスレッショルド電圧（すなわち、ゲート電極１２０の仕事関数）は、ゲート電極１２０及び半導体層１１０の間に設けられるゲート絶縁膜の特性によっても制御することが可能である。したがって、チャネル領域の半導体層１１０の中央部と、端部とでゲート絶縁膜の材質を変化させることによっても、ＧＩＤＬ電流の増加を抑制しながらオフ電流を低減することが可能である。例えば、ゲート絶縁膜として酸化ハフニウム（ＨｆＯ２）を半導体層１１０の上に成膜した後、チャネル領域の半導体層１１０の中央部に相当する領域のゲート絶縁膜をエッチング等で除去する。その後、チャネル領域の半導体層１１０に相当する領域にゲート絶縁膜として窒化チタン（ＴｉＮ）を成膜する。これによれば、トランジスタ１００は、チャネル領域の中央部と、端部とでゲートにおける仕事関数が変化するため、ＧＩＤＬ電流の増加を抑制しながらスレッショルド電圧を高くすることが可能となる。したがって、トランジスタ１００は、オフ電流をより低減することが可能である。
（１．３．トランジスタの製造方法）
次に、図４Ａ～図４Ｄを参照して、本実施形態に係るトランジスタ１００の製造方法について説明する。図４Ａ～図４Ｄは、本実施形態に係るトランジスタ１００の製造方法の一工程を説明する模式的な斜視図である。
以下では、トランジスタ１００がｎ型トランジスタである場合の製造方法について説明する。トランジスタ１００がｐ型トランジスタである場合の製造方法は、ｎ型トランジスタの場合と実質的にほぼ同様であるため、ここでの説明は省略する。
まず、図４Ａに示すように、半導体基板１４１としてシリコン基板を用意する。
次に、図４Ｂに示すように、フォトリソグラフィ及びエッチングを用いて、半導体基板１４１をパターニングすることで、半導体基板１４０の上に、半導体層１１０を形成する。
ここで、半導体層１１０は、後段のゲート電極１２０の形成によってチャネル領域の中央部に相当する半導体層１１０の幅が、チャネル領域の端部に相当する半導体層１１０の幅よりも大きくなるように形成される。図４Ｂに示すように、半導体層１１０は、一方向に延伸しており、かつ中央部が膨らんだ板状形状に形成されてもよい。例えば、半導体層１１０が延伸する方向のチャネル領域の長さ（ＣｈＷ）を３００ｎｍとし、チャネル領域の端部の長さ（ＣｈＥ）を５０ｎｍとしたとき、中央部の半導体層の幅（ＷＦＣ）を５６ｎｍとし、端部の半導体層の幅（ＷＦＥ）を７ｎｍとしてもよい。
続いて、図４Ｃに示すように、半導体層１１０に不純物を導入する。例えば、半導体層１１０には、ホウ素等のｐ型不純物を５ｋＶ／１×１０１３ｃｍ－２でドーピングしてもよい。その後、酸化シリコン（ＳｉＯ２）からなる絶縁層１３０を半導体基板１４０全面に成膜した後、半導体層１１０が形成された領域を選択的にエッチングすることで、半導体層１１０が絶縁層１３０から凸設するように露出させる。
さらに、図４Ｄに示すように、ゲート電極１２０が形成されるチャネル領域の半導体層１１０の上に、ゲート絶縁膜（図示せず）として酸化ハフニウム（ＨｆＯ２）を形成した後、ゲート電極１２０を形成する。ゲート電極１２０としては、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）などの金属材料を用いることができる。
その後、電極及び配線を各々の端子に電気的に接続することによって、本実施形態に係るトランジスタ１００を形成することができる。
＜２．第２の実施形態＞
続いて、図５Ａ～図５Ｃを参照して、本開示の第２の実施形態に係るトランジスタ１００について説明する。図５Ａは、本実施形態に係るトランジスタの構成を示す模式的な透過上面図である。図５Ｂは、チャネル領域の中央部にて、半導体層１１２の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。図５Ｃは、チャネル領域の一方の端部にて、半導体層１１２の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。
本実施形態に係るトランジスタ１００は、ゲート電極１２０で覆われたチャネル領域において、半導体層１１２の中央部と、半導体層１１２の端部とが異なる形状にて設けられる。具体的には、半導体層１１２は、チャネル領域の中央部のテーパーがチャネル領域の端部のテーパーよりも大きい形状にて設けられる。半導体層１１２の形状以外の構成については、実質的に第１の実施形態にて説明した構成と同様であるため、ここでの説明は省略する。
例えば、図５Ｂに示すチャネル領域の中央部の半導体層１１２Ｃの傾斜角度をＴＦＣとし、図５Ｃに示すチャネル領域の端部の半導体層１１２Ｅの傾斜角度をＴＦＥとすると、半導体層１１２は、ＴＦＣがＴＦＥよりも大きくなるように形成される。なお、図５Ａに示すように、半導体層１１２の幅は、チャネル領域の中央部及び端部で同じであってもよい。
ここで、半導体層１１２のチャネル領域の端部、及び半導体層１１２のチャネル領域の中央部の定義については、第１の実施形態で説明したとおりである。すなわち、半導体層１１２のチャネル領域の端部は、ソース領域又はドレイン領域からの等電位面が広がっている領域を表す。
例えば、図５Ａに示すように、半導体層１１２の延伸方向におけるチャネル領域の長さ（すなわち、チャネル長）をＣｈＷとした場合、半導体層１１２のチャネル領域の端部の長さＣｈＥは、ＣｈＷの５％～１５％の長さに相当する。したがって、半導体層１１２のチャネル領域の端部とは、チャネル領域の縁からチャネル領域の長さＣｈＷの５％～１５％の範囲を表す。より具体的には、半導体層１１２の延伸方向におけるチャネル領域の長さＣｈＷが３００ｎｍである場合、半導体層１１２のチャネル領域の端部の長さＣｈＥは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。このような場合、半導体層１１２のチャネル領域の中央部の長さＣｈＣは、ＣｈＷからＣｈＥ×２を除算した約２００ｎｍ～２６０ｎｍとなる。
本実施形態では、半導体層１１２の形状を変えることで、チャネル領域の半導体層１１２内の電界分布を変化させることができるため、トランジスタ１００の動作閾値であるスレッショルド電圧（Ｖｔｈ）を変化させることができる。具体的には、半導体層１１２の傾斜角度を大きくすることで、スレッショルド電圧をより高くすることができる。したがって、トランジスタ１００は、チャネル領域の大部分を占める中央部の半導体層１１２の傾斜角度を大きくすることで、スレッショルド電圧を高くし、オフ時のリーク電流（オフ電流）を低減することができる。
一方で、チャネル領域の端部の半導体層１１２の傾斜角度は、チャネル領域の中央部の半導体層１１２の傾斜角度よりも小さくなるため、チャネル領域の端部を局所的に見ると、トランジスタ１００のスレッショルド電圧は低くなる。これにより、チャネル領域の端部では、ドレイン電位と、ゲート電極１２０に印加される電圧との差を緩和させることができるため、トランジスタ１００は、ゲート電界起因リーク（ＧＩＤＬ）電流の増加を抑制することができる。
したがって、本実施形態に係るトランジスタ１００は、半導体層１１２の傾斜角度をチャネル領域の中央部と、端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、オフ電流を低減することができる。すなわち、本実施形態に係るトランジスタ１００は、半導体層１１０の傾斜角度を制御することで、トランジスタ特性を所望の特性に制御することが可能である。
＜３．第３の実施形態＞
次に、図６Ａ～図６Ｃを参照して、本開示の第３の実施形態に係るトランジスタ１００について説明する。図６Ａは、本実施形態に係るトランジスタの構成を示す模式的な透過上面図である。図６Ｂは、チャネル領域の中央部にて、半導体層１１３の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。図６Ｃは、チャネル領域の一方の端部にて、半導体層１１３の延伸方向と直交する面でトランジスタ１００を切断した縦断面図である。
本実施形態に係るトランジスタ１００は、ゲート電極１２０で覆われたチャネル領域において、半導体層１１３の中央部と、半導体層１１３の端部とが異なる形状にて設けられる。具体的には、半導体層１１３は、チャネル領域の中央部の高さがチャネル領域の端部の高さよりも高い形状にて設けられる。半導体層１１３の形状以外の構成については、実質的に第１の実施形態にて説明した構成と同様であるため、ここでの説明は省略する。
例えば、図６Ｂに示すチャネル領域の中央部の半導体層１１３Ｃの高さをＨＦＣとし、図６Ｃに示すチャネル領域の端部の半導体層１１３Ｅの高さをＨＦＥとすると、半導体層１１３は、ＨＦＣがＨＦＥよりも大きくなるように形成される。半導体層１１３Ｃ及び半導体層１１３Ｅの高さは、それぞれ半導体基板１４０から垂直方向の高さを表す。なお、図６Ａに示すように、半導体層１１３の幅は、チャネル領域の中央部及び端部で同じであってもよい。
ここで、半導体層１１３のチャネル領域の端部、及び半導体層１１３のチャネル領域の中央部の定義については、第１の実施形態で説明したとおりである。すなわち、半導体層１１３のチャネル領域の端部は、ソース領域又はドレイン領域からの等電位面が広がっている領域を表す。
例えば、図６Ａに示すように、半導体層１１３の延伸方向におけるチャネル領域の長さ（すなわち、チャネル長）をＣｈＷとした場合、半導体層１１３のチャネル領域の端部の長さＣｈＥは、ＣｈＷの５％～１５％の長さに相当する。したがって、半導体層１１３のチャネル領域の端部とは、チャネル領域の縁からチャネル領域の長さＣｈＷの５％～１５％の範囲を表す。より具体的には、半導体層１１３の延伸方向におけるチャネル領域の長さＣｈＷが３００ｎｍである場合、半導体層１１３のチャネル領域の端部の長さＣｈＥは、おおよそ２０ｎｍ～５０ｎｍとしてもよい。このような場合、半導体層１１３のチャネル領域の中央部の長さＣｈＣは、ＣｈＷからＣｈＥ×２を除算した約２００ｎｍ～２６０ｎｍとなる。
本実施形態では、半導体層１１３の形状を変えることで、チャネル領域の半導体層１１３内の電界分布を変化させることができるため、トランジスタ１００の動作閾値であるスレッショルド電圧（Ｖｔｈ）を変化させることができる。具体的には、半導体層１１３の高さを高くすることで、スレッショルド電圧をより高くすることができる。したがって、トランジスタ１００は、チャネル領域の大部分を占める中央部の半導体層１１３の高さを高くすることで、スレッショルド電圧を高くし、オフ時のリーク電流（オフ電流）を低減することができる。
一方で、チャネル領域の端部の半導体層１１３の高さは、チャネル領域の中央部の半導体層１１３の高さよりも低くなるため、チャネル領域の端部を局所的に見ると、トランジスタ１００のスレッショルド電圧は低くなる。これにより、チャネル領域の端部では、ドレイン電位と、ゲート電極１２０に印加される電圧との差を緩和させることができるため、トランジスタ１００は、ゲート電界起因リーク（ＧＩＤＬ）電流の増加を抑制することができる。
したがって、本実施形態に係るトランジスタ１００は、半導体層１１３の高さをチャネル領域の中央部と、端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、オフ電流を低減することができる。すなわち、本実施形態に係るトランジスタ１００は、半導体層１１３の高さを制御することで、トランジスタ特性を所望の特性に制御することが可能である。
＜４．適用例＞
（４．１．ＥＳＤ保護回路への適用）
本開示の各実施形態に係るトランジスタ１００は、例えば、内部回路の静電気（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）による破壊を防止するＥＳＤ保護回路内のトランジスタに適用することができる。図７を参照して、本実施形態に係るトランジスタ１００が適用され得るＥＳＤ保護回路の例について説明する。図７は、本実施形態に係るトランジスタ１００が適用され得るＥＳＤ保護回路の一例を示す回路図である。
図７に示すように、ＥＳＤ保護回路１０は、ＥＳＤサージから内部回路１５を保護するための回路である。ＥＳＤ保護回路１０は、電源配線１及びグランド配線２の間に、抵抗素子１１と、容量素子１２と、ＣＭＯＳインバータ１３と、クランプトランジスタ１４とを備える。なお、電源配線１には、電源電圧Ｖｄｄが供給される。一方、グランド配線２は、グランド端子に接続されることでグランド電位Ｖｓｓとなる。
抵抗素子１１は、具体的には、ポリシリコン等の材料で形成された抵抗素子などであってもよい。例えば、抵抗素子１１として、ポリシリコンで形成されたＭＯＳトランジスタのゲート電極を用いることができる。抵抗素子１１の抵抗値は、抵抗素子１１の素子の大きさによって制御することが可能である。
容量素子１２は、具体的には、バイアス依存性の低い容量素子であってもよい。例えば、容量素子１２は、ＭＯＳトランジスタのゲート絶縁膜を誘電体とするキャパシタ、又は配線層間の絶縁膜を誘電体とするキャパシタなどを用いることができる。容量素子１２の容量値は、容量素子１２の素子の大きさによって制御することが可能である。
抵抗素子１１の抵抗値及び容量素子１２の容量値は、ＥＳＤ保護回路１０の用途、及び想定するＥＳＤサージ電流のモデルを考慮して、抵抗素子１１及び容量素子１２からなるＲＣ直列回路の時定数が所望の値となるように設計される。抵抗素子１１の抵抗値は、例えば、１０００Ω～１０ＭΩの範囲で適宜設計されることができ、容量素子１２の抵抗値は、例えば、１ｐＦ～１０ｐＦの範囲で適宜設計されることができる。
例えば、ＥＳＤサージ電流のモデルとして、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）を想定する場合、ＲＣ直列回路は、目安として１μ秒程度の時定数にて設計される。このような場合、抵抗素子１１の抵抗値（Ｒ）を１ＭΩとし、容量素子１２の容量値（Ｃ）を１ｐＦとすることで、ＲＣ直列回路の時定数をＲ×Ｃ＝１ＭΩ×１ｐＦ＝１μ秒と設計することができる。
ＣＭＯＳインバータ１３では、抵抗素子１１と容量素子１２との間の接続点の電位（電圧信号）が入力され、反転した入力電位がクランプトランジスタ１４のゲートに出力される。
クランプトランジスタ１４では、ドレインが電源配線１と接続され、ソースがグランド配線２に接続され、ゲートがＣＭＯＳインバータ１３の出力に接続される。したがって、クランプトランジスタ１４のオンオフ制御は、ＣＭＯＳインバータ１３からの出力信号（電圧信号）により行われる。また、クランプトランジスタ１４のドレインは、ウェルと接続される。なお、クランプトランジスタ１４は、本実施形態に係るトランジスタ１００にて構成され得る。
ここで、ＥＳＤサージ（高電圧パルス）がＥＳＤ保護回路１０に印加された場合、抵抗素子１１及び容量素子１２で構成されるＲＣ直列回路に貫通電流が流れ、ＣＭＯＳインバータ１３の入力端の電圧レベルが「Ｈｉｇｈ」レベルから「Ｌｏｗ」レベルに変化する。ここで、クランプトランジスタ１４のゲートには、「Ｌｏｗ」レベルを反転させた「Ｈｉｇｈ」レベルの電圧信号がＣＭＯＳインバータ１３の出力端から印加される。これにより、クランプトランジスタ１４がオン状態（導通状態）となるため、クランプトランジスタ１４のドレイン－ソース間にＥＳＤサージ電流が流れ、該ＥＳＤサージ電流はグランド配線２に放出される。
以上の動作により、ＥＳＤ保護回路１０は、内部回路１５をＥＳＤサージ電流から保護することができる。ＥＳＤ保護回路１０に含まれるクランプトランジスタ１４は、ＥＳＤサージ電流が発生した場合にオン状態となるため、待機時にはオフ状態を維持する。そのため、本実施形態に係るトランジスタ１００をクランプトランジスタ１４に適用し、オフ電流を低減させることによって、ＥＳＤ保護回路１０の待機時の消費電力を低減させることができる。
（４．２．電子機器への適用）
本開示の各実施形態に係るトランジスタ１００は、様々の電子機器に搭載される回路に内の素子に適用することができる。続いて、図８Ａ～図８Ｃを参照して、本実施形態に係るトランジスタ１００が適用され得る電子機器の例について説明する。図８Ａ～図８Ｃは、本実施形態に係るトランジスタ１００が適用され得る電子機器の一例を示す外観図である。
例えば、本実施形態に係るトランジスタ１００は、スマートフォンなどの電子機器に搭載される回路内の素子に適用することができる。具体的には、図８Ａに示すように、スマートフォン９００は、各種情報を表示する表示部９０１と、ユーザによる操作入力を受け付けるボタン等から構成される操作部９０３と、を備える。ここで、スマートフォン９００の各種動作を制御する制御回路内の素子には、本実施形態に係るトランジスタ１００が適用されてもよい。
例えば、本実施形態に係るトランジスタ１００は、デジタルカメラなどの電子機器に搭載される回路内の素子に適用することができる。具体的には、図８Ｂ及び図８Ｃに示すように、デジタルカメラ９１０は、本体部（カメラボディ）９１１と、交換式のレンズユニット９１３と、撮影時にユーザによって把持されるグリップ部９１５と、各種情報を表示するモニタ部９１７と、撮影時にユーザによって観察されるスルー画を表示するＥＶＦ（Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ）９１９と、を備える。なお、図８Ｂは、デジタルカメラ９１０を前方（すなわち、被写体側）から眺めた外観図であり、図８Ｃは、デジタルカメラ９１０を後方（すなわち、撮影者側）から眺めた外観図である。ここで、デジタルカメラ９１０の各種動作を制御する制御回路内の素子には、本実施形態に係るトランジスタ１００が適用されてもよい。
なお、本実施形態に係るトランジスタ１００が適用される電子機器は、上記例示に限定されない。本実施形態に係るトランジスタ１００は、あらゆる分野の電子機器に搭載される回路内の素子に適用することが可能である。このような電子機器としては、例えば、眼鏡型ウェアラブルデバイス、ＨＭＤ（Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）、テレビジョン装置、電子ブック、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータ、ビデオカメラ又はゲーム機器等を例示することができる。
＜５．まとめ＞
以上にて説明したように、本開示の一実施形態に係るトランジスタ１００は、半導体層１１０の形状をチャネル領域の中央部と端部とで変更することによって、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタ１００全体のスレッショルド電圧を高くすることができる。したがって、すなわち、本実施形態に係るトランジスタ１００は、半導体層１１０の形状を制御することで、オフ電流を低減させる所望のトランジスタ特性を得ることが可能である。
上記で説明した第１～第３の実施形態は、少なくとも２つ以上を組み合わせて実施することも可能である。このような場合、半導体層１１０は、半導体層１１０のチャネル領域の中央部の体積の方が半導体層１１０のチャネル領域の端部の体積よりも大きくなるように形成される。これにより、トランジスタ１００は、ＧＩＤＬ電流の増加を抑制しつつ、トランジスタ１００のスレッショルド電圧をさらに高くすることができるため、オフ電流をさらに低減することができる。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
半導体基板と、
前記半導体基板の上に設けられた絶縁層と、
前記絶縁層の上に凸設された半導体層と、
前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、
を備え、
前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられる、トランジスタ。
（２）
前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の一方の端部よりも体積が大きくなる形状にて設けられる、前記（１）に記載のトランジスタ。
（３）
前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも幅が広い形状にて設けられる、前記（２）に記載のトランジスタ。
（４）
前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも大きなテーパーが付いた形状にて設けられる、前記（２）に記載のトランジスタ。
（５）
前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも前記半導体基板からの突出高さが高い形状にて設けられる、前記（２）に記載のトランジスタ。
（６）
前記半導体層には、イオン不純物が導入され、
前記半導体層の前記チャネル領域の中央部に導入されるイオン不純物と、前記半導体層の前記チャネル領域の端部に導入されるイオン不純物とは極性が異なる、前記（１）～（５）のいずれか一項に記載のトランジスタ。
（７）
前記ゲート電極は、前記半導体層の上に設けられたゲート絶縁膜を介して、前記半導体層の上に設けられる、前記（１）～（６）のいずれか一項に記載のトランジスタ。
（８）
前記半導体層は、前記絶縁層を貫通して、前記半導体基板から突出して設けられる、前記（１）～（７）のいずれか一項に記載のトランジスタ。
（９）
前記チャネル領域から突出した前記半導体層には、ソース電極又はドレイン電極が接続される、前記（１）～（８）のいずれか一項に記載のトランジスタ。
（１０）
前記半導体層において、前記中央部と異なる形状にて設けられる少なくとも一方の端部は、前記ドレイン電極が接続される側の端部である、前記（９）に記載のトランジスタ。
（１１）
前記トランジスタは、保護素子を構成する回路に設けられる、前記（１）～（１０）のいずれか一項に記載のトランジスタ。
（１２）
半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられるトランジスタを含む回路、
を備える、電子機器。
１ 電源配線
２ グランド配線
１０ 保護回路
１１ 抵抗素子
１２ 容量素子
１３ インバータ
１４ クランプトランジスタ
１５ 内部回路
１００ トランジスタ
１１０ 半導体層
１１０Ｄ ドレイン領域
１１０Ｓ ソース領域
１２０ ゲート電極
１３０ 絶縁層
１４０ 半導体基板

Claims (8)

  1. 半導体基板と、
    前記半導体基板の上に設けられた絶縁層と、
    前記絶縁層の上に凸設された半導体層と、
    前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、
    を備え、
    前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられ、
    前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の一方の端部よりも体積が大きくなる形状にて設けられ、
    前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも大きなテーパーが付いた形状にて設けられる、トランジスタ。
  2. 前記半導体層には、イオン不純物が導入され、
    前記半導体層の前記チャネル領域の中央部に導入されるイオン不純物と、前記半導体層の前記チャネル領域の端部に導入されるイオン不純物とは極性が異なる、請求項１に記載のトランジスタ。
  3. 前記ゲート電極は、前記半導体層の上に設けられたゲート絶縁膜を介して、前記半導体層の上に設けられる、請求項１に記載のトランジスタ。
  4. 前記半導体層は、前記絶縁層を貫通して、前記半導体基板から突出して設けられる、請求項１に記載のトランジスタ。
  5. 前記チャネル領域から突出した前記半導体層には、ソース電極又はドレイン電極が接続される、請求項１に記載のトランジスタ。
  6. 前記半導体層において、前記中央部と異なる形状にて設けられる少なくとも一方の端部は、前記ドレイン電極が接続される側の端部である、請求項５に記載のトランジスタ。
  7. 前記トランジスタは、保護素子を構成する回路に設けられる、請求項１に記載のトランジスタ。
  8. 半導体基板と、前記半導体基板の上に設けられた絶縁層と、前記絶縁層の上に凸設された半導体層と、前記半導体層の一部を跨いで前記半導体層及び前記絶縁層の上に設けられたゲート電極と、を備え、前記半導体層の前記ゲート電極で覆われたチャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部とは異なる形状にて設けられるトランジスタを含む回路、
    を備え、
    前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の一方の端部よりも体積が大きくなる形状にて設けられ、
    前記半導体層の前記チャネル領域の中央部は、前記半導体層の前記チャネル領域の少なくとも一方の端部よりも大きなテーパーが付いた形状にて設けられる、電子機器。
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