CN106463533B - 高电压晶体管和低电压非平面晶体管的单片集成 - Google Patents

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Abstract

跨多个非平面半导体主体的高电压晶体管(例如，鳍状物或纳米线)利用个体的非平面半导体主体与非平面晶体管单片地集成。非平面FET可以用于IC内的低电压CMOS逻辑电路，而高电压晶体管可以用于在IC内的高电压电路。栅极叠置体可以设置在将一对鳍状物分隔开的高电压沟道区之上，所述鳍状物中的每个鳍状物用作高电压器件的源极/漏极的部分。高电压沟道区可以是相对于鳍状物凹进的衬底的平面长度。高电压栅极叠置体可以使用包围鳍状物的隔离电介质作为厚栅极电介质。高电压晶体管可以包括被形成到衬底中的由高电压栅极叠置体分隔开的一对掺杂阱，一个或多个鳍状物被包含在每个阱内。

Description

高电压晶体管和低电压非平面晶体管的单片集成
技术领域
本发明的实施例通常涉及单片集成电路(IC)的制造，并且更具体而言涉及与非平面高性能低电压(逻辑)晶体管结构兼容的高电压晶体管结构。
背景技术
单片IC通常包括在衬底之上制造的大量有源器件(例如金属-氧化物-半导体场效应晶体管(MOSFET)等)以及无源器件(例如电阻器等)。当前的片上系统(SoC)技术致力于积极地按比例缩放FET栅极长度(Lg)以根据摩尔定律提供性能和面积比例缩放。
低泄漏和/或高电压晶体管在SoC应用中是重要的，但至少部分地由于高电压晶体管的架构与高性能逻辑晶体管的架构的背离而使得横向比例缩放变得更加困难。横向比例缩放还减小了栅极-接触部间隔，这增加了峰值电场，从而进一步减小晶体管的高电压操作窗口。此外，横向比例缩放加剧了热载流子效应，该效应是高电压晶体管的主要限制因素。迄今为止，与高级CMOS架构和高电压晶体管架构的这个不兼容性促成昂贵的并遭受性能限制的芯片外解决方案。
实现非平面晶体管(例如finFET)与能够具有带明显更大的等效氧化物厚度(EOT)和更大的栅极-漏极间隔的栅极电介质的晶体管单片地集成的器件架构对于采用功率管理电路、电荷泵器件、RF功率放大电路等的复杂单片SOC IC设计是有利的，所述单片SOC IC设计需要可以经受比逻辑电路所需的更高的击穿电压的晶体管。
附图说明
在附图中通过示例的方式而非限制的方式示出了本文中所描述的材料。为了说明的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被放大。此外，如果认为合适，则在附图当中重复附图标记以指示对应或相似的元件。在附图中：
图1A是根据实施例的包括与finFET单片地集成的高电压晶体管的IC结构的等距视图；
图1B和1C是根据实施例的图1A中所示的IC结构的一部分的等距视图，其中，finFET栅极叠置体的层被去除以进一步示出高电压晶体管的非平面半导体主体；
图2A、2B、2C和2D是根据实施例的集成在非平面晶体管结构的阵列内的高电压晶体管的平面视图；
图3是示出根据实施例的形成高电压晶体管和finFET的方法的流程图；
图4A、4B、4C、4D和4E是根据实施例的当执行图3中所描绘的方法中的选定操作时演进的高电压晶体管和finFET的截面视图；
图5是根据本发明的实施例的采用包括高电压晶体管和finFET的IC结构的移动计算平台和数据服务器机器；以及
图6是根据本发明的实施例的电子计算设备的功能方框图。
具体实施方式
参考附图描述了一个或多个实施例。尽管详细描绘并讨论了具体构造和布置，但应当理解的是，这么做仅是出于说明性的目的。相关领域中的技术人员将认识到，在不背离本说明书的精神和范围的情况下其它构造和布置是可能的。对于相关领域中的技术人员将显而易见的是，本文中所描述的技术和/或布置可以用于除本文中详细描述的系统和应用以外的多种其它系统和应用中。
在以下具体实施方式中参考附图，附图形成了本说明书的一部分并且示出了示例性实施例。此外，要理解的是可以使用其它实施例，并且可以在不脱离所要求保护的主题的情况下做出结构和/或逻辑变化。还应当指出，例如，上、下、顶、底等方向和引用仅可以用于方便描述附图中的特征。因此，不应以限制性意义考虑以下具体实施方式，并且所要求保护的主题的范围仅由所附权利要求及其等同物限定。
在以下描述中，阐述了很多细节，然而对于本领域技术人员而言显而易见的是可以在没有这些具体细节的情况下实践本发明。在一些实例中，以方框图的形式而非以细节的形式示出公知的方法和器件，以避免使本发明难以理解。在整个本说明书中对“实施例”或“一个实施例”的引用表示在本发明的至少一个实施例中包括结合所述实施例所描述的特定特征、结构、功能、或特性。因此，在整个本说明书中的各处出现的短语“在实施例中”或“在一个实施例中”不一定指的是本发明的相同实施例。此外，可以在一个或多个实施例中以任何适合的方式结合所述特定特征、结构、功能、或特性。例如，只要是在与第一实施例和第二实施例相关联的特定特征、结构、功能、或特性互不排斥的地方，就可以使这两个实施例相结合。
如本发明的说明书和所附权利要求中所使用的，单数形式“一个”、“一种”和“所述”旨在同样包括复数形式，除非上下文明确地另行指示。还应当理解的是，本文中所使用的术语“和/或”指的是并且包含相关联的列举项中的一个或多个项的任何以及所有可能的组合。
在本文中，术语“耦合”和“连接”连同其派生词可以用于描述部件之间的功能或结构关系。应当理解的是，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理、光或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接(在它们之间具有其它中间元件)物理、光或电接触和/或两个或更多元件彼此合作或相互作用(例如，如因果关系中的情况)。
本文中所使用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”指的是一个部件或材料相对于其它部件或材料的相对位置，其中，这种物理关系是值得注意的。例如，在材料的背景下，一种材料或设置在另一种材料之上或之下的材料可以直接接触或者可以具有一种或多种中间材料。此外，设置在两种材料或材料之间的一种材料可以与两个层直接接触或者可以具有一个或多个中间层。相比之下，在第二材料或材料“上”的第一材料或材料与所述第二材料/材料直接接触。在部件组件的背景下可以做出类似的区分。
如在整个本说明书和权利要求中所使用的，通过术语“……中的至少一个”或者“……中的一个或多个”加入的项目的列表可以表示所列出的术语的任何组合。例如，短语“A、B或C中的至少一个”可以表示A、B、C、A和B、A和C、B和C、或者A、B、和C。
在本文中被称为“高电压晶体管”的、跨多个非平面半导体主体的适合于高电压操作的晶体管利用个体的非平面半导体主体与低电压晶体管单片地集成。每个非平面半导体主体可以由具有多个选通表面(例如双栅极、三栅极、ω栅极、环绕式栅极等)的任何架构组成，所述架构在本文中一般被称为“鳍状物”。finFET可以用于IC内的高性能低电压CMOS逻辑电路，而具有混合平面-鳍状物架构的高电压晶体管可以用于IC内的高电压电路。在实施例中，高电压晶体管包括设置在将一对非平面半导体主体分隔开的平面沟道区之上的栅极叠置体。非平面主体中的每个非平面主体用作高电压器件的源极或漏极的部分。在实施例中，高电压沟道区是相对于非平面主体凹进的衬底的平面长度。高电压栅极叠置体的顶部可以与设置在另一非平面半导体主体之上的finFET栅极叠置体大体上处于同一平面。在另外的实施例中，高电压栅极叠置体利用包围非平面半导体主体的隔离电介质，作为适合于大栅极电压(例如，>3V)或者10V或更大的栅极-漏极击穿电压的厚栅极电介质。在实施例中，高电压晶体管包括被形成为由高电压栅极叠置体分隔开的衬底的一对掺杂阱。一个或多个半导体主体被包含在每个掺杂阱内，并且具有与掺杂阱相同的导电类型。高电压器件还可以包括与栅极叠置体相邻的掺杂阱尖端。阱、半导体主体、以及沟道区可以被掺杂为互补导电类型，并且高电压栅极电极可以被掺杂为具有用于高电压和/或高电压CMOS实施方式的期望功函数。在另外的实施例中，可操作用于在低栅极电压(例如，<2V)下控制finFET的电导率的finFET栅极叠置体也设置在高电压晶体管的半导体主体之上作为虚设栅极叠置体。设置在虚设栅极叠置体的相对侧上的接触部金属化可以以电并行的方式进行互连，作为电耦合到衬底内的掺杂阱的其中之一的分叉源极/漏极接触部。
在实施例中，IC结构包括设置在衬底的第一区之上的高电压FET。图1A是根据实施例的包括与finFET 103单片地集成的高电压FET 102的IC结构101的等距视图。图1B是根据实施例的IC结构101的等距视图，其描绘了finFET 103的栅极电介质以进一步示出高电压晶体管102与finFET 103的集成。图1C是根据实施例的IC结构101的等距视图，接触部金属和finFET栅极叠置体的层被添加以进一步示出高电压晶体管102与finFET 103的集成。
首先参考图1A，IC高电压FET 102包括设置在衬底105之上的、在本文被称为“鳍状物”121和122的一对非平面半导体主体。鳍状物121和122可以采用各种形式，例如但不限于双栅极、三栅极、ω栅极、环绕式栅极(即纳米线)。尽管示例性高电压FET 102包括第一多个鳍状物121和第二多个鳍状物122，但在其它实施例中可以利用一对单鳍状物结构。结构105可以是适合于形成单片地集成的电气、光学、或微机电(MEM)器件(在本文通常被称为IC)的任何衬底。示例性衬底包括半导体衬底、绝缘体上半导体(SOI)衬底、绝缘体衬底(例如，蓝宝石)等和/或其组合。在一个示例性实施例中，衬底105包括大体上单晶的半导体，例如但不限于硅。示例性半导体衬底成分还包括锗或Ⅳ族合金体系，例如SiGe；Ⅲ-Ⅴ族体系，例如GaAs、InP、InGaAs等；或Ⅲ-N族体系，例如GaN。这对非平面半导体主体121和122可以由与衬底105(例如，硅)相同的大体上单晶的半导体组成。衬底105可以是大体上未掺杂的(即，非故意掺杂的)。然而，在示例性实施例中，衬底105具有第一区中的某种导电类型(例如，p型)的标称掺杂水平以及第二区中的互补导电类型(例如，n型)的标称掺杂水平。在图1A中所示的实施例中，所描绘的衬底105的部分具有一种导电类型(例如，p型)。与图1A中所示的区相邻的类似结构可以由互补类型(例如，n型)组成，从而有助于高电压晶体管和finFET，其具有大体上相同的架构但由CMOS实施方式的互补类型组成。
如图1A中进一步示出的，finFET 103还包括一个或多个非平面半导体主体123。非平面半导体主体123可以由与衬底105(例如，硅)相同的大体上单晶的半导体组成。非平面半导体主体121、122和123可以从隔离电介质130的大体上平坦的顶表面延伸相同或不同的z高度。在示例性实施例中，非平面半导体主体121、122和123都具有大体上相同的z高度范围，例如在隔离电介质130上方的10nm与200nm之间。隔离电介质130可以是(多种)任何电介质，例如但不限于氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)、碳氮化硅(SiCN)、或低k电介质(例如碳掺杂的氧化物(SiOC))等。隔离电介质130可以具有宽范围的厚度。在一个示例性实施例中，隔离电介质130可以在50nm与100nm之间。如所示的，沿着图1A中的一个区段，半导体主体121、122和123穿过隔离电介质130向下延伸(即，隔离电介质130包围半导体主体121、122和123)到衬底105的表面，衬底105在隔离电介质130之下延伸并且连接主体121、122和123。
对于finFET 103，每个非平面半导体主体123包括位于第一端处的源极区107和位于第二端处的漏极区108。根据晶体管的导电类型，源极区和漏极区107、108可以是n型(例如，NMOS)或p型(例如，PMOS)掺杂的。在某些实施例中，源极区和漏极区107、108可以是半导体主体的重掺杂部分，或可以是在隔离电介质130上方延伸的半导体主体的部分上再生长的升高的或嵌入的重掺杂半导体。如图1A中的区段的其中之一所示的，穿过隔离电介质130延伸的半导体主体部分123A可以具有衬底105的互补掺杂类型和/或标称杂质水平。源极/漏极区107、108由沟道区105A分隔开，沟道区105A由具有标称衬底成分和/或掺杂的非平面半导体主体组成。在一个示例性实施例中，至少沟道区105A可以是大体上未掺杂的(例如，非有意掺杂的)，或可以是轻掺杂的，以具有与源极/漏极区107、108互补的导电类型(例如，对于NMOS FET是p型沟道区、对于PMOS FET是n型沟道区)。注意，finFET的沟道区的长度可以改变，在图1A中进一步示出了具有比finFET 103的长度更长的长度的沟道区105A的另一个finFET 104。
对于高电压FET 102，这对半导体主体121、122中的每个主体从设置在衬底105内的掺杂阱110延伸。掺杂阱110可从与隔离电介质130的界面延伸到衬底105中，超过宽范围的深度。在一个示例性实施例中，掺杂阱110在隔离电介质130下方延伸10-50nm，衬底105的标称掺杂部分包围这对掺杂阱110中的每个掺杂阱。掺杂阱110可以具有作为杂质溶解度等的函数的任何掺杂水平，一个示例性实施例被掺杂到1016cm-3与1020cm-3之间。高电压FET102包括将这对掺杂阱110分隔开的沟道区105B，沟道区105B为衬底105的一部分。在示例性实施例中，沟道区105B设置在隔离电介质130下方，并且为衬底105的平面部分，非平面半导体主体121、122从该平面部分延伸。沟道区105B可以因此具有衬底105的标称掺杂水平(例如，p型)，在这种情况下这对掺杂阱110都是n型。替代的实施例具有互补掺杂，并且另一个实施例包括多个高电压FET 102，其中的一些FET具有p型沟道区105B和n型阱110，并且其中的其它FET具有n型沟道区105B和p型阱110以用于CMOS实施方式。
与finFET 103中的非平面半导体主体123不同，高电压FET 102中所采用的半导体主体121、122中的每个半导体主体被掺杂为与掺杂阱110的导电类型相同的导电类型。半导体主体121、122由单个导电类型组成而不具有互补掺杂的沟道和源极/漏极部分。如此，半导体主体121、122包括标称掺杂区109，其可以具有与掺杂阱110的杂质浓度大体上相同的杂质浓度。更重掺杂的半导体源极/漏极区107、108位于标称掺杂区109的任一侧上。正如对半导体主体123所描述的一样，源极/漏极区107、108可以是升高的或嵌入的半导体再生长等。因此，半导体主体121和半导体主体122的整体长度用作单个导体，源极/漏极区107、108向每个导电半导体主体提供一对接触着陆部(contact lands)。如图1A中所示，阱掺杂存在于穿过隔离电介质130延伸的半导体主体部分中，从而将这对半导体主体121、122中的每个半导体主体电连接到掺杂阱110中的对应的掺杂阱。因此，重掺杂的源极/漏极区107、108提供电耦合到这对掺杂阱110中的每个掺杂阱的一对接触着陆部。
高电压栅极叠置体设置在高电压FET的沟道区之上。在实施例中，高电压栅极叠置体包括由与finFET栅极叠置体的EOT不同的EOT组成的栅极电介质。为了实现高电压FET与finFET之间的EOT中的差异，材料组成和膜厚度中的任一者或两者可以独立于短沟道器件的材料组成和膜厚度而改变。在实施例中，高电压栅极电介质包括也布置在非平面半导体主体周围的隔离电介质。例如，如图1A中所示，隔离电介质130布置在沟道区105B之上，高电压栅极电极140设置在隔离电介质130之上(例如，直接在隔离电介质130上)。如以上所提到的，隔离电介质130可以在其包围半导体主体121、122的地方具有例如50-100nm的标称厚度。在说明性实施例中，隔离电介质130在沟道区150B之上具有这个相同的厚度。在其它实施例中，隔离电介质130与其包围半导体主体121、122的地方相比可以在沟道区150B之上更薄。在有利的实施例中，高电压栅极电介质由具有比finFET的栅极电介质的介电常数更低的介电常数的材料组成。较低的相对电容率可以减小在任何给定栅极电压下的高电压栅极电极140的场效应，从而实现较高的电压操作。在某些实施例中，高电压栅极电介质由具有比finFET栅极电介质的介电常数更低的介电常数的材料组成。在隔离电介质130用作高电压栅极电介质的有利的实施例中，体介电常数(即，相对电容率)小于8，并且更有利地小于4。因此，在说明性实施例中，高电压栅极电介质具有相对低的体相对电容率(例如，小于8)和相对大的膜厚度(例如，50-100nm)。
高电压栅极电极140可以包括具有适合的功函数的任何材料。示例性材料包括被掺杂为期望的导电类型(例如，对于NMOS高电压晶体管102是n型，或对于PMOS高电压晶体管102是p型)的多晶半导体(例如，多晶硅)。多晶硅具有另外的优点，其中IC结构还包括薄膜电阻器(未描绘)，其可以由相同的多晶硅组成，其可以被掺杂为期望的薄层电阻。对于这样的实施方式，高电压栅极电极140和多晶硅电阻器可以基本上是相同的，前者与沟道区105B仅正确地对准以在通过互连被加偏压时引起反相。在可选的实施方式中，高电压栅极电极140可包括一种或多种金属(即合金)。不考虑组成，在某些实施方式中，高电压栅极电极140的顶表面从隔离电介质130延伸z高度，其大于非平面半导体主体121、122的z高度。
由于掺杂阱110可以被制造成任意大，所以栅极到漏极间隔也可以任意大。同样，栅极电极140和沟道区150B的横向尺寸可以任意宽，例如100-1000nm或更大。这些几何结构连同任意厚的栅极电介质一起允许高电压晶体管102具有任何期望的高电压操作点(例如，具有超过10V的栅极-漏极击穿电压)，同时保持与具有低电压操作点(例如，远低于5V的栅极-漏极击穿电压)的最小设计规则finFET 103完全兼容。
在实施例中，高电压FET还包括一对虚设栅极叠置体。虚设栅极叠置体可以形成在高电压FET的非平面半导体主体部分上，作为制造设置在同一衬底上的finFET的栅极叠置体的人工制品。因此，在实施例中，存在于高电压FET的区上的虚设栅极叠置体与设置在finFET上的功能栅极叠置体大体上相同。图1B是描绘设置在半导体主体123的沟道区105A之上的finFET栅极电介质145的IC结构101的等距视图。FinFET栅极电介质145可以是适合于finFET的已知的任何电介质，例如但不限于高k材料(例如，具有10或更大的体介电常数)以及如SiO、SiON、SiN的中k材料。在隔离电介质130进一步用作高电压栅极电介质的一个有利的实施例中，finFET栅极电介质145具有比高电压栅极电介质(即，隔离电介质130)的体相对电容率高的体相对电容率。如所示的，finFET栅极电介质145还被设置在半导体主体121和122的标称掺杂区109之上，作为虚设栅极叠置体的一层。
图1C是IC结构101的等距视图，其进一步示出了设置在finFET栅极电介质145之上的短沟道栅极电极150以完成finFET 103的finFET栅极叠置体。FinFET栅极电极150可以是适合于finFET的已知的任何材料，例如但不限于具有相对于沟道区105A的期望功函数的金属(例如带隙、n型或p型材料)或被掺杂为相对于沟道区105A的期望功函数的多晶半导体(例如，多晶硅)。在高电压栅极电极140是多晶半导体的一个有利的实施例中，短沟道栅极电极150包括一种或多种金属。如还在图1C中所示的，短沟道栅极电极150还被设置在覆盖半导体主体121和122的finFET栅极电介质145之上，作为一对虚设栅极叠置体中的另一层。
在实施例中，高电压晶体管源极端子包括一对接触部，并且高电压晶体管漏极端子包括一对接触部。如图1C中用虚线进一步示出的，第一对扩散接触部114A、114B着陆在半导体主体121的这对源极/漏极区107、108上。类似地，第二对扩散接触部115A、115B着陆在半导体主体122的这对源极/漏极区107、108上。如所示的，这些对的扩散接触部中的每对可以例如通过上层金属化以电并行的方式进行连接，作为高电压晶体管102的单个源极和漏极端子。FinFET 103可以包括类似的源极和漏极扩展接触部114、115，因为图1C示出多个finFET。在有利的实施例中，高电压FET 102和finFET 103两者的扩散接触部都用(多种)相同的材料(例如但不限于形成与源极区、漏极区107、108的欧姆结的已知的任何金属)进行金属化。在另外的实施例中，扩散接触部114、114A、114B、115、115A和115B大体上都是共面的(即，它们的顶表面从隔离电介质130延伸到相同的z高度的10％内)。
图2A、2B、2C和2D是根据实施例的集成在非平面晶体管结构的阵列内的高电压晶体管102的平面视图。首先参考图2A，IC结构201包括排列在衬底之上并由隔离电介质包围的多个finFET群220。每个finFET群220包括多个非平面半导体主体225，非平面半导体主体225具有它们的平行取向以沿着第一维度(例如，x轴)延伸的最长长度。非平面半导体主体225还具有跨多个finFET群220(例如，都彼此平行)的大体上相同的取向。这对掺杂阱110设置在隔离130下方，例如大体上如以上关于图1A-1C所述的。掺杂阱110包含这对半导体主体121、122，其为沿着第一维度(例如，x轴)彼此对准的两个分离的finFET群220的部分。掺杂阱110中的每个掺杂阱具有按尺寸被制造成包含至少一个finFET群220的所有非平面半导体主体的宽度w1。高电压栅极电极140设置在隔离电介质130之上，例如大体上如以上关于图1A-1C所述的。高电压栅极长度Lg,HV在第二大体上正交的维度上(例如，沿着y轴)延伸。源极接触部114设置在半导体主体121中、上或之上，并且扩散接触部115设置在半导体主体122中、上或之上，例如大体上如以上关于图1A-1C所述的，使得高电压FET 102为上层金属互连做好准备。在图2A中所描绘的示例性实施例中，位于这对掺杂阱110之外的一个或多个finFET群220还可以包括设置在非平面半导体主体225之上的栅极叠置体260。在示例性实施例中，低电压栅极长度Lg,LV在正交于Lg,HV的第一维度上(例如，沿着x轴)延伸。可以是制造栅极叠置体260的人工制品的虚设栅极叠置体261可以如图2A中所示存在。源极扩散接触部114和漏极扩散接触部115还被设置在栅极叠置体250的任一侧上，使得finFET 103为上层金属互连做好准备。
图2B示出了再次包括排列在衬底之上并由隔离电介质130包围的多个finFET群220的IC结构202。对于IC结构202，高电压和低电压栅极长度两者都在同一维度上(例如，沿着x轴)。每个finFET群220再次包括具有它们的平行取向以沿着第一维度(例如，x轴)延伸的最长长度的多个非平面半导体主体225。非平面半导体主体225具有跨多个finFET群220(例如，都彼此平行)的大体上相同的取向。掺杂阱110包含这对半导体主体121、122，其为沿着第二维度(例如，y轴)彼此对准的两个分离的finFET群220的部分。掺杂阱110具有按尺寸被制造成包含至少一个finFET群220的所有非平面半导体主体的宽度w1。高电压栅极电极140设置在隔离电介质130之上，例如大体上如以上关于图1A-1C所述的。高电压栅极长度Lg,HV在第一维度上(例如，沿着x轴)延伸。源极扩散接触部114设置在半导体主体121中、上或之上，并且漏极扩散接触部115设置在半导体主体122中、上或之上，例如大体上如以上关于图1A-1C所述的，使得高电压FET 102为上层金属互连做好准备。在图2B中所描绘的示例性实施例中，位于这对掺杂阱110之外的一个或多个finFET群220还可以包括设置在非平面半导体主体225之上的栅极叠置体260。在示例性实施例中，短沟道栅极长度Lg,LV再次在平行于Lg,HV的第一维度上(例如，沿着x轴)延伸。可以是制造栅极叠置体260的人工制品的虚设栅极叠置体261可以如图2B中所示存在。源极扩散接触部114和漏极扩散接触部115还被设置在栅极叠置体250的任一侧上，使得finFET 103为上层金属互连做好准备。
图2C示出了IC结构203，其中掺杂阱在多于一对成群的finFET之上延伸，例如对于高电压操作点处的较大驱动电流水平。在这个示例性实施例中，这对掺杂阱110中的每个掺杂阱在三个finFET群220之上延伸，栅极电极140设置在掺杂阱110的宽度之间以控制隔离电介质130下方的半导体沟道区。FinFET 103可以再次被制造在衬底的第二区中、这对掺杂阱110之外。在图2A和2B的背景下所描述的其它特征中的任何特征可以直接应用于按比例增大的高电压FET 102。
图2D示出IC结构204，其中掺杂阱110不在任一平面维度(x或y)上对准，并且高电压FET 102具有在不平行于半导体主体225的最长长度和栅极叠置体260的宽度的方向上的栅极长度Lg,HV。在这个示例性实施例中，可以为finFET群220的阵列中的给定间距实现高电压栅极长度Lg,HV。
可以利用各种各样的技术来制造高电压FET和包含它们连同finFET的IC结构。图3是示出根据一个示例性实施例的用于形成包括高电压FET和finFET的IC结构的方法301的流程图。除非被特别提到，否则存在于方法301中的操作的顺序是不重要的，因为普通技术人员可以修改操作排序。方法301可以被实践为制造例如图1A-1C中所示的IC结构101和/或图2A-2D中所示的IC结构201、202、203或204。关于图4A-4E对方法301的背景下所描述的某些操作进行更详细地描述，图4A-4E是根据有利的实施例的当在执行方法301中的选定操作时演进的高电压FET和finFET的截面视图。包括在图1A、1B、1C、2A、2B、2C、2D中的附图标记被保留用于图4A-4E中所示的相应结构。
方法301在操作310开始，其中非平面半导体主体和周围的隔离电介质形成在衬底之上。每个非平面主体可以是被蚀刻到衬底的平表面中的“鳍状物”。半导体主体和衬底可以是例如大体上单晶硅或适合于晶体管的形成的任何其它半导体材料系统，例如以上所述的半导体材料系统中的任何半导体系统。隔离电介质可以例如沉积在非平面半导体主体之上、与非平面半导体主体的顶表面处于同一平面上，并且随后使用常规的技术被凹进以暴露期望的鳍状物z高度。在图4A中所示的示例中，非平面半导体主体121和122从衬底105延伸，隔离电介质130设置在居中的一段衬底105之上。第三非平面半导体主体123从衬底105延伸并且还由隔离电介质130所覆盖的一段衬底105分隔开。
在操作320，隔离的掺杂阱可以形成在衬底中。在示例性实施例中，通过穿过至少一对非平面半导体主体进行注入来形成掺杂阱。也可以穿过在这对半导体主体之间延伸的隔离电介质的一部分注入阱杂质种类。替代地，可以在形成非平面半导体主体和/或隔离电介质之前执行阱掺杂(即，颠倒操作310和320的排序)。可以利用适合于提供期望的(多个)阱掺杂轮廓的已知的任何掺杂过程。例如，可以在操作310执行一个或多个离子注入过程。在图4B中所示的示例中，通过注入与衬底105的导电类型互补的类型的杂质来掺杂半导体主体121、122。在注入期间，包围半导体主体121、122的衬底105的部分被掩蔽以用于描绘隔离阱。掩模还可以在阱注入过程期间保护半导体主体123和衬底105的周围部分。
回顾图3，在操作330，在这对掺杂阱之间的区域中的隔离电介质之上形成栅极电极。为了形成栅极电极，材料(例如但不限于多晶硅)沉积在隔离电介质之上并且被图案化以形成与掺杂阱对准的一个或多个栅极电极特征。可以利用任何适当的沉积技术，例如但不限于化学气相沉积(CVD)或原子层沉积(ALD)。在一个示例性实施例中，通过CVD来沉积多晶硅。可以利用任何适当各向异性蚀刻来图案化栅极电极材料。在图4C中所示的示例性实施例中，栅极电极140连同牺牲栅极叠置体440一起形成在隔离130之上，牺牲栅极叠置体440是在finFET栅极替换过程中的前体结构。在某些实施例中，连同栅极电极140的形成一起，与栅极电极140相同的材料的薄膜电阻器(未描绘)可以与栅极电极140同时形成。
回顾图3，在操作340，对在操作330所形成的栅极电极进行掺杂。可以在操作330执行用于CMOS高电压实施方式的p型或n型掺杂过程中的任一个掺杂过程或这两个掺杂过程。对于在操作330薄膜电阻器还连同高电压栅极电极一起形成的实施例，还在操作340对薄膜电阻器进行掺杂以实现期望的薄层电阻。出于将期望的杂质种类注入到至少栅极电极中的目的，可以使用任何已知的掩蔽过程和离子注入过程。在另外的实施方式中，栅极电极的掺杂还可以通过穿过与栅极电极相邻的隔离电介质注入与掺杂阱相同的导电类型的杂质来同时形成隔离掺杂阱的尖端部分。例如，在图4D中所示的示例性实施例中，尖端部分111占据了衬底105在栅极电极140和掺杂阱110的边缘之间的一部分。尖端部分111可被掺杂为比掺杂阱110更低的杂质浓度和/或衬底105中的更小的深度以提供可以减轻与高电压FET相关联的热载流子效应和/或结泄漏的缓变结(graded junction)。可以在至少非平面半导体主体123被掩蔽的情况下执行尖端部分111和栅极电极140的掺杂，从而维持非平面半导体主体123的电隔离和导电类型。
回顾图3，在操作350，栅极叠置体和源极/漏极区形成在非平面半导体主体中。可以在操作350利用适合于在finFET之上形成栅极叠置体的已知的任何技术。也可在操作350利用适合于形成finFET的源极/漏极区的已知的任何技术。在图4E中所示的示例性实施例中，执行栅极替换过程，其中利用包括沉积在半导体沟道区之上的栅极电介质和设置在栅极电介质之上的栅极电极的栅极叠置体来替代牺牲栅极叠置体。可以利用任何已知的蚀刻过程来对周围电介质选择性地和对栅极电极140选择性地去除牺牲栅极结构。例如，可以在去除牺牲栅极期间利用掩模来保护栅极电极140(和连同栅极电极140一起制造的任何薄膜电阻器)。在半导体主体123的沟道区之上，例如利用沉积过程(例如但不限于ALD)来沉积finFET栅极电介质145。这个沉积还可以在半导体主体121和122的一部分之上形成finFET栅极电介质145。在finFET栅极电介质之上，可以通过任何已知的技术(例如但不限于物理气相沉积(PVD)、CVD或ALD，这取决于所沉积的材料)来沉积一个或多个finFET栅极电极材料150。如果沉积过程不是自平面化的，则可以执行平面化过程(例如CMP)以暴露周围电介质(未描绘)的顶表面。如图4E中所示，在示例性实施例中，栅极替换过程还在并入到高电压FET 102中的半导体主体121、122之上形成虚设栅极叠置体。还可以利用适合于finFET的技术(例如但不限于注入、升高的源极/漏极半导体再生长和/或嵌入的源极/漏极半导体蚀刻和再生长)来形成源极/漏极区107/108。
回顾图3，方法301在操作360继续将源极/漏极扩散接触部形成到在操作350形成的源极/漏极区。可以在操作360采用适合于非平面半导体主体121、122和123的组成的已知的任何接触部金属化过程(例如，提供良好的欧姆特性)。在图4E中所示的示例性实施例中，扩散接触部114A和114B着陆在半导体主体121上。扩散接触部115A和115B着陆在半导体主体122上。源极扩散接触部114和漏极扩散接触部115着陆在半导体主体123上。在有利的实施例中，扩散接触部114、114A、114B、115、115A和115B中的所有扩散接触部同时形成(例如，利用单掩蔽蚀刻)并且利用同一种金属或多种金属形成。
回顾图3，方法301在操作350继续，其中半导体主体121和122中的每个半导体主体的源极/漏极扩散接触部以电并行的方式进行互连。在例如图4A中所示的示例性实施例中，扩散接触部114A、114B可以以电并行的方式进行互连，作为耦合到第一阱区110的一个晶体管端子的两个接触部。同样，扩散接触部115A、115可以以电并行的方式进行互连，作为耦合到第二阱区110的一个晶体管端子的两个接触部。源极扩散接触部114和漏极扩散接触部115可以被互连，作为任何常规互连布置中的单独finFET端子。
完成对图3的描述，方法301例如利用执行后端处理以在操作380完成IC结束，所述后端处理将高电压FET的端子与其它高电压FET和/或与finFET和/或与其它电路元件(例如电阻器)等互连。
特别地，高电压晶体管架构和技术服从于形成高电压(HV)CMOS电路，高电压(HV)CMOS电路支持与上述实施例中的一个或多个实施例一致的多个高电压FET。例如，具有p型沟道区、n型阱和n型非平面半导体主体的第一NMOS高电压FET可以被集成到具有n型沟道区、p型阱和p型非平面半导体主体的PMOS高电压FET的电路中。这些FET中的一个或多个FET还可以与NMOS、PMOS或CMOS finFET集成。
图5示出了根据本发明的一个或多个实施例的系统1000，其中移动计算平台1005和/或数据服务器机器1006采用包括一个或多个高电压FET的IC结构。服务器机器1006可以是任何商用服务器，例如包括设置在机架内并且联网到一起以用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中，其包括封装的单片IC 1050。移动计算平台1005可以是被配置为用于电子数据显示、电子数据处理、无线电子数据传输等中的每个的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任何设备，并且可以包括显示屏(例如电容式、电感式、电阻式、或光学触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是设置在放大图1020中所示的集成电路1010内，还是被设置为服务器机器1006内的独立封装的芯片，封装的单片IC 1050包括采用例如如本文中其它地方所述的高电压FET和finFET的存储器芯片(例如，RAM)或处理器芯片(例如，微处理器、多核微处理器、图形处理器等)。单片IC 1050还可以连同功率管理集成电路(PMIC)1030、包括宽带RF(无线)发射器和/或接收器(TX/RX)(例如，包括数字基带和模拟前端模块，模拟前端模块还包括处于发射路径上的功率放大器和处于接收路径上的低噪声放大器)的RF(无线)集成电路(RFIC)1025、以及其控制器1035中的一个或多个一起耦合到板、衬底或集成到SoC 1060中。
在功能上，PMIC 1030可以执行电池功率调节、DC到DC转换等，并且因而具有耦合到电池1015的输入并且具有提供耦合到其它功能模块的电流源的输出。如进一步所示的，在示例性实施例中，RFIC 1025具有输出，其耦合到天线(未示出)以实施多种无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被命名为3G、4G、5G及更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个可以集成到耦合到单片IC 1050的封装衬底的单独的IC上或集成在耦合到单片IC 1050的封装衬底的单个IC内。在特定的实施例中，处理器IC、存储器IC、RFIC、或PMIC中的至少一个包括电路，所述电路包含具有在本文中的其它地方描述的一个或多个结构特征的高电压FET。在另外的实施例中，处理器IC、存储器IC、RFIC、或PMIC中的至少一个包括电路，所述电路包含具有在本文中的其它地方描述的一个或多个结构特征的高电压FET和finFET。
图6是根据本公开内容的至少一些实施方式布置的计算设备1100的功能方框图。例如，可以在平台1005或服务器机器1006内发现计算设备1100。设备1100还包括母板1102，母板1102容纳多个部件，例如但不限于还可以包含根据本发明的一个或多个实施例的高电压FET的处理器1104(例如，应用处理器)。处理器1104可以物理地和/或电气地耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的部分。
在各种示例中，一个或多个通信芯片1106也可以物理地和/或电气地耦合到母板1102。在另外的实施方式中，通信芯片1106可以是处理器1104的部分。根据其应用，计算设备1100可以包括可以或可以不物理地和电气地耦合到母板1102的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)等等。
通信芯片1106可以实现用于往返于计算设备1100的数据传输的无线通信。术语“无线”及其派生词可以用于描述：可以通过对经调制的电磁辐射的使用来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信信道等。尽管在一些实施例中相关联的设备可以不包含任何导线，但是该术语并非要暗示相关联的设备不包含任何导线。通信芯片1106可以实施多种无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于本文中的其它地方所描述的那些标准或协议。如所讨论的，计算设备1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙之类的较短范围的无线通信，并且第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等之类的较长范围的无线通信。
尽管已经参考各种实施方式对本文中所阐述的某些特征进行描述，但是该描述并不是要被解释为限制性的意义。因而，对于本公开内容所属的领域的技术人员而言显而易见的是，本文中所描述的实施方式的各种修改以及其它实施方式应当被认为是处于本公开内容的精神和范围内。
将认识到，本发明不限于如此描述的实施例，但在不背离所附权利要求的范围的情况下，可以利用修改和变化来实践本发明。上述实施例可以包括特征的特定组合。例如：
在多个第一实施例的其中之一中，集成电路(IC)结构包括设置在所述衬底的第一区之上的高电压FET，其中，所述高电压FET包括一对非平面半导体主体，所述主体中的每个主体从所述衬底中的掺杂阱延伸，并且具有沟道区，所述沟道区位于所述一对非平面半导体主体之间并且将所述掺杂阱分隔开。所述高电压FET包括源极区，所述源极区位于所述非平面半导体主体中的第一非平面半导体主体中。所述高电压FET包括漏极区，所述漏极区位于所述非平面半导体主体中的第二非平面半导体主体中。所述高电压FET包括栅极叠置体，所述栅极叠置体设置在沟道区之上。
为促进第一实施例，IC结构还包括设置在所述衬底的第二区之上的非平面FET。所述非平面FET包括第三非平面半导体主体。所述非平面FET包括第二源极区和第二漏极区，所述第二源极区和第二漏极区设置在所述第三非平面半导体主体内并且由所述第三半导体主体内的第二沟道区分隔开。所述非平面FET包括第二栅极叠置体，所述第二栅极叠置体设置在所述第二沟道区之上。
为促进以上紧邻的实施例，所述高电压FET还包括一对虚设栅极叠置体。第一虚设栅极叠置体设置在所述半导体主体中的第一半导体主体之上，并且第二虚设栅极叠置体设置在所述半导体主体中的第二半导体主体之上。所述虚设栅极叠置体中的每个虚设栅极叠置体包括与所述短沟道栅极叠置体大体上相同的材料。
为促进以上的实施例，所述源极区是位于所述一对非平面半导体主体中的第一非平面半导体主体中的一对重掺杂区的其中之一。所述漏极区是位于所述一对非平面半导体主体中的第二非平面半导体主体中的一对重掺杂区的其中之一。所述短沟道和高电压FET还包括扩散接触部，所述扩散接触部的其中之一着陆在所述重掺杂区、所述第二源极区、以及所述第二漏极区中的每个区上。
为促进第一实施例，所述沟道区是所述衬底的平面部分；并且所述栅极叠置体还包括隔离电介质，所述隔离电介质设置在所述沟道区之上并且进一步包围所述一对非平面半导体主体。
为促进以上紧邻的实施例，所述栅极叠置体包括设置在所述隔离电介质之上的掺杂的多晶硅电极。所述第二栅极叠置体包括金属电极和栅极电介质，所述栅极电介质具有的等效氧化物厚度(EOT)比所述隔离电介质的等效氧化物厚度(EOT)更低。
为促进第一实施例，所述掺杂阱属于第一导电类型，所述第一导电类型与所述沟道区的导电类型互补。所述一对非平面半导体主体中的第一非平面半导体主体被掺杂为所述第一导电类型并且电连接到所述掺杂阱中的第一掺杂阱。所述一对非平面半导体主体中的第二非平面半导体主体被掺杂为所述第一导电类型并且电连接到所述掺杂阱中的第二掺杂阱。
为促进第一实施例，所述源极区是位于所述一对非平面半导体主体中的第一非平面半导体主体中的一对重掺杂区的其中之一。所述漏极区是位于所述一对非平面半导体主体中的第二非平面半导体主体中的一对重掺杂区的其中之一。所述高电压FET还包括扩散接触部，所述扩散接触部的其中之一着陆在所述重掺杂区中的每个重掺杂区上。
为促进第一实施例，所述高电压FET还包括一对虚设栅极叠置体，第一虚设栅极叠置体设置在所述半导体主体中的第一半导体主体之上，并且第二虚设栅极叠置体设置在所述半导体主体中的第二半导体主体之上。
在一个或多个第二实施例中，集成电路(IC)结构包括多个非平面半导体主体，所述多个非平面半导体主体在衬底之上排列，其中，所述非平面半导体主体是平行取向的，所述非平面半导体主体的最长长度沿着第一维度延伸。所述IC结构还包括一对掺杂阱，所述一对掺杂阱设置在所述衬底中，所述阱包含一对所述半导体主体并且沿着所述第一维度或与所述第一维度正交的第二维度彼此对准。所述IC结构还包括隔离电介质，所述隔离电介质设置在所述掺杂阱之上并且包围所述多个非平面半导体主体。所述IC结构还包括栅极电极，所述栅极电极设置在所述一对掺杂阱之间的所述隔离电介质之上，如果所述阱在所述第二维度上对准，则所述栅极电极限定所述第一维度上的栅极长度(Lg)；并且如果所述阱在所述第一维度上对准，则所述栅极电极限定所述第二维度上的Lg。所述IC结构还包括源极区，所述源极区位于所述一对半导体主体中的第一半导体主体中；以及漏极区，所述漏极区位于所述一对半导体主体中的第二半导体主体中。
为促进第二实施例，IC结构还包括所述非平面半导体主体中的第三非平面半导体主体，所述非平面半导体主体中的第三非平面半导体主体设置在所述衬底的位于所述一对掺杂阱之外的区域中。所述IC结构还包括第二栅极电极，所述第二栅极电极设置在所述第三非平面半导体主体之上。所述IC结构还包括第二源极和漏极接触部，所述第二源极和漏极接触部着陆在所述第三非平面半导体主体上。
为促进第二实施例，在所述衬底之上排列的所述多个半导体主体中的每个半导体主体是在所述第二维度上延伸的所述衬底的第一宽度之上间隔开的一群半导体主体中的一个半导体主体。所述一对掺杂阱至少在所述第一宽度之上延伸并且在所述第一维度上彼此对准。在所述第二维度上的所述栅极电极长度Lg至少等于所述第一宽度。
为促进第二实施例，在所述衬底之上排列的所述多个半导体主体中的每个半导体主体是在所述第二维度上延伸的所述衬底的第一宽度之上间隔开的一群半导体主体中的一个半导体主体。所述一对掺杂阱至少在所述第一宽度之上延伸并且在所述第二维度上彼此对准。在所述第二维度上的所述栅极电极长度Lg小于或等于所述半导体主体的最长长度。
在一个或多个第三实施例中，在衬底的第一部分之上制造高电压场效应晶体管(FET)的方法包括在衬底之上形成在周围的隔离电介质之上延伸的非平面半导体主体。所述方法还包括通过穿过一对所述半导体主体进行注入来在所述衬底中形成单独的掺杂阱。所述方法还包括在所述掺杂阱之间的所述隔离电介质之上沉积栅极电极。所述方法还包括在电耦合到所述掺杂阱的所述一对半导体主体中形成源极/漏极区。所述方法还包括形成所述源极/漏极区的扩散接触部。
为促进以上紧邻的实施例，该方法还包括在所述衬底的第二部分之上的第二区中形成非平面FET。所述非平面FET的形成还包括在位于所述掺杂阱之外的所述非平面半导体主体中的一个或多个非平面半导体主体之上形成栅极叠置体。所述非平面FET的形成还包括在位于所述掺杂阱之外的所述一个或多个非平面半导体主体中形成第二源极/漏极区。所述非平面FET的形成还包括形成所述第二源极/漏极区的第二扩散接触部。
为促进以上的实施例，该方法还包括对所述栅极电极进行掺杂并且通过将与所述掺杂阱相同的导电类型的杂质注入到所述栅极电极中并穿过与所述栅极电极相邻的所述隔离电介质来形成隔离的掺杂阱的尖端部分。
为促进以上的实施例，形成所述源极/漏极区还包括形成：位于所述一对半导体主体中的第一半导体主体中的第一对源极/漏极区，以及位于所述一对半导体主体中的第二个半导体主体中的第二对源极/漏极区。形成所述扩散接触部还包括形成所述第一对源极/漏极区的第一对源极/漏极接触部和所述第二对源极/漏极区的第二对扩散接触部。所述方法还包括使所述第一对扩散接触部以电并行的方式进行互连并且使所述第二对扩散接触部以电并行的方式进行互连。
为促进以上的方法，在所述掺杂阱之外的所述非平面半导体主体中的一个或多个非平面半导体主体之上形成栅极叠置体的形成还包括在电耦合到所述掺杂阱的所述一对半导体主体中的每个半导体主体之上形成虚设栅极叠置体。
在一个或多个第四实施例中，片上系统(SOC)包括处理器逻辑电路。片上系统(SOC)包括存储器电路，所述存储器电路耦合到所述处理器逻辑电路。片上系统(SOC)包括RF电路，所述RF电路耦合到所述处理器逻辑电路并且包括无线电发射电路和无线电接收器电路。片上系统(SOC)包括功率管理电路，所述功率管理电路包括用于接收DC电源的输入；以及耦合到所述处理器逻辑电路、所述存储器电路、或所述RF电路的至少其中之一的输出。所述RF电路或功率管理电路的至少其中之一包括扩展的漏极场效应晶体管(FET)，所述RF电路或功率管理电路的至少其中之一还包括根据以上实施例中的任一项所述的集成电路(IC)结构。
在一个或多个第五实施例中，片上系统(SOC)包括处理器逻辑电路。片上系统(SOC)包括存储器电路，所述存储器电路耦合到所述处理器逻辑电路。片上系统(SOC)包括RF电路，所述RF电路耦合到所述处理器逻辑电路并且包括无线电发射电路和无线电接收器电路。片上系统(SOC)包括功率管理电路，所述功率管理电路包括用于接收DC电源的输入；以及耦合到所述处理器逻辑电路、所述存储器电路、或所述RF电路的至少其中之一的输出。所述RF电路或功率管理电路的至少其中之一包括设置在所述衬底的第一区之上的高电压FET。所述高电压FET还包括一对非平面半导体主体，所述非平面半导体主体均从所述衬底中的掺杂阱延伸，沟道区位于所述一对非平面半导体主体之间并且将所述掺杂阱分隔开。所述高电压FET还包括源极区，所述源极区位于所述非平面半导体主体中的第一非平面半导体主体中。所述高电压FET还包括漏极区，所述漏极区位于所述非平面半导体主体中的第二非平面半导体主体中。所述高电压FET还包括栅极叠置体，所述栅极叠置体设置在沟道区之上。
为促进第五实施例，所述RF电路或功率管理电路的至少其中之一包括设置在所述衬底的第二区之上的非平面FET。所述非平面FET还包括第三非平面半导体主体。所述非平面FET还包括第二源极区和第二漏极区，所述第二源极区和第二漏极区设置在所述第三非平面半导体主体内并且由第二沟道区分隔开。所述非平面FET还包括第二栅极叠置体，所述第二栅极叠置体设置在所述第二沟道区之上。
为促进以上紧邻的实施例，所述源极区是位于所述一对非平面半导体主体中的第一非平面半导体主体中的一对重掺杂区的其中之一。所述漏极区是位于所述一对非平面半导体主体中的第二非平面半导体主体中的一对重掺杂区的其中之一。所述短沟道和高电压FET还包括扩散接触部，所述扩散接触部的其中之一着陆在所述重掺杂区、所述第二源极区、以及所述第二漏极区中的每个区上。
为促进第一实施例，所述一对非平面半导体主体处于在所述衬底之上排列的更大的多个非平面半导体主体中，所述非平面半导体主体平行取向，所述非平面半导体主体的最长长度沿着第一维度延伸。所述掺杂阱包含所述一对半导体主体并且沿着所述第一维度或与所述第一维度正交的第二维度彼此对准。如果所述掺杂阱在所述第二维度上对准，则所述栅极电极限定所述第一维度上的栅极长度(Lg)；并且如果所述阱在所述第一维度上对准，则所述栅极电极限定所述第二维度上的Lg。
为促进以上紧邻的实施例，在所述衬底之上排列的所述多个半导体主体中的每个半导体主体是一群半导体主体中的一个半导体主体，每个群在所述第二维度上延伸的所述衬底的第一宽度之上间隔开。所述一对掺杂阱至少在所述第一宽度之上延伸并且在所述第一维度上彼此对准。在所述第二维度上的所述栅极电极长度Lg至少等于所述第一宽度。
为促进以上的实施例，在所述衬底之上排列的所述多个半导体主体中的每个半导体主体是一群半导体主体中的一个半导体主体，每个群在所述第二维度上延伸的所述衬底的第一宽度之上间隔开。所述一对掺杂阱至少在所述第一宽度之上延伸并且在所述第二维度上彼此对准；并且在所述第二维度上的所述栅极电极长度Lg小于或等于所述半导体主体的最长长度。
然而，上述实施例在这方面不受限制，并且在各个实施方式中，上述实施例可以包括：仅采取这些特征的子集；采取这些特征的不同顺序；采取这些特征的不同的组合；和/或采取除明确列出的那些特征以外的附加特征。因此，应当参考所附权利要求以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (16)

1.一种集成电路结构，包括：
多个非平面主体，每个均包括半导体；
在衬底层的第一区之上的第一场效应晶体管，所述第一场效应晶体管是高电压场效应晶体管，其中，所述第一场效应晶体管包括：
所述非平面主体中的第一非平面主体和第二非平面主体，所述第一非平面主体和所述第二非平面主体从所述衬底层中的包括杂质掺杂剂的阱区延伸；
第一沟道区，所述第一沟道区位于所述第一非平面主体和所述第二非平面主体之间并且位于所述阱区之间；
重掺杂的第一源极区、重掺杂的第二源极区以及所述第一源极区与所述第二源极区之间的标称掺杂区，所述第一源极区、所述第二源极区以及所述第一源极区与所述第二源极区之间的所述标称掺杂区位于所述非平面主体中的所述第一非平面主体中；
重掺杂的第一漏极区、重掺杂的第二漏极区以及所述第一漏极区与所述第二漏极区之间的标称掺杂区，所述第一漏极区、所述第二漏极区以及所述第一漏极区与所述第二漏极区之间的所述标称掺杂区位于所述非平面主体中的所述第二非平面主体中；以及
第一栅极叠置体，所述第一栅极叠置体在所述第一沟道区之上；以及
在所述衬底层的第二区之上的第二场效应晶体管，所述第二场效应晶体管是低电压逻辑场效应晶体管，其中，所述第二场效应晶体管包括：
所述非平面主体中的第三非平面主体；
第三源极区，所述第三源极区在所述非平面主体中的所述第三非平面主体中；
第三漏极区，所述第三漏极区在所述非平面主体中的所述第三非平面主体中；
第二沟道区，所述第二沟道区在所述非平面主体中的所述第三非平面主体中，所述第二沟道区位于所述第三源极区和所述第三漏极区之间；以及
第二栅极叠置体，所述第二栅极叠置体在所述第二沟道区之上。
2.根据权利要求1所述的集成电路结构，其中：
所述第一沟道区包括所述衬底层的平面部分；并且
所述第一栅极叠置体还包括电介质材料，所述电介质材料在所述第一沟道区之上并且布置在所述第一非平面主体和所述第二非平面主体周围。
3.根据权利要求2所述的集成电路结构，其中：
所述第一栅极叠置体包括在所述电介质材料之上的多晶硅电极；并且
所述第二栅极叠置体包括金属电极和第二电介质材料，所述第二电介质材料具有的等效氧化物厚度(EOT)比所述电介质材料的等效氧化物厚度(EOT)低。
4.根据权利要求1所述的集成电路结构，其中：
所述阱区具有第一导电类型，所述第一导电类型与所述第一沟道区的导电类型互补；
所述非平面主体中的所述第一非平面主体具有所述第一导电类型并且电连接到所述阱区中的第一阱区；并且
所述非平面主体中的所述第二非平面主体具有所述第一导电类型并且电连接到所述阱区中的第二阱区。
5.根据权利要求1所述的集成电路结构，其中：
所述第一场效应晶体管还包括一对虚设栅极叠置体，第一虚设栅极叠置体在所述非平面主体中的所述第一非平面主体之上，并且第二虚设栅极叠置体在所述非平面主体中的所述第二非平面主体之上。
6.根据权利要求1所述的集成电路结构，其中：
所述第一场效应晶体管还包括一对虚设栅极叠置体，第一虚设栅极叠置体在所述非平面主体中的所述第一非平面主体之上，并且第二虚设栅极叠置体在所述非平面主体中的所述第二非平面主体之上，其中，所述虚设栅极叠置体中的每个虚设栅极叠置体包括与所述第二栅极叠置体大体上相同的材料。
7.根据权利要求1所述的集成电路结构，其中：
所述第一场效应晶体管和所述第二场效应晶体管均还包括扩散接触部，所述扩散接触部中的各个扩散接触部着陆在所述第一源极区和所述第二源极区、所述第一漏极区和所述第二漏极区、以及所述第三源极区和所述第三漏极区中的各个区上。
8.一种制造集成电路结构的方法，所述方法包括：
形成多个非平面主体，每个均包括半导体；
在衬底层的第一区之上形成第一场效应晶体管，所述第一场效应晶体管是高电压场效应晶体管，其中，所述第一场效应晶体管包括：
所述非平面主体中的第一非平面主体和第二非平面主体，所述第一非平面主体和所述第二非平面主体从所述衬底层中的包括杂质掺杂剂的阱区延伸；
第一沟道区，所述第一沟道区位于所述第一非平面主体和所述第二非平面主体之间并且位于所述阱区之间；
重掺杂的第一源极区、重掺杂的第二源极区以及所述第一源极区与所述第二源极区之间的标称掺杂区，所述第一源极区、所述第二源极区以及所述第一源极区与所述第二源极区之间的所述标称掺杂区位于所述非平面主体中的所述第一非平面主体中；
重掺杂的第一漏极区、重掺杂的第二漏极区以及所述第一漏极区与所述第二漏极区之间的标称掺杂区，所述第一漏极区、所述第二漏极区以及所述第一漏极区与所述第二漏极区之间的所述标称掺杂区位于所述非平面主体中的所述第二非平面主体中；以及
第一栅极叠置体，所述第一栅极叠置体在所述第一沟道区之上；以及
在所述衬底层的第二区之上形成第二场效应晶体管，所述第二场效应晶体管是低电压逻辑场效应晶体管，其中，所述第二场效应晶体管包括：
所述非平面主体中的第三非平面主体；
第三源极区，所述第三源极区在所述非平面主体中的所述第三非平面主体中；
第三漏极区，所述第三漏极区在所述非平面主体中的所述第三非平面主体中；
第二沟道区，所述第二沟道区在所述非平面主体中的所述第三非平面主体中，所述第二沟道区位于所述第三源极区和所述第三漏极区之间；以及
第二栅极叠置体，所述第二栅极叠置体在所述第二沟道区之上。
9.根据权利要求8所述的方法，其中：
所述第一沟道区包括所述衬底层的平面部分；并且
所述第一栅极叠置体还包括电介质材料，所述电介质材料在所述第一沟道区之上并且布置在所述第一非平面主体和所述第二非平面主体之间周围。
10.根据权利要求9所述的方法，其中：
所述第一栅极叠置体包括在所述电介质材料之上的多晶硅电极；并且
所述第二栅极叠置体包括金属电极和第二电介质材料，所述第二电介质材料具有的等效氧化物厚度(EOT)比所述电介质材料的等效氧化物厚度(EOT)低。
11.根据权利要求8所述的方法，其中：
所述阱区具有第一导电类型，所述第一导电类型与所述第一沟道区的导电类型互补；
所述非平面主体中的所述第一非平面主体具有所述第一导电类型并且电连接到所述阱区中的第一阱区；并且
所述非平面主体中的所述第二非平面主体具有所述第一导电类型并且电连接到所述阱区中的第二阱区。
12.根据权利要求8所述的方法，其中：
所述第一场效应晶体管还包括一对虚设栅极叠置体，第一虚设栅极叠置体在所述非平面主体中的所述第一非平面主体之上，并且第二虚设栅极叠置体在所述非平面主体中的所述第二非平面主体之上。
13.根据权利要求8所述的方法，其中：
所述第一场效应晶体管还包括一对虚设栅极叠置体，第一虚设栅极叠置体在所述非平面主体中的所述第一非平面主体之上，并且第二虚设栅极叠置体在所述非平面主体中的所述第二非平面主体之上，其中，所述虚设栅极叠置体中的每个虚设栅极叠置体包括与所述第二栅极叠置体大体上相同的材料。
14.根据权利要求8所述的方法，其中：
所述第一场效应晶体管和所述第二场效应晶体管均还包括扩散接触部，所述扩散接触部中的各个扩散接触部着陆在所述第一源极区和所述第二源极区、所述第一漏极区和所述第二漏极区、以及所述第三源极区和所述第三漏极区中的各个区上。
15.一种片上系统，包括：
处理器逻辑电路；
存储器电路，所述存储器电路耦合到所述处理器逻辑电路；
RF电路，所述RF电路耦合到所述处理器逻辑电路并且包括无线电发射电路和无线电接收器电路；以及
功率管理电路，所述功率管理电路包括用于接收DC电源的输入，以及耦合到所述处理器逻辑电路、所述存储器电路、或所述RF电路的至少其中之一的输出，其中，所述RF电路或所述功率管理电路的至少其中之一包括根据权利要求1-7中任一项所述的集成电路结构。
16.一种计算机平台，包括：
根据权利要求15所述的片上系统；以及
耦合到所述片上系统的电源。
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