TWI703727B - 積體電路 - Google Patents

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Abstract

一種積體電路包括邏輯電路與放大電路，特別是低雜訊放大電路。放大電路包括至少一第一電晶體。第一電晶體的閘極耦接訊號輸入端，且第一電晶體的源極區與汲極區分別形成於閘極兩側的第一電晶體的井區中，其中源極區耦接一參考電壓端，且源極區的片電阻低於汲極區的片電阻。邏輯電路則包括至少一第二電晶體，第二電晶體的源極區的片電阻以及汲極區的片電阻相等。

Description

積體電路
本發明是有關於一種具有汲極和源極為對稱結構的電晶體以及汲極和源極為不對稱結構的電晶體的積體電路，且特別是有關於一種具有低雜訊放大電路的積體電路。
金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)常被廣泛用於形成各種的數位與類比電路，包括功率放大器(Power Amplifier，PA)和低雜訊放大器(Low Noise Amplifier，LNA)等電路中。一般的MOSFET結構，以閘極為中心，汲極和源極為對稱結構，因此，在電晶體的操作使用時，汲極和源極所施加的電位是可以互相對調的。為達到應用電壓的可靠度需求，MOSFET結構中包含有淺摻雜汲極(low-doped drain，LDD)區、或環狀摻雜(halo implantation)區，以改善熱載子效應(hot-carrier effect，HCE)。然而，LDD區和halo區的存在會造成寄生電阻(parasitic resistance，Rs)值上升或有效的通道長度上升，而使得LNA電路的雜訊指數(noise figure，NF)變差。
本發明提供一種積體電路，包括放大電路與邏輯電路，其中的放大電路特別是一種低雜訊放大電路，包括具有汲極和源極為不對稱結構的電晶體，可以有效降低雜訊指數且容易整合於MOSFET製程中。
本發明的積體電路，包括形成於基底上的低雜訊放大電路與邏輯電路。低雜訊放大電路包括至少一第一電晶體。第一電晶體包括第一井區、第一閘極、第一源極區與第一汲極區。第一閘極形成於第一井區上並耦接訊號輸入端。第一源極區與第一汲極區分別形成於第一閘極兩側的第一井區中，其中第一源極區耦接參考電壓端，且第一源極區的片電阻低於第一汲極區的片電阻。邏輯電路包括至少一第二電晶體，第二電晶體包括第二井區、第二閘極、第二源極區與第二汲極區。第二閘極形成於第二井區上。第二源極區與第二汲極區分別形成於第二閘極兩側的第二井區中，其中第二源極區的片電阻以及第二汲極區的片電阻相等。
本發明的積體電路包括低雜訊放大電路與邏輯電路。低雜訊放大電路包括至少一第一電晶體。邏輯電路包括至少一第二電晶體。其中第一電晶體的第一源極的片電阻低於第一電晶體的第一汲極的片電阻，第二電晶體的第二源極的片電阻以及第二電晶體的第二汲極的片電阻相等。
本發明的積體電路包括低雜訊放大電路與邏輯電路。低雜訊放大電路包括至少一第一電晶體。邏輯電路包括至少一第二 電晶體。其中第一電晶體的第一源極的片電阻低於第一電晶體的第一汲極的片電阻，第二電晶體的第二源極的片電阻以及第二電晶體的第二汲極的片電阻均等於第一電晶體的第一汲極的片電阻。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100:積體電路
102:基底
104:低雜訊放大電路
106:邏輯電路
200:第一電晶體
202:第一井區
203:第一閘極氧化物
204:第一閘極
206、306、406、506、606、706:第一源極區
206a、208a、220a、222a、306a、406a、506a、606a、706a:重摻雜區
206b、208b、220b、222b、306b、406b、506b、606b、706b:LDD區
208:第一汲極區
208c、606c:環狀摻雜區
210:訊號輸入端
212:參考電壓端
214:第二電晶體
216:第二井區
217:第二閘極氧化物
218:第二閘極
220:第二源極區
222:第二汲極區
224a、224b、224c、224d、524a、524b:間隙壁
800:低雜訊放大電路
802、804:被動元件
d:深度
w1、w2:寬度
SIGin:類比訊號輸入端
SIGout:類比訊號輸出端
Vcc:供電電壓端
圖1是依照本發明的第一實施例的一種積體電路的俯視簡圖。
圖2是圖1之積體電路的剖面示意圖。
圖3是第一實施例的第一電晶體的另一種態樣的結構剖面示意圖。
圖4是第一實施例的第一電晶體的再一種態樣的結構剖面示意圖。
圖5是第一實施例的第一電晶體的又一種態樣的結構剖面示意圖。
圖6是第一實施例的第一電晶體的又一種態樣的結構剖面示意圖。
圖7是第一實施例的第一電晶體的又一種態樣的結構剖面示意圖。
圖8是依照本發明的第二實施例的低雜訊放大電路示意圖。
圖9A是本發明的第一實施例的第一電晶體與第二電晶體在不同的閘極通道長度(Gate channel length)和相同偏壓條件下之源極至汲極的導通電阻的曲線示意圖。
圖9B本發明的第一實施例的第一電晶體與第二電晶體在相同的元件尺寸和相同偏壓條件下之雜訊指數-頻率的曲線示意圖。
以下列舉一些實施例並配合所附圖式來進行更為詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。另外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語；也就是指包含但不限於。而且，文中所提到的方向性用語，例如：「上」、「下」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。
圖1是依照本發明的第一實施例的一種積體電路的俯視簡圖。圖2是圖1之積體電路的結構剖面示意圖。
請先參照圖1所示的簡圖，其中表示第一實施例的積體電路100包括形成於基底102上的放大電路(如低雜訊放大電路104)與邏輯電路106，且其中省略了低雜訊放大電路104與邏輯電路106的大部分構件，其詳細構造請參照圖2之剖面示意圖。
請參照圖2。第一實施例的積體電路100的低雜訊放大電路104包括形成於基底102上的至少一第一電晶體200。圖2中以一個第一電晶體200作代表，但是本發明不以此為限。關於基底102的材料並無特別限定。在某些實施例中，基底102可為：矽或鍺半導體、或化合物半導體。第一電晶體200則包括第一井區202、第一閘極氧化物203、第一閘極204、第一源極區206與第一汲極區208。第一井區202是形成於基底102內。關於第一井區202的摻雜型態並無特別限定，只要與第一源極區206與第一汲極區208相反即可。在一實施例中，第一井區202的摻雜型態為P型；在另一實施例中，第一井區202的摻雜型態為N型。另外，關於第一井區202的形成位置也可以根據不同設計而有其它變化，並不限定在本實施例；譬如，在另一實施例中，第一井區202可形成於基底102上。
第一閘極204形成於第一井區202上。第一閘極204的材料可列舉如摻雜多晶矽、鉭(Ta)、氮化鉭(TaN)、碳化鉭(TaC)、鎢(W)等。第一閘極氧化物203形成於第一閘極204與第一井區202之間。在本實施例中，第一閘極204兩側壁設置有間隙壁224a、224b。間隙壁224a、224b的材料並未特別限定，可列舉如二氧化矽、氮氧化矽等。低雜訊放大電路的第一電晶體200中的第一閘極204會耦接至一訊號輸入端210，即為類比訊號輸入端。
第一源極區206與第一汲極區208分別形成於第一閘極204兩側第一井區202中。第一源極區206包括一重摻雜區206a 及一淺摻雜汲極(LDD)區206b。第一汲極區208包括一重摻雜區208a及一LDD區208b。LDD區206b位在第一閘極204與重摻雜區206a之間，而LDD區208b位在第一閘極204與重摻雜區208a之間。在本實施例中，第一源極區206耦接一參考電壓端212，相較於第一汲極區208的操作電壓，該參考電壓端212為一低電壓或接地。在圖2中，為了使第一電晶體200的第一源極區206的片電阻低於第一汲極區208的片電阻，可調整第一源極區206的重摻雜區206a的摻雜濃度，使其大於第一汲極區208的重摻雜區208a的摻雜濃度。這裡所謂的「片電阻」，是用歐姆每平方單位來計量的電阻值，亦即不隨源極區、汲極區寬度不同而改變。以下說明書中所提到的片電阻意義相同，將不再加以說明。增加第一源極區206的重摻雜區206a的摻雜濃度，可以降低第一源極區206的片電阻及/或有效的通道長度，達到降低雜訊指數(NF)的目的。同時，第一汲極區208的重摻雜區208a的摻雜濃度，低於第一源極區206的重摻雜區206a的摻雜濃度，以維持LNA電路的汲極可靠度特性(如崩潰電壓和熱載子效應)。
請繼續參照圖2。第一實施例的積體電路100的邏輯電路106包括至少一第二電晶體214。圖2中以一個作代表，但是本發明不以此為限。第二電晶體214包括第二井區216、第二閘極氧化物217、第二閘極218、第二源極區220與第二汲極區222。第二井區216形成於基底102內，第一井區202與第二井區216不必為相同的井區，且第二井區216的摻雜型態和第一井區相同。另 外，關於第二井區216的形成位置也可以根據不同設計而有其它變化，並不限定在本實施例；譬如，在另一實施例中，第二井區216可形成於基底102上。第二閘極218形成於第二井區216上。第二閘極氧化物217形成於第二閘極218與第二井區216之間。第二閘極218的材料選擇可參考第一閘極204，故不再贅述。在本實施例中，第二閘極218兩側壁亦設置有間隙壁224c、224d。間隙壁224c、224d的材料選擇可參考間隙壁224a、224b，故不再贅述。第二源極區220與第二汲極區222分別形成於第二閘極218兩側第二井區216中。第二源極區及第二汲極區亦均各自包括一重摻雜區220a、222a及LDD區220b、222b。第二源極區220及第二汲極區222的LDD區220b、222b分別位在第二閘極218與第二源極區220的重摻雜區220a及第二閘極218與第二汲極區222的重摻雜區222a之間。而第二源極區220的摻雜濃度(重摻雜區220a與LDD區220b的摻雜濃度)以及第二汲極區222的摻雜濃度(重摻雜區222a與LDD區222b的摻雜濃度)相同。第二電晶體214的汲極和源極為對稱結構，因此，在電晶體的操作使用時，汲極和源極所施加的電位是可以互相對調的。在一實施例中，第二源極區220的摻雜濃度(重摻雜區220a與LDD區220b的摻雜濃度)以及第二汲極區222的摻雜濃度(重摻雜區222a與LDD區222b的摻雜濃度)均等於第一汲極區208的摻雜濃度(重摻雜區208a與LDD區208b的摻雜濃度)，可以保持LNA電路的第一電晶體200的汲極特性(如崩潰電壓和熱載子效應)和邏輯電路106的第二電 晶體214相同。所有重摻雜區和淺摻雜區的摻雜型態可為N型或P型。關於摻雜劑(dopant)的種類並無特別限定，摻雜型態若是N型，在矽晶圓中，則可使用如磷(P)、砷(As)或其他適合的n型摻雜劑；依此類推。所有重摻雜區和淺摻雜區的深度則可根據摻雜能量來決定。
除了調整第一源極區206的重摻雜區206a的摻雜濃度大於第一汲極區208的重摻雜區208a的摻雜濃度的手段外，也可選擇維持重摻雜區206a與208a於相同摻雜濃度下，利用較高摻雜能量以增加重摻雜區206a摻雜深度的手段，來達成第一源極區206的片電阻低於第一汲極區208的片電阻的效果。以下將針對其他能夠達成第一源極區206的片電阻低於第一汲極區208的片電阻的態樣進行說明。此外，以下圖式使用與圖2相同的元件符號來表示相同或類似的元件，故不再贅述。另外，為了簡化說明，以下圖式均省略繪製圖2的第二電晶體214。
圖3是第一實施例的第一電晶體的另一種態樣的結構剖面示意圖。
請參照圖3。構成第一源極區306的LDD區306b與重摻雜區306a與圖2的差異在於：LDD區306b的摻雜濃度大於LDD區208b的摻雜濃度。藉此來達到第一源極區306的片電阻低於第一汲極區208的片電阻的結果。在一實施例中，LDD區306b的摻雜濃度與LDD區208b的摻雜濃度的差異在10倍以下。另外，第一源極區306的重摻雜區306a可與第一汲極區208的重摻雜區 208a具有相同的摻雜濃度，以簡化製作流程，讓重摻雜區306a和208a採用同一道摻雜製程完成。然而，本發明並不限於此，重摻雜區306a的摻雜濃度也可以大於或小於重摻雜區208a的摻雜濃度，但藉由將LDD區306b的摻雜濃度調整為大於LDD區208b的摻雜濃度，來達到第一源極區306的片電阻低於第一汲極區208的片電阻的結果。
圖4是第一實施例的第一電晶體的再一種態樣的結構剖面示意圖。
請參照圖4。在本態樣中，構成第一源極區406的LDD區406b與重摻雜區406a與圖2的差異在於：LDD區406b的摻雜深度d比LDD區208b的摻雜深度深。藉由加深第一源極區406的LDD區406b的摻雜深度d，來達到第一源極區406的片電阻低於第一汲極區208的片電阻的結果。在一實施例中，第一源極區406的LDD區406b的深度d與第一汲極區208的LDD區208b的深度的差異在20%以下。至於第一源極區406的重摻雜區406a可與圖3的重摻雜區306a一樣根據需求做調整。
圖5是第一實施例的第一電晶體的又一種態樣的結構剖面示意圖。
請參照圖5，其中顯示第一閘極204靠近第一源極區506的間隙壁524a的寬度w2小於另一側的間隙壁524b的寬度w1。由於間隙壁的寬度決定其對應側的LDD區在間隙壁下方的寬度，所以在本態樣中，LDD區506b在間隙壁下方的寬度比LDD區 208b在間隙壁下方的寬度小。第一源極區506的重摻雜區506a比第一汲極區208的重摻雜區208a更接近第一閘極204，並藉此使第一源極區506的片電阻相對低於第一汲極區208的片電阻。在此態樣的情況下，可以不調整第一源極區506的LDD區506b和重摻雜區506a的摻雜濃度。換句話說，LDD區506b的摻雜濃度和深度可以等於LDD區208b的摻雜濃度和深度，重摻雜區506a和208a的摻雜濃度和深度也相等。然而本發明並不限於此，只要第一源極區506的片電阻相對低於第一汲極區208的片電阻，第一源極區506的LDD區506b和重摻雜區506a的摻雜濃度和深度也可以大於或小於第一汲極區208的LDD區208b和重摻雜區208a的摻雜濃度和深度。
圖6是第一實施例的第一電晶體的又一種態樣的結構剖面示意圖。
請參照圖6，本樣態的第一源極區606除了重摻雜區606a與LDD區606b，還具有一環狀摻雜(halo implantation)區606c環繞於LDD區606b周緣；第一汲極區208也一樣另外包括一環繞於LDD區208b周緣的環狀摻雜區208c。環狀摻雜區606c、208c的摻雜類型通常不同於LDD區606b、208b的摻雜類型，若是LDD區606b、208b為N型，環狀摻雜區606c、208c可採用如硼(B)、鎵(Ga)、銦(In)或其他適合的P型摻雜劑；依此類推。通常，環狀摻雜區是被設計來改善崩潰電壓和熱載子效應。圖6顯示的LDD區606b可具有較高的摻雜濃度，所以利用環狀摻雜區606c 來防止LDD區606b往通道擴散太深，以免影響通道長度。
另外，藉由環狀摻雜區606c、208c的濃度與深度(包含縱向與橫向)可達到第一源極區606的片電阻低於第一汲極區208的片電阻的結果。舉例來說，若是第一源極區606的LDD區606b的摻雜濃度等於第一汲極區208的LDD區208b的摻雜濃度，則可藉由設計第一源極區606的環狀摻雜區606c的摻雜濃度低於第一汲極區208的環狀摻雜區208c的摻雜濃度，來降低第一源極區606的片電阻。在另一態樣中，若是第一源極區606的LDD區606b的摻雜濃度等於第一汲極區208的LDD區208b的摻雜濃度，則可藉由設計第一源極區606的環狀摻雜區606c的深度大於第一汲極區208的環狀摻雜區208c的深度，達到相同的功效。
圖7是第一實施例的第一電晶體的又一種態樣的結構剖面示意圖。
請參照圖7。構成第一源極區706的LDD區706b與重摻雜區706a基本上與圖3的LDD區306b與重摻雜區306a相同，差異是在本態樣中的第一汲極區208還包括環繞LDD區208b周緣的一環狀摻雜區208c，以維持汲極端的可靠度需求；但移除了第一源極區706的環狀摻雜區。環狀摻雜區208c的摻雜類型可參照圖6的說明，故不再贅述。由於環狀摻雜區208c只存在於第一汲極區208，所以能達到第一源極區706的片電阻低於第一汲極區208的片電阻的結果。
傳統積體電路的LNA電路和邏輯電路使用相同的電晶 體，電晶體的汲極和源極為對稱結構，因此，在電晶體的操作使用時，汲極和源極所施加的電位是可以互相對調的。本發明的不對稱結構，藉由改變LNA電路的第一電晶體的源極區設計，包括重摻雜區/淺摻雜區的摻雜濃度/深度，環狀摻雜區的摻雜濃度/深度，或間隙壁寬度，降低第一源極區的片電阻及/或有效的通道長度，達到降低雜訊指數(NF)的目的。同時，維持LNA電路的汲極可靠度特性。
圖8是依照本發明的第二實施例的一種積體電路中的低雜訊放大電路示意圖。
請參照圖8。積體電路中的低雜訊放大電路800可包括一個第一電晶體。第二實施例的第一電晶體可完全參考第一實施例的各種樣態，將不再加以說明。在低雜訊放大電路800中，第一電晶體的第一閘極耦接至類比訊號輸入端SIGin。第一電晶體的第一源極耦接參考電壓端，相較於第一汲極的操作電壓，該參考電壓端為一低電壓或接地，另可設有一個被動元件804(如退化電感)，耦接於第一電晶體的第一源極以及參考電壓端之間。第一電晶體的第一汲極則耦接至提供電源的供電電壓端Vcc，與類比訊號輸出端SIGout。其中，第一電晶體的第一汲極和Vcc之間也可耦接另一被動元件802(如Choke電感)。
圖9A是本發明的第一實施例的第一電晶體與第二電晶體在不同的閘極通道長度(Gate channel length)，相同偏壓和相同閘極寬度(Gate Width)條件下之源極至汲極的導通電阻的曲線示意 圖。
在圖9A中，藉由量測本發明中第一電晶體的源極-通道-汲極在非對稱設計下的導通電阻值(Rch+Rs1+Rd1；這裡，Rs1<Rd1)與第二電晶體的源極-通道-汲極在對稱摻雜濃度下的電阻值(Rch+Rs2+Rd2=Rch+2×Rd2；這裡，Rd2
Figure 108109448-A0305-02-0016-3
Rs2
Figure 108109448-A0305-02-0016-4
Rd1)，可知，本發明中第一電晶體具有較小的導通電阻。圖9A中，當通道長度L為0，其導通電阻值代表第一電晶體的導通電阻值為Rs1+Rd1；第二電晶體的導通電阻值為2×Rd2。
圖9B是本發明的第一實施例的第一電晶體與第二電晶體之雜訊指數-頻率的曲線示意圖。本發明中第一電晶體的源極與汲極不對稱摻雜濃度設計，使第一電晶體的第一源極的片電阻低於第一電晶體的第一汲極的片電阻，因此可以在不變更原有邏輯電路製程以及維持LNA電路的原有汲極特性(如崩潰電壓和熱載子效應)之下，達到改善雜訊指數的目的。從圖9B可得到，相較於傳統對稱的第二電晶體，本發明中第一電晶體可以在相同的頻率下具有較低的雜訊指數。
綜上所述，本發明僅需藉由簡單的製程手段，透過現有MOSFET製程技術(例如：基底互補式金氧半(Bulk Complementary Metal-Oxide-Semiconductor，Bulk CMOS)製程技術、絕緣層上矽(Silicon On Insulator，SOI)製程技術、鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)製程技術、接面型場效電晶體(Junction Field-Effect Transistor，JFET)製程技術或是高電子遷移 率電晶體(High Electron Mobility Transistor，HEMT)製程技術)，使第一電晶體的第一源極的片電阻低於第一電晶體的第一汲極的片電阻，可以在一般MOSFET製程，不改變閘極通道長度與維持MOSFET原有汲極可靠度特性之情況下，兼顧汲極區的耐崩潰電壓和改善熱載子效應特點，此外，還能夠更進一步應用於低雜訊放大器等裝置中，降低雜訊指數，但本發明優點不僅以此為限。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:積體電路
102:基底
200:第一電晶體
202:第一井區
203:第一閘極氧化物
204:第一閘極
206:第一源極區
206a、208a、220a、222a:重摻雜區
206b、208b、220b、222b:LDD區
208:第一汲極區
210:訊號輸入端
212:參考電壓端
214:第二電晶體
216:第二井區
217:第二閘極氧化物
218:第二閘極
220:第二源極區
222:第二汲極區
224a、224b、224c、224d:間隙壁

Claims (19)

  1. 一種積體電路，包括形成於一基底的一低雜訊放大電路與一邏輯電路，其中：所述低雜訊放大電路包括至少一第一電晶體，所述第一電晶體包括：一第一井區；一第一閘極，形成於所述第一井區上並耦接一訊號輸入端；以及一第一源極區與一第一汲極區，分別形成於所述第一閘極兩側的所述第一井區中，其中所述第一源極區耦接一參考電壓端，且所述第一源極區的片電阻低於所述第一汲極區的片電阻；以及所述邏輯電路包括至少一第二電晶體，所述第二電晶體包括：一第二井區；一第二閘極，形成於所述第二井區上；以及一第二源極區與一第二汲極區，分別形成於所述第二閘極兩側的所述第二井區中，其中所述第二源極區的片電阻與所述第二汲極區的片電阻相等。
  2. 如申請專利範圍第1項所述的積體電路，其中所述第二源極區的片電阻與所述第二汲極區的片電阻等於所述第一汲極區的片電阻。
  3. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區，所述第一源極區的所述重摻雜區的摻雜濃度大於所述第一汲極區的所述重摻雜區的摻雜濃度。
  4. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區，所述第一源極區的所述重摻雜區的摻雜深度大於所述第一汲極區的所述重摻雜區的摻雜深度
  5. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區以及位在所述閘極與所述重摻雜區之間的一淺摻雜汲極(LDD)區，所述第一源極區的所述LDD區的摻雜濃度大於所述第一汲極區的所述LDD區的摻雜濃度。
  6. 如申請專利範圍第5項所述的積體電路，其中所述第一源極區的所述LDD區的摻雜濃度與所述第一汲極區的所述LDD區的摻雜濃度的差異在10倍以下。
  7. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區以及位在所述閘極與所述重摻雜區之間的一淺摻雜汲極(LDD)區，所述第一源極區的所述LDD區的深度比所述第一汲極區的所述LDD區的深度深。
  8. 如申請專利範圍第7項所述的積體電路，其中所述第一源極區的所述LDD區的所述深度與所述第一汲極區的所述LDD區的所述深度的差異在20%以下。
  9. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區，所述第一源極區的所述重摻雜區比所述第一汲極區的所述重摻雜區接近所述第一閘極。
  10. 如申請專利範圍第9項所述的積體電路，更包括數個間隙壁，分別設置於所述第一閘極的兩側壁，且接近所述第一源極區的所述間隙壁的寬度比接近所述第一汲極區的所述間隙壁的寬度薄。
  11. 如申請專利範圍第1項所述的積體電路，其中所述第二源極區的摻雜濃度以及所述第二汲極區的摻雜濃度均等於所述第一汲極區的摻雜濃度。
  12. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區、位在所述閘極與所述重摻雜區之間的一淺摻雜汲極(LDD)區以及環繞於所述LDD區周緣的一環狀摻雜(halo implantation)區，其中所述環狀摻雜區與所述LDD區的摻雜類型不同。
  13. 如申請專利範圍第12項所述的積體電路，其中所述第一汲極區的所述環狀摻雜區的摻雜濃度大於所述第一源極區的所述環狀摻雜區的摻雜濃度。
  14. 如申請專利範圍第12項所述的積體電路，其中所述第一汲極區的所述環狀摻雜區的深度大於所述第一源極區的所述環狀摻雜區的深度。
  15. 如申請專利範圍第1項所述的積體電路，其中所述第一源極區與所述第一汲極區均包括一重摻雜區以及位在所述閘極與所述重摻雜區之間的一淺摻雜汲極(LDD)區，且所述第一汲極區更包括環繞於所述第一汲極區的所述LDD區周緣的一環狀摻雜(halo implantation)區，其中所述環狀摻雜區與所述LDD區的摻雜類型不同。
  16. 一種積體電路，包括一低雜訊放大電路與一邏輯電路，其中：所述低雜訊放大電路包括至少一第一電晶體；以及所述邏輯電路包括至少一第二電晶體，其中所述第一電晶體的第一源極的片電阻低於所述第一電晶體的第一汲極的片電阻，所述第二電晶體的一第二源極的片電阻與所述第二電晶體的一第二汲極的片電阻相等。
  17. 如申請專利範圍第16項所述的積體電路，其中所述第一電晶體的一第一閘極耦接一類比訊號輸入端；所述第一電晶體的所述第一源極耦接一參考電壓端；以及所述第一電晶體的所述第一汲極耦接一類比訊號輸出端。
  18. 申請專利範圍第16項所述的積體電路，其中所述低雜訊放大電路更包括一被動元件，耦接於所述第一電晶體的所述第一源極以及所述參考電壓端之間。
  19. 一種積體電路，包括一低雜訊放大電路與一邏輯電路，其中：所述低雜訊放大電路包括至少一第一電晶體；以及所述邏輯電路包括至少一第二電晶體，其中所述第一電晶體的第一源極的片電阻低於所述第一電晶體的第一汲極的片電阻，所述第二電晶體的第二源極的片電阻以及所述第二電晶體的第二汲極的片電阻均等於所述第一電晶體的所述第一汲極的片電阻。
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