CN111725209A - 集成电路 - Google Patents

集成电路 Download PDF

Info

Publication number
CN111725209A
CN111725209A CN201910370062.4A CN201910370062A CN111725209A CN 111725209 A CN111725209 A CN 111725209A CN 201910370062 A CN201910370062 A CN 201910370062A CN 111725209 A CN111725209 A CN 111725209A
Authority
CN
China
Prior art keywords
region
transistor
drain region
drain
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910370062.4A
Other languages
English (en)
Inventor
赵传珍
王是琦
许淑媛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Richwave Technology Corp
Original Assignee
Richwave Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Richwave Technology Corp filed Critical Richwave Technology Corp
Publication of CN111725209A publication Critical patent/CN111725209A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种集成电路包括逻辑电路与放大电路，特别是低噪声放大电路。放大电路包括至少一第一晶体管。第一晶体管的栅极耦接信号输入端，且第一晶体管的源极区与漏极区分别形成于栅极两侧的第一晶体管的井区中，其中源极区耦接一参考电压端，且源极区的片电阻低于漏极区的片电阻。逻辑电路则包括至少一第二晶体管，第二晶体管的源极区的片电阻以及漏极区的片电阻相等。

Description

集成电路
技术领域
本发明是有关于一种具有漏极和源极为对称结构的晶体管以及漏极和源极为不对称结构的晶体管的集成电路，且特别是有关于一种具有低噪声放大电路的集成电路。
背景技术
金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)常被广泛用于形成各种的数字与模拟电路，包括功率放大器(PowerAmplifier，PA)和低噪声放大器(Low Noise Amplifier，LNA)等电路中。一般的MOSFET结构，以栅极为中心，漏极和源极为对称结构，因此，在晶体管的操作使用时，漏极和源极所施加的电位是可以互相对调的。为达到应用电压的可靠度需求，MOSFET结构中包含有轻掺杂漏极(Lightly-Doped Drain，LDD)区、或环状掺杂(Halo Implantation)区，以改善热载子效应(Hot-Carrier Effect，HCE)。然而，LDD区和halo区的存在会造成寄生电阻(ParasiticResistance，Rs)值上升或有效的沟道长度(Effective Channel Length)上升，而使得LNA电路的噪声指数(Noise Figure，NF)变差。
发明内容
本发明提供一种集成电路，包括放大电路与逻辑电路，其中的放大电路特别是一种低噪声放大电路，包括具有漏极和源极为不对称结构的晶体管，可以有效降低噪声指数且容易整合于MOSFET工艺中。
本发明的集成电路，包括形成于基底上的低噪声放大电路与逻辑电路。低噪声放大电路包括至少一第一晶体管。第一晶体管包括第一井区、第一栅极、第一源极区与第一漏极区。第一栅极形成于第一井区上并耦接信号输入端。第一源极区与第一漏极区分别形成于第一栅极两侧的第一井区中，其中第一源极区耦接参考电压端，且第一源极区的片电阻低于第一漏极区的片电阻。逻辑电路包括至少一第二晶体管，第二晶体管包括第二井区、第二栅极、第二源极区与第二漏极区。第二栅极形成于第二井区上。第二源极区与第二漏极区分别形成于第二栅极两侧的第二井区中，其中第二源极区的片电阻以及第二漏极区的片电阻相等。
本发明的集成电路包括低噪声放大电路与逻辑电路。低噪声放大电路包括至少一第一晶体管。逻辑电路包括至少一第二晶体管。其中第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，第二晶体管的第二源极的片电阻以及第二晶体管的第二漏极的片电阻相等。
本发明的集成电路包括低噪声放大电路与逻辑电路。低噪声放大电路包括至少一第一晶体管。逻辑电路包括至少一第二晶体管。其中第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，第二晶体管的第二源极的片电阻以及第二晶体管的第二漏极的片电阻均等于第一晶体管的第一漏极的片电阻。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种集成电路的俯视简图。
图2是图1的集成电路的剖面示意图。
图3是第一实施例的第一晶体管的另一种态样的结构剖面示意图。
图4是第一实施例的第一晶体管的再一种态样的结构剖面示意图。
图5是第一实施例的第一晶体管的又一种态样的结构剖面示意图。
图6是第一实施例的第一晶体管的又一种态样的结构剖面示意图。
图7是第一实施例的第一晶体管的又一种态样的结构剖面示意图。
图8是依照本发明的第二实施例的低噪声放大电路示意图。
图9A是本发明的第一实施例的第一晶体管与第二晶体管在不同的栅极沟道长度L(Gate Channel Length)和相同偏压条件下的源极至漏极的导通电阻的曲线示意图。
图9B本发明的第一实施例的第一晶体管与第二晶体管在相同的组件尺寸和相同偏压条件下的噪声指数-频率的曲线示意图。
【符号说明】
100：集成电路
102：基底
104：低噪声放大电路
106：逻辑电路
200：第一晶体管
202：第一井区
203：第一栅极氧化物
204：第一栅极
206、306、406、506、606、706：第一源极区
206a、208a、220a、222a、306a、406a、506a、606a、706a：重掺杂区
206b、208b、220b、222b、306b、406b、506b、606b、706b：LDD区
208：第一漏极区
208c、606c：环状掺杂区
210：信号输入端
212：参考电压端
214：第二晶体管
216：第二井区
217：第二栅极氧化物
218：第二栅极
220：第二源极区
222：第二漏极区
224a、224b、224c、224d、524a、524b：间隙壁
800:低噪声放大电路
802、804:被动组件
d：深度
w1、w2：宽度
SIGin：模拟信号输入端
SIGout：模拟信号输出端
Vcc：供电电压端
具体实施方式
以下列举一些实施例并配合所附图式来进行更为详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的组件将以相同的符号标示来说明。另外，关于文中所使用“包含”、“包括”、“具有”等等用语，均为开放性的用语；也就是指包含但不限于。而且，文中所提到的方向性用语，例如：“上”、“下”等，仅是用以参考图式的方向。因此，使用的方向性用语是用来说明，而并非用来限制本发明。
图1是依照本发明的第一实施例的一种集成电路的俯视简图。图2是图1的集成电路的结构剖面示意图。
请先参照图1所示的简图，其中表示第一实施例的集成电路100包括形成于基底102上的放大电路(如低噪声放大电路104)与逻辑电路106，且其中省略了低噪声放大电路104与逻辑电路106的大部分构件，其详细构造请参照图2的剖面示意图。
请参照图2。第一实施例的集成电路100的低噪声放大电路104包括形成于基底102上的至少一第一晶体管200。图2中以一个第一晶体管200作代表，但是本发明不以此为限。关于基底102的材料并无特别限定。在某些实施例中，基底102可为：硅或锗半导体、或化合物半导体。第一晶体管200则包括第一井区202、第一栅极氧化物203、第一栅极204、第一源极区206与第一漏极区208。第一井区202是形成于基底102内。关于第一井区202的掺杂型态并无特别限定，只要与第一源极区206与第一漏极区208相反即可。在一实施例中，第一井区202的掺杂型态为P型；在另一实施例中，第一井区202的掺杂型态为N型。另外，关于第一井区202的形成位置也可以根据不同设计而有其它变化，并不限定在本实施例；譬如，在另一实施例中，第一井区202可形成于基底102上。
第一栅极204形成于第一井区202上。第一栅极204的材料可列举如掺杂多晶硅、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、钨(W)等。第一栅极氧化物203形成于第一栅极204与第一井区202之间。在本实施例中，第一栅极204两侧壁设置有间隙壁224a、224b。间隙壁224a、224b的材料并未特别限定，可列举如二氧化硅、氮氧化硅等。低噪声放大电路的第一晶体管200中的第一栅极204会耦接至一信号输入端210，即为模拟信号输入端。
第一源极区206与第一漏极区208分别形成于第一栅极204两侧第一井区202中。第一源极区206包括一重掺杂区206a及一轻掺杂漏极(LDD)区206b。第一漏极区208包括一重掺杂区208a及一LDD区208b。LDD区206b位在第一栅极204与重掺杂区206a之间，而LDD区208b位在第一栅极204与重掺杂区208a之间。在本实施例中，第一源极区206耦接一参考电压端212，相较于第一漏极区208的操作电压，该参考电压端212为一低电压或接地。在图2中，为了使第一晶体管200的第一源极区206的片电阻低于第一漏极区208的片电阻，可调整第一源极区206的重掺杂区206a的掺杂浓度，使其大于第一漏极区208的重掺杂区208a的掺杂浓度。这里所谓的“片电阻”(Sheet resistance)，是用欧姆每平方单位来计量的电阻值，亦即不随源极区、漏极区宽度不同而改变。以下说明书中所提到的片电阻意义相同，将不再加以说明。增加第一源极区206的重掺杂区206a的掺杂浓度，可以降低第一源极区206的片电阻及/或有效的沟道长度，达到降低噪声指数(NF)的目的。同时，第一漏极区208的重掺杂区208a的掺杂浓度，低于第一源极区206的重掺杂区206a的掺杂浓度，以维持LNA电路的漏极可靠度特性(如崩溃电压和热载子效应)。
请继续参照图2。第一实施例的集成电路100的逻辑电路106包括至少一第二晶体管214。图2中以一个作代表，但是本发明不以此为限。第二晶体管214包括第二井区216、第二栅极氧化物217、第二栅极218、第二源极区220与第二漏极区222。第二井区216形成于基底102内，第一井区202与第二井区216不必为相同的井区，且第二井区216的掺杂型态和第一井区相同。另外，关于第二井区216的形成位置也可以根据不同设计而有其它变化，并不限定在本实施例；譬如，在另一实施例中，第二井区216可形成于基底102上。第二栅极218形成于第二井区216上。第二栅极氧化物217形成于第二栅极218与第二井区216之间。第二栅极218的材料选择可参考第一栅极204，故不再赘述。在本实施例中，第二栅极218两侧壁亦设置有间隙壁224c、224d。间隙壁224c、224d的材料选择可参考间隙壁224a、224b，故不再赘述。第二源极区220与第二漏极区222分别形成于第二栅极218两侧第二井区216中。第二源极区及第二漏极区亦均各自包括一重掺杂区220a、222a及LDD区220b、222b。第二源极区220及第二漏极区222的LDD区220b、222b分别位在第二栅极218与第二源极区220的重掺杂区220a及第二栅极218与第二漏极区222的重掺杂区222a之间。而第二源极区220的掺杂浓度(重掺杂区220a与LDD区220b的掺杂浓度)以及第二漏极区222的掺杂浓度(重掺杂区222a与LDD区222b的掺杂浓度)相同。第二晶体管214的漏极和源极为对称结构，因此，在晶体管的操作使用时，漏极和源极所施加的电位是可以互相对调的。在一实施例中，第二源极区220的掺杂浓度(重掺杂区220a与LDD区220b的掺杂浓度)以及第二漏极区222的掺杂浓度(重掺杂区222a与LDD区222b的掺杂浓度)均等于第一漏极区208的掺杂浓度(重掺杂区208a与LDD区208b的掺杂浓度)，可以保持LNA电路的第一晶体管200的漏极特性(如崩溃电压和热载子效应)和逻辑电路106的第二晶体管214相同。所有重掺杂区和轻掺杂区的掺杂型态可为N型或P型。关于掺杂剂(dopant)的种类并无特别限定，掺杂型态若是N型，在硅晶圆中，则可使用如磷(P)、砷(As)或其他适合的n型掺杂剂；依此类推。所有重掺杂区和轻掺杂区的深度则可根据掺杂能量来决定。
除了调整第一源极区206的重掺杂区206a的掺杂浓度大于第一漏极区208的重掺杂区208a的掺杂浓度的手段外，也可选择维持重掺杂区206a与208a于相同掺杂浓度下，利用较高掺杂能量以增加重掺杂区206a掺杂深度的手段，来达成第一源极区206的片电阻低于第一漏极区208的片电阻的效果。以下将针对其他能够达成第一源极区206的片电阻低于第一漏极区208的片电阻的态样进行说明。此外，以下图式使用与图2相同的组件符号来表示相同或类似的组件，故不再赘述。另外，为了简化说明，以下图式均省略绘制图2的第二晶体管214。
图3是第一实施例的第一晶体管的另一种态样的结构剖面示意图。
请参照图3。构成第一源极区306的LDD区306b与重掺杂区306a与图2的差异在于：LDD区306b的掺杂浓度大于LDD区208b的掺杂浓度。藉此来达到第一源极区306的片电阻低于第一漏极区208的片电阻的结果。在一实施例中，LDD区306b的掺杂浓度与LDD区208b的掺杂浓度的差异在10倍以下。另外，第一源极区306的重掺杂区306a可与第一漏极区208的重掺杂区208a具有相同的掺杂浓度，以简化制作流程，让重掺杂区306a和208a采用同一道掺杂工艺完成。然而，本发明并不限于此，重掺杂区306a的掺杂浓度也可以大于或小于重掺杂区208a的掺杂浓度，但藉由将LDD区306b的掺杂浓度调整为大于LDD区208b的掺杂浓度，来达到第一源极区306的片电阻低于第一漏极区208的片电阻的结果。
图4是第一实施例的第一晶体管的再一种态样的结构剖面示意图。
请参照图4。在本态样中，构成第一源极区406的LDD区406b与重掺杂区406a与图2的差异在于：LDD区406b的掺杂深度d比LDD区208b的掺杂深度深。藉由加深第一源极区406的LDD区406b的掺杂深度d，来达到第一源极区406的片电阻低于第一漏极区208的片电阻的结果。在一实施例中，第一源极区406的LDD区406b的深度d与第一漏极区208的LDD区208b的深度的差异在20％以下。至于第一源极区406的重掺杂区406a可与图3的重掺杂区306a一样根据需求做调整。
图5是第一实施例的第一晶体管的又一种态样的结构剖面示意图。
请参照图5，其中显示第一栅极204靠近第一源极区506的间隙壁524a的宽度w2小于另一侧的间隙壁524b的宽度w1。由于间隙壁的宽度决定其对应侧的LDD区在间隙壁下方的宽度，所以在本态样中，LDD区506b在间隙壁下方的宽度比LDD区208b在间隙壁下方的宽度小。第一源极区506的重掺杂区506a比第一漏极区208的重掺杂区208a更接近第一栅极204，并藉此使第一源极区506的片电阻相对低于第一漏极区208的片电阻。在此态样的情况下，可以不调整第一源极区506的LDD区506b和重掺杂区506a的掺杂浓度。换句话说，LDD区506b的掺杂浓度和深度可以等于LDD区208b的掺杂浓度和深度，重掺杂区506a和208a的掺杂浓度和深度也相等。然而本发明并不限于此，只要第一源极区506的片电阻相对低于第一漏极区208的片电阻，第一源极区506的LDD区506b和重掺杂区506a的掺杂浓度和深度也可以大于或小于第一漏极区208的LDD区208b和重掺杂区208a的掺杂浓度和深度。
图6是第一实施例的第一晶体管的又一种态样的结构剖面示意图。
请参照图6，本样态的第一源极区606除了重掺杂区606a与LDD区606b，还具有一环状掺杂(halo implantation)区606c环绕于LDD区606b周缘；第一漏极区208也一样另外包括一环绕于LDD区208b周缘的环状掺杂区208c。环状掺杂区606c、208c的掺杂类型通常不同于LDD区606b、208b的掺杂类型，若是LDD区606b、208b为N型，环状掺杂区606c、208c可采用如硼(B)、镓(Ga)、铟(In)或其他适合的P型掺杂剂；依此类推。通常，环状掺杂区是被设计来改善崩溃电压和热载子效应。图6显示的LDD区606b可具有较高的掺杂浓度，所以利用环状掺杂区606c来防止LDD区606b往沟道扩散太深，以免影响沟道长度。
另外，藉由环状掺杂区606c、208c的浓度与深度(包含纵向与横向)可达到第一源极区606的片电阻低于第一漏极区208的片电阻的结果。举例来说，若是第一源极区606的LDD区606b的掺杂浓度等于第一漏极区208的LDD区208b的掺杂浓度，则可藉由设计第一源极区606的环状掺杂区606c的掺杂浓度低于第一漏极区208的环状掺杂区208c的掺杂浓度，来降低第一源极区606的片电阻。在另一态样中，若是第一源极区606的LDD区606b的掺杂浓度等于第一漏极区208的LDD区208b的掺杂浓度，则可藉由设计第一源极区606的环状掺杂区606c的深度大于第一漏极区208的环状掺杂区208c的深度，达到相同的功效。
图7是第一实施例的第一晶体管的又一种态样的结构剖面示意图。
请参照图7。构成第一源极区706的LDD区706b与重掺杂区706a基本上与图3的LDD区306b与重掺杂区306a相同，差异是在本态样中的第一漏极区208还包括环绕LDD区208b周缘的一环状掺杂区208c，以维持漏极端的可靠度需求；但移除了第一源极区706的环状掺杂区。环状掺杂区208c的掺杂类型可参照图6的说明，故不再赘述。由于环状掺杂区208c只存在于第一漏极区208，所以能达到第一源极区706的片电阻低于第一漏极区208的片电阻的结果。
传统集成电路的LNA电路和逻辑电路使用相同的晶体管，晶体管的漏极和源极为对称结构，因此，在晶体管的操作使用时，漏极和源极所施加的电位是可以互相对调的。本发明的不对称结构，藉由改变LNA电路的第一晶体管的源极区设计，包括重掺杂区/轻掺杂区的掺杂浓度/深度，环状掺杂区的掺杂浓度/深度，或间隙壁宽度，降低第一源极区的片电阻及/或有效的沟道长度，达到降低噪声指数(NF)的目的。同时，维持LNA电路的漏极可靠度特性。
图8是依照本发明的第二实施例的一种集成电路中的低噪声放大电路示意图。
请参照图8。集成电路中的低噪声放大电路800可包括一个第一晶体管。第二实施例的第一晶体管可完全参考第一实施例的各种样态，将不再加以说明。在低噪声放大电路800中，第一晶体管的第一栅极耦接至模拟信号输入端SIGin。第一晶体管的第一源极耦接参考电压端，相较于第一漏极的操作电压，该参考电压端为一低电压或接地，另可设有一个被动组件804(如退化电感)，耦接于第一晶体管的第一源极以及参考电压端之间。第一晶体管的第一漏极则耦接至提供电源的供电电压端Vcc，与模拟信号输出端SIGout。其中，第一晶体管的第一漏极和Vcc之间也可耦接另一被动组件802(如Choke电感)。
图9A是本发明的第一实施例的第一晶体管与第二晶体管在不同的栅极沟道长度L(Gate Channel Length)，相同偏压和相同栅极宽度(Gate Width)条件下的源极至漏极的导通电阻的曲线示意图。
在图9A中，藉由量测本发明中第一晶体管的源极-沟道-漏极在非对称设计下的导通电阻值(Rch+Rs1+Rd1；这里，Rs1<Rd1)与第二晶体管的源极-沟道-漏极在对称掺杂浓度下的电阻值(Rch+Rs2+Rd2＝Rch+2×Rd2；这里，
Figure BDA0002049627360000092
Figure BDA0002049627360000091
)，可知，本发明中第一晶体管具有较小的导通电阻。图9A中，当沟道长度L为0，其导通电阻值代表第一晶体管的导通电阻值为Rs1+Rd1；第二晶体管的导通电阻值为2×Rd2。
图9B是本发明的第一实施例的第一晶体管与第二晶体管的噪声指数-频率的曲线示意图。本发明中第一晶体管的源极与漏极不对称掺杂浓度设计，使第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，因此可以在不变更原有逻辑电路工艺以及维持LNA电路的原有漏极特性(如崩溃电压和热载子效应)之下，达到改善噪声指数的目的。从图9B可得到，相较于传统对称的第二晶体管，本发明中第一晶体管可以在相同的频率下具有较低的噪声指数。
综上所述，本发明仅需藉由简单的工艺手段，透过现有MOSFET工艺技术(例如：基底互补式金属氧化物半导体(Bulk Complementary Metal-Oxide-Semiconductor，BulkCMOS)工艺技术、绝缘层上硅(Silicon On Insulator，SOI)工艺技术、鳍式场效晶体管(FinField-Effect Transistor，FinFET)工艺技术、结型场效晶体管(Junction Field-EffectTransistor，JFET)工艺技术或是高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)工艺技术)，使第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，可以在一般MOSFET工艺，不改变栅极沟道长度与维持MOSFET原有漏极可靠度特性的情况下，兼顾漏极区的耐崩溃电压和改善热载子效应特点，此外，还能够更进一步应用于低噪声放大器等装置中，降低噪声指数，但本发明优点不仅以此为限。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定者为准。

Claims (19)

1.一种集成电路，其特征在于，包括形成于一基底的一低噪声放大电路与一逻辑电路，其中：
所述低噪声放大电路包括至少一第一晶体管，所述第一晶体管包括：
一第一井区；
一第一栅极，形成于所述第一井区上并耦接一信号输入端；以及
一第一源极区与一第一漏极区，分别形成于所述第一栅极两侧的所述第一井区中，其中所述第一源极区耦接一参考电压端，且所述第一源极区的片电阻低于所述第一漏极区的片电阻；以及
所述逻辑电路包括至少一第二晶体管，所述第二晶体管包括：
一第二井区；
一第二栅极，形成于所述第二井区上；以及
一第二源极区与一第二漏极区，分别形成于所述第二栅极两侧的所述第二井区中，其中所述第二源极区的片电阻与所述第二漏极区的片电阻相等。
2.如权利要求1所述的集成电路，其特征在于，其中所述第二源极区的片电阻与所述第二漏极区的片电阻等于所述第一漏极区的片电阻。
3.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区，所述第一源极区的所述重掺杂区的掺杂浓度大于所述第一漏极区的所述重掺杂区的掺杂浓度。
4.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区，所述第一源极区的所述重掺杂区的掺杂深度大于所述第一漏极区的所述重掺杂区的掺杂深度。
5.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区以及位在所述栅极与所述重掺杂区之间的一轻掺杂漏极区，所述第一源极区的所述轻掺杂漏极区的掺杂浓度大于所述第一漏极区的所述轻掺杂漏极区的掺杂浓度。
6.如权利要求5所述的集成电路，其特征在于，其中所述第一源极区的所述轻掺杂漏极区的掺杂浓度与所述第一漏极区的所述轻掺杂漏极区的掺杂浓度的差异在10倍以下。
7.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区以及位在所述栅极与所述重掺杂区之间的一轻掺杂漏极区，所述第一源极区的所述轻掺杂漏极区的深度比所述第一漏极区的所述轻掺杂漏极区的深度深。
8.如权利要求7所述的集成电路，其特征在于，其中所述第一源极区的所述轻掺杂漏极区的所述深度与所述第一漏极区的所述轻掺杂漏极区的所述深度的差异在20％以下。
9.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区，所述第一源极区的所述重掺杂区比所述第一漏极区的所述重掺杂区接近所述第一栅极。
10.如权利要求9所述的集成电路，其特征在于，还包括数个间隙壁，分别设置于所述第一栅极的两侧壁，且接近所述第一源极区的所述间隙壁的宽度比接近所述第一漏极区的所述间隙壁的宽度薄。
11.如权利要求1所述的集成电路，其特征在于，其中所述第二源极区的掺杂浓度以及所述第二漏极区的掺杂浓度均等于所述第一漏极区的掺杂浓度。
12.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区、位在所述栅极与所述重掺杂区之间的一轻掺杂漏极区以及环绕于所述轻掺杂漏极区周缘的一环状掺杂区，其中所述环状掺杂区与所述轻掺杂漏极区的掺杂类型不同。
13.如权利要求11所述的集成电路，其特征在于，其中所述第一漏极区的所述环状掺杂区的掺杂浓度大于所述第一源极区的所述环状掺杂区的掺杂浓度。
14.如权利要求11所述的集成电路，其特征在于，其中所述第一漏极区的所述环状掺杂区的深度大于所述第一源极区的所述环状掺杂区的深度。
15.如权利要求1所述的集成电路，其特征在于，其中所述第一源极区与所述第一漏极区均包括一重掺杂区以及位在所述栅极与所述重掺杂区之间的一轻掺杂漏极区，且所述第一漏极区更包括环绕于所述第一漏极区的所述轻掺杂漏极区周缘的一环状掺杂区，其中所述环状掺杂区与所述轻掺杂漏极区的掺杂类型不同。
16.一种集成电路，其特征在于，包括一低噪声放大电路与一逻辑电路，其中：
所述低噪声放大电路包括至少一第一晶体管；以及
所述逻辑电路包括至少一第二晶体管，其中所述第一晶体管的第一源极的片电阻低于所述第一晶体管的第一漏极的片电阻，所述第二晶体管的一第二源极的片电阻与所述第二晶体管的一第二漏极的片电阻相等。
17.如权利要求16所述的集成电路，其特征在于，其中所述第一晶体管的一第一栅极耦接一模拟信号输入端；所述第一晶体管的所述第一源极耦接一参考电压端；以及所述第一晶体管的所述第一漏极耦接一模拟信号输出端。
18.权利要求16所述的集成电路，其特征在于，其中所述低噪声放大电路更包括一被动组件，耦接于所述第一晶体管的所述第一源极以及所述参考电压端之间。
19.一种集成电路，其特征在于，包括一低噪声放大电路与一逻辑电路，其中：
所述低噪声放大电路包括至少一第一晶体管；以及
所述逻辑电路包括至少一第二晶体管，其中所述第一晶体管的第一源极的片电阻低于所述第一晶体管的第一漏极的片电阻，所述第二晶体管的第二源极的片电阻以及所述第二晶体管的第二漏极的片电阻均等于所述第一晶体管的所述第一漏极的片电阻。
CN201910370062.4A 2019-03-20 2019-05-06 集成电路 Pending CN111725209A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108109448 2019-03-20
TW108109448A TWI703727B (zh) 2019-03-20 2019-03-20 積體電路

Publications (1)

Publication Number Publication Date
CN111725209A true CN111725209A (zh) 2020-09-29

Family

ID=72514768

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910370062.4A Pending CN111725209A (zh) 2019-03-20 2019-05-06 集成电路

Country Status (3)

Country Link
US (1) US11069806B2 (zh)
CN (1) CN111725209A (zh)
TW (1) TWI703727B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740418A (zh) * 2020-12-14 2021-04-30 英诺赛科(苏州)科技有限公司 半导体装置和其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648286A (en) * 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
JPH10214971A (ja) * 1996-11-28 1998-08-11 Matsushita Electric Ind Co Ltd 半導体装置，その設計方法及び半導体集積回路装置
EP0872958A2 (en) * 1997-04-18 1998-10-21 Sharp Kabushiki Kaisha MOS logic circuit and semiconductor apparatus including the same
US20050045924A1 (en) * 2003-08-26 2005-03-03 Tigelaar Howard Lee Low resistance integrated circuit MOS transistor
CN101427461A (zh) * 2004-07-26 2009-05-06 德州仪器公司 可编程的低噪声放大器及方法
CN102394245A (zh) * 2010-11-18 2012-03-28 成都芯源系统有限公司 金属氧化物半导体场效应晶体管及其制作方法
CN103050532A (zh) * 2012-08-13 2013-04-17 上海华虹Nec电子有限公司 Rf ldmos器件及制造方法
CN103138746A (zh) * 2011-11-21 2013-06-05 三星电机株式会社 Cmos 集成电路和放大电路
US8638594B1 (en) * 2009-12-02 2014-01-28 Altera Corporation Integrated circuits with asymmetric transistors

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5097312A (en) * 1989-02-16 1992-03-17 Texas Instruments Incorporated Heterojunction bipolar transistor and integration of same with field effect device
US6366622B1 (en) * 1998-12-18 2002-04-02 Silicon Wave, Inc. Apparatus and method for wireless communications
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
EP3158586A4 (en) * 2014-06-20 2018-01-17 Intel Corporation Monolithic integration of high voltage transistors&low voltage non-planar transistors

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648286A (en) * 1996-09-03 1997-07-15 Advanced Micro Devices, Inc. Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region
JPH10214971A (ja) * 1996-11-28 1998-08-11 Matsushita Electric Ind Co Ltd 半導体装置，その設計方法及び半導体集積回路装置
EP0872958A2 (en) * 1997-04-18 1998-10-21 Sharp Kabushiki Kaisha MOS logic circuit and semiconductor apparatus including the same
US20050045924A1 (en) * 2003-08-26 2005-03-03 Tigelaar Howard Lee Low resistance integrated circuit MOS transistor
CN101427461A (zh) * 2004-07-26 2009-05-06 德州仪器公司 可编程的低噪声放大器及方法
US8638594B1 (en) * 2009-12-02 2014-01-28 Altera Corporation Integrated circuits with asymmetric transistors
CN102394245A (zh) * 2010-11-18 2012-03-28 成都芯源系统有限公司 金属氧化物半导体场效应晶体管及其制作方法
CN103138746A (zh) * 2011-11-21 2013-06-05 三星电机株式会社 Cmos 集成电路和放大电路
CN103050532A (zh) * 2012-08-13 2013-04-17 上海华虹Nec电子有限公司 Rf ldmos器件及制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740418A (zh) * 2020-12-14 2021-04-30 英诺赛科(苏州)科技有限公司 半导体装置和其制造方法
WO2022126308A1 (en) * 2020-12-14 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof

Also Published As

Publication number Publication date
US20200303545A1 (en) 2020-09-24
US11069806B2 (en) 2021-07-20
TWI703727B (zh) 2020-09-01
TW202036906A (zh) 2020-10-01

Similar Documents

Publication Publication Date Title
US7579245B2 (en) Dual-gate metal-oxide-semiconductor device
US9536742B2 (en) Lateral double-diffused MOSFET and fabrication method thereof
US7525150B2 (en) High voltage double diffused drain MOS transistor with medium operation voltage
US9059275B2 (en) Semiconductor device
KR100212693B1 (ko) 규소/규소게르마늄 모스 전계 트랜지스터 및 그 제조방법
US10854456B2 (en) Methods for fabricating transistor and ESD device
EP1478013A2 (en) Split-gate metal-oxide-semiconductor device
US20110111565A1 (en) Dual gate finfet
US8847332B2 (en) Laterally diffused metal oxide semiconductor device having halo or pocket implant region
US9466715B2 (en) MOS transistor having a gate dielectric with multiple thicknesses
US11670511B2 (en) Semiconductor device and method for fabricating the same including re-growth process to form non-uniform gate dielectric layer
US9716169B2 (en) Lateral double diffused metal oxide semiconductor field-effect transistor
US9525031B2 (en) Epitaxial channel
CN111048579A (zh) 一种新型数字门集成电路的结构
US20060220125A1 (en) Semiconductor device
TWI455318B (zh) 高壓半導體裝置及其製造方法
US20200235237A1 (en) Ldmos device and method for manufacturing same
US10790387B2 (en) High voltage LDMOS transistor and methods for manufacturing the same
TWI703727B (zh) 積體電路
JP5253874B2 (ja) 補助ゲート付き薄膜ｓｏｉ高電圧トランジスタ及びその製造方法
US20150115362A1 (en) Lateral Diffused Metal Oxide Semiconductor
US9966435B2 (en) Body tied intrinsic FET
US11621349B2 (en) Nano-wall integrated circuit structure with high integrated density
CN114899235B (zh) 一种高集成度纳米墙集成电路结构
CN111354792A (zh) Ldmos器件及其形成方法、半导体器件的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination