JP3276325B2 - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【０００１】
【発明の属する技術分野】本発明は、マルチメディア機
器や移動体通信機器に適用される高周ＬＳＩに搭載され
る電界効果型トランジスタ（ＦＥＴ）に係り、特に低雑
音指数および高最大発振周波数を実現するための構造に
関する。
器や移動体通信機器に適用される高周ＬＳＩに搭載され
る電界効果型トランジスタ（ＦＥＴ）に係り、特に低雑
音指数および高最大発振周波数を実現するための構造に
関する。
【０００２】
【従来の技術】近年、マルチメディア機器や移動体通信
機器の市場は、消費者ニーズの増大，関連技術の進歩に
よるシステムの高度化，移動通信技術の応用分野の開拓
などによって拡大の一途をたどっている。最新の見通し
によると、移動通信サービス及び機器の市場規模が、２
０００年では４．５兆円、２０１０年では１１兆円にも
及ぶと推定されている。これに伴い、通信機器、移動無
線基地局、衛星通信、放送局などの用途に適合したＧＨ
ｚ領域の周波数帯の信号を扱えるトランジスタおよびＩ
Ｃのより実用化に適した改良が期待されている。
機器の市場は、消費者ニーズの増大，関連技術の進歩に
よるシステムの高度化，移動通信技術の応用分野の開拓
などによって拡大の一途をたどっている。最新の見通し
によると、移動通信サービス及び機器の市場規模が、２
０００年では４．５兆円、２０１０年では１１兆円にも
及ぶと推定されている。これに伴い、通信機器、移動無
線基地局、衛星通信、放送局などの用途に適合したＧＨ
ｚ領域の周波数帯の信号を扱えるトランジスタおよびＩ
Ｃのより実用化に適した改良が期待されている。
【０００３】従来、これらの目的にかなう高周波アナロ
グ信号用デバイスとしては、ＧａＡｓＩＣ，シリコンバ
イポーラＩＣおよびＢｉＣＭＯＳＬＳＩが主体であっ
た。しかし、たとえば移動体通信分野において、ユーザ
の求める低価格・低消費電力の実現、あるいは１チップ
のアナログ・ディジタル混載ＬＳＩによるシステムの小
型化の実現を考えたとき、ＦＥＴ特にＭＯＳＦＥＴによ
ってアナログ信号を及びデジタル信号を扱うことのでき
る高周波用ＬＳＩが今後有望な選択肢となってくる。
グ信号用デバイスとしては、ＧａＡｓＩＣ，シリコンバ
イポーラＩＣおよびＢｉＣＭＯＳＬＳＩが主体であっ
た。しかし、たとえば移動体通信分野において、ユーザ
の求める低価格・低消費電力の実現、あるいは１チップ
のアナログ・ディジタル混載ＬＳＩによるシステムの小
型化の実現を考えたとき、ＦＥＴ特にＭＯＳＦＥＴによ
ってアナログ信号を及びデジタル信号を扱うことのでき
る高周波用ＬＳＩが今後有望な選択肢となってくる。
【０００４】ここで、高周波アナログ信号用デバイスと
してＭＯＳＦＥＴを使用した場合、バイポーラトランジ
スタ（以下、ＢＪＴという）に比較すると以下のような
特徴がある。
してＭＯＳＦＥＴを使用した場合、バイポーラトランジ
スタ（以下、ＢＪＴという）に比較すると以下のような
特徴がある。
【０００５】（１）高集積化が可能な点 ＢＪＴより微細加工が可能であるので、チップ上でトラ
ンジスタが占める面積が小さい。
ンジスタが占める面積が小さい。
【０００６】（２）低歪み特性を有する点 電流−電圧特性が、ＢＪＴでは指数特性であるが、ＭＯ
ＳＦＥＴでは２乗特性となる。このため、２ｆ1 ±ｆ2
，２ｆ2 ±ｆ1 という隣接高調波があらわれない。
ＳＦＥＴでは２乗特性となる。このため、２ｆ1 ±ｆ2
，２ｆ2 ±ｆ1 という隣接高調波があらわれない。
【０００７】（３）高利得、高効率を有する点 ＭＯＳＦＥＴのディメンジョン（ゲート幅、ゲート長）
の最適化により高利得、高効率が得られる。これによっ
てモジュールの段数を低減することができるので、ＬＳ
Ｉの小型化および低価格化が可能となる。
の最適化により高利得、高効率が得られる。これによっ
てモジュールの段数を低減することができるので、ＬＳ
Ｉの小型化および低価格化が可能となる。
【０００８】一方、ＭＯＳＦＥＴを高周波アナログ信号
用デバイスとして使用する場合には、特性上さらなる改
善が望まれる点も多い。
用デバイスとして使用する場合には、特性上さらなる改
善が望まれる点も多い。
【０００９】図２０は、ＭＯＳＦＥＴの各部の特性の関
係を示す等価回路図であり、以下、図２０を参照しなが
ら、ＭＯＳＦＥＴに望まれる特性上の改善点について説
明する。
係を示す等価回路図であり、以下、図２０を参照しなが
ら、ＭＯＳＦＥＴに望まれる特性上の改善点について説
明する。
【００１０】（１）トランスコンダクタンスｇm の改善 ＭＯＳＦＥＴを高周波アナログ信号用デバイスとして使
用するには、高利得を得るためにトランスコンダクタン
スｇm を大きくする必要がある。
用するには、高利得を得るためにトランスコンダクタン
スｇm を大きくする必要がある。
【００１１】ここで、ＭＯＳＦＥＴのドレイン電流Ｉｄ
は、下記式（１）で表される。
は、下記式（１）で表される。
【００１２】 ｌｄ＝（Ｗ／２Ｌ）・μn ・Ｃox・（Ｖgs−Ｖｔ）2 （１） ただし、μn は電子の移動度、Ｃoxは単位面積当たりの
ゲート酸化膜容量、Ｗ，Ｌはそれぞれゲート幅及びゲー
ト長、Ｖgsはゲート−ソース間電圧、Ｖｔはしきい値を
それぞれ表す。
ゲート酸化膜容量、Ｗ，Ｌはそれぞれゲート幅及びゲー
ト長、Ｖgsはゲート−ソース間電圧、Ｖｔはしきい値を
それぞれ表す。
【００１３】また、トランスコンダクタンスｇm は、下
記式（２）により表される。
記式（２）により表される。
【００１４】 ｇm ＝ｄＩ／ｄＶ＝（２μｎ・Ｃox・Ｉｄ・Ｗ／Ｌ）0.5 （２） 上記式（２）からわかるように、電流Ｉｄ を一定とし
た場合、トランスコンダクタンスｇm を大きくするため
には、ゲート幅とゲート長との比であるＷ／Ｌの値を大
きくすることが必要である。
た場合、トランスコンダクタンスｇm を大きくするため
には、ゲート幅とゲート長との比であるＷ／Ｌの値を大
きくすることが必要である。
【００１５】（２）遮断周波数ｆT の改善 遮断周波数ｆT は電流利得が１となる周波数を示し、デ
バイスの高周波特性をあらわす指標のひとつである。そ
して、動作周波数の１０倍程度のマージンが必要とな
る。
バイスの高周波特性をあらわす指標のひとつである。そ
して、動作周波数の１０倍程度のマージンが必要とな
る。
【００１６】ここで、ＦＥＴの遮断周波数ｆT は、下記
式（３）により表される。
式（３）により表される。
【００１７】 ｆT ＝ｇm ／π（Ｃgs＋Ｃgd） （３） ただし、Ｃgsはゲート−ソース間容量、Ｃgdはゲート−
ドレイン間容量である。
ドレイン間容量である。
【００１８】上記式（３）からわかるように、遮断周波
数ｆT は、トランスコンダクタンスｇm に比例し、ゲー
ト−ソース間容量Ｃgsとゲート−ドレイン間容量Ｃgdと
の和に反比例する。したがって、ゲート長Ｌを微細化し
ていくだけでも遮断周波数ｆT を改善することができ、
かつシステムの小型化、ローコスト化にもつながる。
数ｆT は、トランスコンダクタンスｇm に比例し、ゲー
ト−ソース間容量Ｃgsとゲート−ドレイン間容量Ｃgdと
の和に反比例する。したがって、ゲート長Ｌを微細化し
ていくだけでも遮断周波数ｆT を改善することができ、
かつシステムの小型化、ローコスト化にもつながる。
【００１９】（３）ノイズの低減 ＭＯＳＦＥＴを高周波アナログ信号用デバイスとして使
用する場合、微弱な入力信号がノイズに埋もれないよう
に、ＦＥＴそのもののノイズを低減する必要がある。
用する場合、微弱な入力信号がノイズに埋もれないよう
に、ＦＥＴそのもののノイズを低減する必要がある。
【００２０】最小雑音指数 ＮFminは、ゲート抵抗Ｒgと
ソース抵抗Ｒs の和（Ｒｇ＋Ｒｓ）が大きい領域では、
下記式（４）により近似できる。
ソース抵抗Ｒs の和（Ｒｇ＋Ｒｓ）が大きい領域では、
下記式（４）により近似できる。
【００２１】 ＮFmin＝１＋２π・ｆ・Ｋ・Ｃgs√｛（Ｒg＋Ｒs)/ｇm ｝ （４） 上記式（４）は、Fukuiの式と呼ばれ、Ｋは定数であ
る。
る。
【００２２】上記式（４）からわかるように、トランス
コンダクタンスｇm が大きく、ゲート抵抗Ｒｇ・ソース
抵抗Ｒｓが小さいトランジスタほど低雑音である。
コンダクタンスｇm が大きく、ゲート抵抗Ｒｇ・ソース
抵抗Ｒｓが小さいトランジスタほど低雑音である。
【００２３】（４）最大発振周波数ｆmax の改善 最大発振周波数ｆmax は、電力利得が１となる周波数で
あり、下記式（５）により表される。
あり、下記式（５）により表される。
【００２４】 ｆmax ＝ｆT ／２√｛Ｒｇ（１／Ｗ） ・（Ｒds＋２π・ｆT ・Ｃgd＋Ｃgs（Ｒｉ＋Ｒｓ）｝ （５） ただし、Ｒｉはチャネル抵抗である。
【００２５】上記式（５）からわかるように、最大発振
周波数ｆmax は、ゲート抵抗Ｒｇ，ソース抵抗Ｒｓが小
さいほど大きい。また、上記式（５）では表されていな
いが、最大発振周波数ｆmax は、ソースインダクタンス
Ｌｓが小さいほど大きいことも知られている。
周波数ｆmax は、ゲート抵抗Ｒｇ，ソース抵抗Ｒｓが小
さいほど大きい。また、上記式（５）では表されていな
いが、最大発振周波数ｆmax は、ソースインダクタンス
Ｌｓが小さいほど大きいことも知られている。
【００２６】そこで、従来の高周波用ＬＳＩ中に配置さ
れるＭＯＳＦＥＴにおいては、これらの高周波特性の改
善のため、フィンガー状ゲート電極構造を採用してい
る。図２１（ａ）〜（ｃ）は、このようなフィンガー状
ゲート電極を有するＭＯＳＦＥＴのレイアウトを模式的
に示す平面図である。すなわち、例えば図２１（ａ）に
示すように、素子分離１００で囲まれる活性領域１０１
上に多数のゲート電極１０２をフィンガー状に配置し、
ゲート電極１０２の両側の活性領域をソース領域１０３
又はドレイン領域１０４として機能させるようにしたも
のである。各領域１０３，１０４には、ソース抵抗Ｒｓ
又はドレイン抵抗Ｒｄが小さくなるように多数のコンタ
クト１０６，１０７が形成され、素子分離１００の上ま
で延びるゲート電極１０２のコンタクト部１０２ａには
ゲートコンタクト１０５が設けられている。図２１
（ｂ）は、フィンガー数をさらに増やすことによってゲ
ート抵抗Ｒｇをさらに小さくするようにしたＭＯＳＦＥ
Ｔ、図２１（ｃ）は、ゲート電極１０２の両端にコンタ
クト部１０２ａを設けることによって、等価ゲート抵抗
Ｒｇを小さくするようにしたＭＯＳＦＥＴの構造をそれ
ぞれ示す平面図である。
れるＭＯＳＦＥＴにおいては、これらの高周波特性の改
善のため、フィンガー状ゲート電極構造を採用してい
る。図２１（ａ）〜（ｃ）は、このようなフィンガー状
ゲート電極を有するＭＯＳＦＥＴのレイアウトを模式的
に示す平面図である。すなわち、例えば図２１（ａ）に
示すように、素子分離１００で囲まれる活性領域１０１
上に多数のゲート電極１０２をフィンガー状に配置し、
ゲート電極１０２の両側の活性領域をソース領域１０３
又はドレイン領域１０４として機能させるようにしたも
のである。各領域１０３，１０４には、ソース抵抗Ｒｓ
又はドレイン抵抗Ｒｄが小さくなるように多数のコンタ
クト１０６，１０７が形成され、素子分離１００の上ま
で延びるゲート電極１０２のコンタクト部１０２ａには
ゲートコンタクト１０５が設けられている。図２１
（ｂ）は、フィンガー数をさらに増やすことによってゲ
ート抵抗Ｒｇをさらに小さくするようにしたＭＯＳＦＥ
Ｔ、図２１（ｃ）は、ゲート電極１０２の両端にコンタ
クト部１０２ａを設けることによって、等価ゲート抵抗
Ｒｇを小さくするようにしたＭＯＳＦＥＴの構造をそれ
ぞれ示す平面図である。
【００２７】図２２に示すように、１つのユニットセル
におけるゲートフィンガー長が増大するほど最小雑音指
数ＮFminが大きくなる。そこで、図２１（ｂ）のような
形状のＭＯＳＦＥＴは、フィンガー数を増やすことによ
って、総ゲート幅はほぼ一定にしながら最小雑音指数Ｎ
Fminを低減するようにしているのである。
におけるゲートフィンガー長が増大するほど最小雑音指
数ＮFminが大きくなる。そこで、図２１（ｂ）のような
形状のＭＯＳＦＥＴは、フィンガー数を増やすことによ
って、総ゲート幅はほぼ一定にしながら最小雑音指数Ｎ
Fminを低減するようにしているのである。
【００２８】さらに、図２１（ａ）〜（ｃ）に示す構造
において、ゲート抵抗Ｒｇ，ソース抵抗Ｒｓ及びドレイ
ン抵抗Ｒｄを同時に低抵抗化できるサリサイドプロセス
や、またはゲート抵抗Ｒｇだけを低抵抗化するポリサイ
ドプロセスも従来より適用されてきている。
において、ゲート抵抗Ｒｇ，ソース抵抗Ｒｓ及びドレイ
ン抵抗Ｒｄを同時に低抵抗化できるサリサイドプロセス
や、またはゲート抵抗Ｒｇだけを低抵抗化するポリサイ
ドプロセスも従来より適用されてきている。
【００２９】一方、高周波用半導体装置に要求される高
速動作と低消費電力とを兼ね備えたデバイスとして、Ｓ
ＯＩ（Silicon-On-Insulator）構造を持ったＣＭＯＳデ
バイスが注目されている。
速動作と低消費電力とを兼ね備えたデバイスとして、Ｓ
ＯＩ（Silicon-On-Insulator）構造を持ったＣＭＯＳデ
バイスが注目されている。
【００３０】図２３は、従来のＳＯＩ−ＭＯＳＦＥＴの
うち埋め込み酸化膜を有するものの断面図である。同図
に示すように、シリコン基板１１１の上面から所定深さ
の位置には埋め込み酸化膜１１２が設けられており、こ
の埋め込み酸化膜１１２の上方が活性領域（半導体領
域）となっている。活性領域上にはゲート酸化膜１１７
及びゲート電極１１８とが形成されており、ゲート電極
１１８の両側に位置する活性領域内には高濃度の不純物
が導入されてソース領域１１３及びドレイン領域１１４
が形成されている。そして、ゲート電極１１８の下方に
おける活性領域、つまりソース領域１１３とドレイン領
域１１４との間の領域には、ソース領域１１３及びドレ
イン領域内の不純物とは逆導電型でしきい値制御レベル
の濃度の不純物が導入されており、この領域がチャネル
領域１１５となる。
うち埋め込み酸化膜を有するものの断面図である。同図
に示すように、シリコン基板１１１の上面から所定深さ
の位置には埋め込み酸化膜１１２が設けられており、こ
の埋め込み酸化膜１１２の上方が活性領域（半導体領
域）となっている。活性領域上にはゲート酸化膜１１７
及びゲート電極１１８とが形成されており、ゲート電極
１１８の両側に位置する活性領域内には高濃度の不純物
が導入されてソース領域１１３及びドレイン領域１１４
が形成されている。そして、ゲート電極１１８の下方に
おける活性領域、つまりソース領域１１３とドレイン領
域１１４との間の領域には、ソース領域１１３及びドレ
イン領域内の不純物とは逆導電型でしきい値制御レベル
の濃度の不純物が導入されており、この領域がチャネル
領域１１５となる。
【００３１】このようなＳＯＩ構造においては、活性領
域内の電流が流れる拡散層は絶縁体である埋め込み酸化
膜１１２によりシリコン基板１１１から分離されている
ので、一般的なバルクＭＯＳＦＥＴに比較して、拡散層
とシリコン基板１１１との間の容量が格段に小さくな
る。したがって、ＳＯＩ基板上に形成されたＭＯＳデバ
イスは、寄生容量が小さいことから高速動作と低消費電
力との両立が可能となり、バルクＭＯＳデバイスでは得
られない以下のような優れた特性を有する。
域内の電流が流れる拡散層は絶縁体である埋め込み酸化
膜１１２によりシリコン基板１１１から分離されている
ので、一般的なバルクＭＯＳＦＥＴに比較して、拡散層
とシリコン基板１１１との間の容量が格段に小さくな
る。したがって、ＳＯＩ基板上に形成されたＭＯＳデバ
イスは、寄生容量が小さいことから高速動作と低消費電
力との両立が可能となり、バルクＭＯＳデバイスでは得
られない以下のような優れた特性を有する。
【００３２】第１に、基板バイアス効果が小さいことか
ら、低電圧により容易に動作することができる。第２
に、寄生容量が小さいことから、高周波信号に応じて低
電圧で高速動作することができる。第３に、放射線等に
よる欠陥の発生が少なく、ソフトエラーが生じにくいた
めに信頼性が高い。第４に、単純なプロセスで、単純な
構造を有する集積度の高いデバイスを実現することがで
きる。
ら、低電圧により容易に動作することができる。第２
に、寄生容量が小さいことから、高周波信号に応じて低
電圧で高速動作することができる。第３に、放射線等に
よる欠陥の発生が少なく、ソフトエラーが生じにくいた
めに信頼性が高い。第４に、単純なプロセスで、単純な
構造を有する集積度の高いデバイスを実現することがで
きる。
【００３３】ここで、半導体基板上に埋め込み酸化膜を
設けた薄膜ＳＯＩ構造のＭＯＳＦＥＴにおいては、トラ
ンジスタの動作時にチャネル部分のＳｉ層が完全に空乏
化する完全空乏化モード（ＦＤ：Fully Depleted）と空
乏化しない領域がＳＯＩ基板内に残る部分空乏化モード
（ＰＤ：Partially Depleted）の２つの動作モードが可
能となる。ここでは、どちらのモードであってもＳＯＩ
デバイス実用化に対する課題となる基板浮遊効果につい
て考察する。
設けた薄膜ＳＯＩ構造のＭＯＳＦＥＴにおいては、トラ
ンジスタの動作時にチャネル部分のＳｉ層が完全に空乏
化する完全空乏化モード（ＦＤ：Fully Depleted）と空
乏化しない領域がＳＯＩ基板内に残る部分空乏化モード
（ＰＤ：Partially Depleted）の２つの動作モードが可
能となる。ここでは、どちらのモードであってもＳＯＩ
デバイス実用化に対する課題となる基板浮遊効果につい
て考察する。
【００３４】ＳＯＩトランジスタの構造は、チャネル部
分が浮いており、基板電位を固定できないという点でバ
ルクトランジスタと大きく異なる。基板浮遊効果によっ
て生じる最大の問題は、ソース・ドレイン間の耐圧の低
下である。これは、図２３に示すドレイン領域１１４の
近傍の高電界領域でインパクトイオン化現象により発生
した正孔がチャネル領域１１５の下部に蓄積されチャネ
ル領域１１５の電位を上昇させることにより、寄生バイ
ポーラトランジスタが動作することに起因するものであ
る。
分が浮いており、基板電位を固定できないという点でバ
ルクトランジスタと大きく異なる。基板浮遊効果によっ
て生じる最大の問題は、ソース・ドレイン間の耐圧の低
下である。これは、図２３に示すドレイン領域１１４の
近傍の高電界領域でインパクトイオン化現象により発生
した正孔がチャネル領域１１５の下部に蓄積されチャネ
ル領域１１５の電位を上昇させることにより、寄生バイ
ポーラトランジスタが動作することに起因するものであ
る。
【００３５】この寄生バイポーラトランジスタ効果を抑
止するために各種の対策が講じられているが、もっとも
確実な方法は、バルクデバイスと同様に基板電位を固定
する方法（いわゆるボディコンタクト）である。図２４
（ａ）〜（ｃ）は、それぞれ代表的なボディ固定法を示
す。図２４（ａ）は、Ｈ型ゲート法と呼ばれる方法であ
り、チャネル領域の側方のゲート電極１１８の下方から
活性領域を引き出すことにより、チャネル領域の電位を
固定する方法である。図２４（ｂ）は、ソースタイ法と
呼ばれる方法で、ＮＭＯＳトランジスタのＮ+ 領域であ
るソース領域１１３内にＰ+ 領域を形成し、発生した正
孔をこのＰ+ 領域内に集めて基板電位の上昇を防ぐ方法
である。図２４（ｃ）は、フィールドシールド法と呼ば
れる方法で、本来のゲート電極１１８とは別にフィール
ドシールド電極を形成して相隣り合うトランジスタを分
離し、フィールドシールド電極の下方の分離部分から正
孔を引き抜く方法である。
止するために各種の対策が講じられているが、もっとも
確実な方法は、バルクデバイスと同様に基板電位を固定
する方法（いわゆるボディコンタクト）である。図２４
（ａ）〜（ｃ）は、それぞれ代表的なボディ固定法を示
す。図２４（ａ）は、Ｈ型ゲート法と呼ばれる方法であ
り、チャネル領域の側方のゲート電極１１８の下方から
活性領域を引き出すことにより、チャネル領域の電位を
固定する方法である。図２４（ｂ）は、ソースタイ法と
呼ばれる方法で、ＮＭＯＳトランジスタのＮ+ 領域であ
るソース領域１１３内にＰ+ 領域を形成し、発生した正
孔をこのＰ+ 領域内に集めて基板電位の上昇を防ぐ方法
である。図２４（ｃ）は、フィールドシールド法と呼ば
れる方法で、本来のゲート電極１１８とは別にフィール
ドシールド電極を形成して相隣り合うトランジスタを分
離し、フィールドシールド電極の下方の分離部分から正
孔を引き抜く方法である。
【００３６】
【発明が解決しようとする課題】しかしながら、上記従
来の高周波アナログ信号用デバイスとして使用されるフ
ィンガー状ＭＯＳＦＥＴには、以下のような問題点があ
る。 （１）ソースインダクタンスの増加による最大発振周波
数ｆmax の低下 上記図２１（ｂ）に示すようにゲートフィンガー数を増
やすと、最小雑音指数ＮFminは低減されるものの、フィ
ンガー数が増えると必然的にドレイン領域、ソース領域
への配線もフィンガー状になり、それぞれのインダクタ
ンスが配線により増加する。そして、上述のように、最
大発振周波数ｆmax はソースインダクタンスに反比例す
るので、フィンガー数の増加は最大発振周波数ｆmax の
低下につながる。したがって、より周波数が高い領域で
は、最小雑音指数ＮFminの改善が困難となる。 （２）また、低雑音性を実現すべくフィンガー数を増や
すと半導体装置の活性領域の占有面積が増大するのを回
避できない。 （３）ゲート電極等を低抵抗化するためのプロセス適用
による高コスト化ゲート電極等を低抵抗化するために、
ポリサイドプロセスやサリサイドプロセスを採用する
と、工程数が必然的に増大するので、製造コストが高く
なり、標準プロセスに対してＬＳＩ単価が高くなる。 （４）システムＬＳＩにおける問題 共通の基板上に多種類の機能を有する複数の回路を形成
した高周波用システムＬＳＩを構成しようとする場合、
一部の回路の雑音が大きいと他の回路に与える影響が高
くなり、上述のような不具合が顕著となる。そのため
に、特に低雑音性を要求される回路は、集積化が困難と
なり、全ての回路を１チップ化した高周波用システムＬ
ＳＩの実現を妨げる要因となっている。 （５）ＳＯＩ構造における問題 上記図２４（ａ）〜（ｃ）に示す従来の各ボディコンタ
クトの方法では、パターン面積の増加、正孔引き抜き効
果のチャネル幅依存性の存在、電流の流れる方向が限定
される、などという問題がある。
来の高周波アナログ信号用デバイスとして使用されるフ
ィンガー状ＭＯＳＦＥＴには、以下のような問題点があ
る。 （１）ソースインダクタンスの増加による最大発振周波
数ｆmax の低下 上記図２１（ｂ）に示すようにゲートフィンガー数を増
やすと、最小雑音指数ＮFminは低減されるものの、フィ
ンガー数が増えると必然的にドレイン領域、ソース領域
への配線もフィンガー状になり、それぞれのインダクタ
ンスが配線により増加する。そして、上述のように、最
大発振周波数ｆmax はソースインダクタンスに反比例す
るので、フィンガー数の増加は最大発振周波数ｆmax の
低下につながる。したがって、より周波数が高い領域で
は、最小雑音指数ＮFminの改善が困難となる。 （２）また、低雑音性を実現すべくフィンガー数を増や
すと半導体装置の活性領域の占有面積が増大するのを回
避できない。 （３）ゲート電極等を低抵抗化するためのプロセス適用
による高コスト化ゲート電極等を低抵抗化するために、
ポリサイドプロセスやサリサイドプロセスを採用する
と、工程数が必然的に増大するので、製造コストが高く
なり、標準プロセスに対してＬＳＩ単価が高くなる。 （４）システムＬＳＩにおける問題 共通の基板上に多種類の機能を有する複数の回路を形成
した高周波用システムＬＳＩを構成しようとする場合、
一部の回路の雑音が大きいと他の回路に与える影響が高
くなり、上述のような不具合が顕著となる。そのため
に、特に低雑音性を要求される回路は、集積化が困難と
なり、全ての回路を１チップ化した高周波用システムＬ
ＳＩの実現を妨げる要因となっている。 （５）ＳＯＩ構造における問題 上記図２４（ａ）〜（ｃ）に示す従来の各ボディコンタ
クトの方法では、パターン面積の増加、正孔引き抜き効
果のチャネル幅依存性の存在、電流の流れる方向が限定
される、などという問題がある。
【００３７】本発明の第１の目的は、製造コストの安価
なＭＯＳＦＥＴ構造を有しながら、極めて高い周波数領
域においても低雑音性を実現しうる半導体装置の提供を
図ることにある。
なＭＯＳＦＥＴ構造を有しながら、極めて高い周波数領
域においても低雑音性を実現しうる半導体装置の提供を
図ることにある。
【００３８】本発明の第２の目的は、高周波用半導体装
置として適した構造を有しながら、規則的な配置によっ
て構造が簡素化され活性領域の占有面積ができるだけ小
さくかつ製造コストの安価な半導体装置及びその設計方
法を提供することにある。
置として適した構造を有しながら、規則的な配置によっ
て構造が簡素化され活性領域の占有面積ができるだけ小
さくかつ製造コストの安価な半導体装置及びその設計方
法を提供することにある。
【００３９】本発明の第３の目的は、高周波用システム
ＬＳＩで要求される低雑音性の回路に適した半導体装置
をＭＯＳＦＥＴ構造で実現することにより、高周波領域
で使用される多種類の回路を１チップ化した半導体集積
回路装置を提供することにある。
ＬＳＩで要求される低雑音性の回路に適した半導体装置
をＭＯＳＦＥＴ構造で実現することにより、高周波領域
で使用される多種類の回路を１チップ化した半導体集積
回路装置を提供することにある。
【００４０】本発明の第４の目的は、マルチメディア機
器や移動体通信機器に適用される高周波領域における高
速動作と低消費電力性とを兼ね備えた機能の高いＳＯＩ
−ＬＳＩに適した半導体装置を提供することにある。
器や移動体通信機器に適用される高周波領域における高
速動作と低消費電力性とを兼ね備えた機能の高いＳＯＩ
−ＬＳＩに適した半導体装置を提供することにある。
【００４１】
【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板上に形成されたユニットセルの複数個
を備え、高周波信号増幅用ＦＥＴとして機能する半導体
装置であって、上記ユニットセルは、上記半導体基板の
上に形成されたリング状ゲート電極と、上記半導体基板
のうち上記ゲート電極の内方となる領域に形成されたド
レイン領域と、上記ドレイン領域の上に形成されたドレ
インコンタクトと、上記半導体基板のうち上記ゲート電
極の外方となる領域に形成され、上記ドレイン領域より
も広いソース領域と、上記ソース領域の上に形成された
ソースコンタクトと、上記半導体基板における上記ソー
ス領域に隣接する領域に設けられた分離用絶縁膜と、上
記分離用絶縁膜の上に設けられたゲートコンタクト用パ
ッド部と、上記ゲート電極と上記ゲートコンタクト用パ
ッド部との間を接続するゲート引き出し配線と、上記ゲ
ートコンタクト用パッド部の上に形成されたゲートコン
タクトとを備え、上記ゲート引き出し配線は、上記リン
グ状ゲート電極の２カ所から引き出されていて、上記ソ
ース領域は、上記ゲート引き出し配線によって２つの領
域に分けられている。
置は、半導体基板上に形成されたユニットセルの複数個
を備え、高周波信号増幅用ＦＥＴとして機能する半導体
装置であって、上記ユニットセルは、上記半導体基板の
上に形成されたリング状ゲート電極と、上記半導体基板
のうち上記ゲート電極の内方となる領域に形成されたド
レイン領域と、上記ドレイン領域の上に形成されたドレ
インコンタクトと、上記半導体基板のうち上記ゲート電
極の外方となる領域に形成され、上記ドレイン領域より
も広いソース領域と、上記ソース領域の上に形成された
ソースコンタクトと、上記半導体基板における上記ソー
ス領域に隣接する領域に設けられた分離用絶縁膜と、上
記分離用絶縁膜の上に設けられたゲートコンタクト用パ
ッド部と、上記ゲート電極と上記ゲートコンタクト用パ
ッド部との間を接続するゲート引き出し配線と、上記ゲ
ートコンタクト用パッド部の上に形成されたゲートコン
タクトとを備え、上記ゲート引き出し配線は、上記リン
グ状ゲート電極の２カ所から引き出されていて、上記ソ
ース領域は、上記ゲート引き出し配線によって２つの領
域に分けられている。
【００４２】これにより、ＦＥＴの動作時においてドレ
イン領域からソース領域に向かって電流が放射状に流れ
る構造となるので、ソース抵抗が大幅に減少する。した
がって、式（４）で表される最小雑音指数ＮFminを小さ
くすることが可能となる。しかも、フィンガータイプ構
造のゲート電極を有するＦＥＴでは、ソース抵抗を小さ
くかつドレイン耐圧を大きく確保しようとすると、ゲー
ト電極がドレイン側にオフセットした構造にする必要が
あるが、このような構造ではドレインコンタクトを形成
する必要上、ドレイン領域の幅つまりドレイン領域の面
積の低減には制限がある。それに対し、このようなリン
グ状ゲート電極の構造では、リング状ゲート電極の内方
でドレインコンタクトを形成するためのドレイン領域を
小さく形成することが容易となる。したがって、ドレイ
ン耐圧を高く維持しながら、ソース抵抗を大幅に低減す
ることができ、高周波信号増幅用ＦＥＴに必要な低雑音
性を確保することができる。
イン領域からソース領域に向かって電流が放射状に流れ
る構造となるので、ソース抵抗が大幅に減少する。した
がって、式（４）で表される最小雑音指数ＮFminを小さ
くすることが可能となる。しかも、フィンガータイプ構
造のゲート電極を有するＦＥＴでは、ソース抵抗を小さ
くかつドレイン耐圧を大きく確保しようとすると、ゲー
ト電極がドレイン側にオフセットした構造にする必要が
あるが、このような構造ではドレインコンタクトを形成
する必要上、ドレイン領域の幅つまりドレイン領域の面
積の低減には制限がある。それに対し、このようなリン
グ状ゲート電極の構造では、リング状ゲート電極の内方
でドレインコンタクトを形成するためのドレイン領域を
小さく形成することが容易となる。したがって、ドレイ
ン耐圧を高く維持しながら、ソース抵抗を大幅に低減す
ることができ、高周波信号増幅用ＦＥＴに必要な低雑音
性を確保することができる。
【００４３】そして、サリサイドプロセスによらなくて
もゲート抵抗の低抵抗化等によって高い高周波特性が得
られる。したがって、製造コストを抑制しながら、高周
波信号用ＦＥＴの高周波特性の改善、特に式（３）で表
される遮断周波数ｆ T の向上や式（４）で表される最小
雑音指数ＮFminを小さくすることが可能となる。
もゲート抵抗の低抵抗化等によって高い高周波特性が得
られる。したがって、製造コストを抑制しながら、高周
波信号用ＦＥＴの高周波特性の改善、特に式（３）で表
される遮断周波数ｆ T の向上や式（４）で表される最小
雑音指数ＮFminを小さくすることが可能となる。
【００４４】上記ゲート電極は、閉リング状としてもよ
いし、上記分離用絶縁膜の上で分断された開リング状と
してもよい。
いし、上記分離用絶縁膜の上で分断された開リング状と
してもよい。
【００４５】上記ユニットセルは、上記ソース・ドレイ
ン領域とは逆導電型の基板コンタクト用半導体領域と、
該基板コンタクト用半導体領域上に形成された基板コン
タクトとをさらに備えていてもよい。
ン領域とは逆導電型の基板コンタクト用半導体領域と、
該基板コンタクト用半導体領域上に形成された基板コン
タクトとをさらに備えていてもよい。
【００４６】上記ドレイン領域の面積は、１つのドレイ
ンコンタクトのみが引き出し可能な程度に最小化されて
いることが好ましい。
ンコンタクトのみが引き出し可能な程度に最小化されて
いることが好ましい。
【００４７】上記ソース領域は、平面的にみて正多角形
からその一部を切り欠いて形成されるパターンを有して
おり、上記分離用絶縁膜は、上記正多角形の一部まで延
びており、上記ゲート引き出し配線は、上記一部の上を
通過して上記ゲートコンタクト用パッド部に接続されて
いることが好ましい。
からその一部を切り欠いて形成されるパターンを有して
おり、上記分離用絶縁膜は、上記正多角形の一部まで延
びており、上記ゲート引き出し配線は、上記一部の上を
通過して上記ゲートコンタクト用パッド部に接続されて
いることが好ましい。
【００４８】上記ソース領域は、平面的にみて正多角形
からその一部を切り欠いて形成されるパターンを有して
おり、上記分離用絶縁膜は、上記一部まで延びており、
上記ゲートコンタクト用パッド部は、上記分離用絶縁膜
の上まで延びていることが好ましい。
からその一部を切り欠いて形成されるパターンを有して
おり、上記分離用絶縁膜は、上記一部まで延びており、
上記ゲートコンタクト用パッド部は、上記分離用絶縁膜
の上まで延びていることが好ましい。
【００４９】上記ソースコンタクトの数は４つ以上であ
ることが好ましい。
ることが好ましい。
【００５０】これにより、式（４）で表される最小雑音
指数ＮFminが低減されるとともに、式（５）で表される
最大発振周波数ｆmax が増大する。
指数ＮFminが低減されるとともに、式（５）で表される
最大発振周波数ｆmax が増大する。
【００５１】少なくとも上記ソース領域と上記ソースコ
ンタクトとの接続部分は、シリサイドにより構成されて
いることが好ましい。
ンタクトとの接続部分は、シリサイドにより構成されて
いることが好ましい。
【００５２】これにより、ソースコンタクト抵抗やソー
ス領域のシート抵抗が小さくなるので、ソースコンタク
トの数を低減しかつソース領域の面積を低減しても、ソ
ース抵抗を小さく維持することができる。したがって、
ＦＥＴの面積を低減しながら、優れた高周波特性を得る
ことができる。
ス領域のシート抵抗が小さくなるので、ソースコンタク
トの数を低減しかつソース領域の面積を低減しても、ソ
ース抵抗を小さく維持することができる。したがって、
ＦＥＴの面積を低減しながら、優れた高周波特性を得る
ことができる。
【００５３】本発明の第２の半導体装置は、半導体基板
上に形成されたユニットセルの複数個を備え、高周波信
号増幅用ＦＥＴとして機能する半導体装置であって、上
記ユニットセルは、上記半導体基板の上に形成されたリ
ング状ゲート電極と、上記半導体基板のうち上記ゲート
電極の内方となる領域に形成されたドレイン領域と、上
記ドレイン領域の上に形成されたドレインコンタクト
と、上記半導体基板のうち上記ゲート電極の外方となる
領域に形成され、上記ドレイン領域よりも広いソース領
域と、上記ソース領域の上に形成されたソースコンタク
トと、上記半導体基板における上記ソース領域に隣接す
る領域に設けられた分離用絶縁膜と、上記分離用絶縁膜
の上に設けられたゲートコンタクト用パッド部と、上記
ゲート電極と上記ゲートコンタクト用パッド部との間を
接続するゲート引き出し配線と、上記ゲートコンタクト
用パッド部の上に形成されたゲートコンタクトとを備
え、上記ゲートコンタクトは、上記ゲートコンタクト用
パッド部に対して複数個設けられている。
上に形成されたユニットセルの複数個を備え、高周波信
号増幅用ＦＥＴとして機能する半導体装置であって、上
記ユニットセルは、上記半導体基板の上に形成されたリ
ング状ゲート電極と、上記半導体基板のうち上記ゲート
電極の内方となる領域に形成されたドレイン領域と、上
記ドレイン領域の上に形成されたドレインコンタクト
と、上記半導体基板のうち上記ゲート電極の外方となる
領域に形成され、上記ドレイン領域よりも広いソース領
域と、上記ソース領域の上に形成されたソースコンタク
トと、上記半導体基板における上記ソース領域に隣接す
る領域に設けられた分離用絶縁膜と、上記分離用絶縁膜
の上に設けられたゲートコンタクト用パッド部と、上記
ゲート電極と上記ゲートコンタクト用パッド部との間を
接続するゲート引き出し配線と、上記ゲートコンタクト
用パッド部の上に形成されたゲートコンタクトとを備
え、上記ゲートコンタクトは、上記ゲートコンタクト用
パッド部に対して複数個設けられている。
【００５４】これにより、ゲートコンタクトの数の増大
に応じてゲートコンタクト抵抗が小さくなるので、ゲー
ト抵抗が低減される。したがって、式（４）で表される
最小雑音指数ＮFminをさらに低減することができる。
に応じてゲートコンタクト抵抗が小さくなるので、ゲー
ト抵抗が低減される。したがって、式（４）で表される
最小雑音指数ＮFminをさらに低減することができる。
【００５５】上記各ユニットセル内の少なくとも上記ゲ
ート電極，ゲート引き出し配線，ソース領域及びドレイ
ン領域を上記半導体基板の主面上において上記リング状
ゲート電極の中心点に関して回転対称になるように形成
することが好ましい。
ート電極，ゲート引き出し配線，ソース領域及びドレイ
ン領域を上記半導体基板の主面上において上記リング状
ゲート電極の中心点に関して回転対称になるように形成
することが好ましい。
【００５６】これにより、各ユニットセルを規則的に配
置して１つのＦＥＴを構成することが可能となる。した
がって、ＦＥＴ全体がコンパクトになるとともに、規則
的に配置されることによって配線の構造も簡素化される
ので、製造コストが低減する。
置して１つのＦＥＴを構成することが可能となる。した
がって、ＦＥＴ全体がコンパクトになるとともに、規則
的に配置されることによって配線の構造も簡素化される
ので、製造コストが低減する。
【００５７】本発明の第３の半導体装置は、半導体基板
上に形成された複数のユニットセルを有する半導体装置
であって、上記各ユニットセルは、上記半導体基板の上
に形成されたリング状ゲート電極と、上記半導体基板の
うち上記ゲート電極の内方となる領域に形成されたドレ
イン領域と、上記ドレイン領域の上に形成されたドレイ
ンコンタクトと、上記半導体基板のうち上記ゲート電極
の外方となる領域に形成されたソース領域と、上記ソー
ス領域の上に形成されたソースコンタクトと、上記ソー
ス領域を挟んで上記半導体基板上の２カ所に、互いに対
向して形成されたゲートコンタクト用パッド部と、上記
ゲート電極と上記ゲートコンタクト用パッド部との間を
接続する２本のゲート引き出し配線と、上記各ゲートコ
ンタクト用パッド部の上に形成されたゲートコンタクト
とを備え、上記各ユニットセルの平面パターンは、上記
半導体基板上で上記複数のユニットセルが規則的に配置
されるように対称性を有している。
上に形成された複数のユニットセルを有する半導体装置
であって、上記各ユニットセルは、上記半導体基板の上
に形成されたリング状ゲート電極と、上記半導体基板の
うち上記ゲート電極の内方となる領域に形成されたドレ
イン領域と、上記ドレイン領域の上に形成されたドレイ
ンコンタクトと、上記半導体基板のうち上記ゲート電極
の外方となる領域に形成されたソース領域と、上記ソー
ス領域の上に形成されたソースコンタクトと、上記ソー
ス領域を挟んで上記半導体基板上の２カ所に、互いに対
向して形成されたゲートコンタクト用パッド部と、上記
ゲート電極と上記ゲートコンタクト用パッド部との間を
接続する２本のゲート引き出し配線と、上記各ゲートコ
ンタクト用パッド部の上に形成されたゲートコンタクト
とを備え、上記各ユニットセルの平面パターンは、上記
半導体基板上で上記複数のユニットセルが規則的に配置
されるように対称性を有している。
【００５８】これにより、ＦＥＴ全体の占有面積ができ
る限り小さい状態で各ユニットセルが規則的に配置され
る。そして、単純な繰り返し配線によってゲートコンタ
クト、ドレインコンタクト、ソースコンタクトおよび基
板コンタクトの各々同士を接続する配線がとれる構造と
なる。
る限り小さい状態で各ユニットセルが規則的に配置され
る。そして、単純な繰り返し配線によってゲートコンタ
クト、ドレインコンタクト、ソースコンタクトおよび基
板コンタクトの各々同士を接続する配線がとれる構造と
なる。
【００５９】上記ソース領域を挟んで上記半導体基板内
の２カ所に互いに対向して設けられ、上記ソース・ドレ
イン領域とは逆導電型の基板コンタクト用半導体領域
と、該基板コンタクト用半導体領域上に形成された基板
コンタクトとをさらに備えていることが好ましい。
の２カ所に互いに対向して設けられ、上記ソース・ドレ
イン領域とは逆導電型の基板コンタクト用半導体領域
と、該基板コンタクト用半導体領域上に形成された基板
コンタクトとをさらに備えていることが好ましい。
【００６０】上記各ユニットセル内の少なくとも上記ゲ
ート電極，ゲート引き出し配線，ソース領域及びドレイ
ン領域を上記半導体基板の主面上において上記リング状
ゲート電極の中心点に関して回転対称になるように形成
することができる。
ート電極，ゲート引き出し配線，ソース領域及びドレイ
ン領域を上記半導体基板の主面上において上記リング状
ゲート電極の中心点に関して回転対称になるように形成
することができる。
【００６１】また、上記複数のユニットセルのうち１つ
のユニットセル内の上記各部材の形状と、上記１つのユ
ニットセルに隣接する他のユニットセル内の各部材の形
状とが線対称になるように形成することもできる。
のユニットセル内の上記各部材の形状と、上記１つのユ
ニットセルに隣接する他のユニットセル内の各部材の形
状とが線対称になるように形成することもできる。
【００６２】上記各ソースコンタクトの先端同士を接続
するソースコンタクト配線とをさらに設け、上記ソース
コンタクト配線を第１層目において上記ドレインコンタ
クト及びゲートコンタクトの形成領域及びその周囲を除
く全領域に亘って形成することができる。
するソースコンタクト配線とをさらに設け、上記ソース
コンタクト配線を第１層目において上記ドレインコンタ
クト及びゲートコンタクトの形成領域及びその周囲を除
く全領域に亘って形成することができる。
【００６３】これにより、ソースコンタクト配線がほぼ
全面に亘って形成されているので、ソースインダクタン
スが極めて小さくなり、最大発振周波数ｆmax が大きく
なる。
全面に亘って形成されているので、ソースインダクタン
スが極めて小さくなり、最大発振周波数ｆmax が大きく
なる。
【００６４】上記各ソースコンタクト及び基板コンタク
トの先端同士を接続するソースコンタクト配線兼基板コ
ンタクト配線とをさらに備えていることが好ましい。
トの先端同士を接続するソースコンタクト配線兼基板コ
ンタクト配線とをさらに備えていることが好ましい。
【００６５】これにより、さらにソースインダクタンス
を低減できるので、特に高い最大遮断周波数ｆmax を必
要とするデバイスに適した構造が得られる。
を低減できるので、特に高い最大遮断周波数ｆmax を必
要とするデバイスに適した構造が得られる。
【００６６】上記各ユニットセルのうち周辺部に配置さ
れたユニットセルのみに設けられ、上記ソース・ドレイ
ン領域とは逆導電型の基板コンタクト用半導体領域と、
上記基板コンタクト用半導体領域の上に形成された基板
コンタクトと、上記各基板コンタクトの先端同士を接続
する基板コンタクト配線とをさらに備えることができ
る。
れたユニットセルのみに設けられ、上記ソース・ドレイ
ン領域とは逆導電型の基板コンタクト用半導体領域と、
上記基板コンタクト用半導体領域の上に形成された基板
コンタクトと、上記各基板コンタクトの先端同士を接続
する基板コンタクト配線とをさらに備えることができ
る。
【００６７】これにより、配線が簡略化されることにな
る。
る。
【００６８】上記半導体基板をシリコン系基板とするこ
とが好ましい。
とが好ましい。
【００６９】これにより、化合物半導体基板を使用する
のに比べ、半導体装置のコストが大幅に低減でき、しか
も、化合物半導体を用いた高周波用デバイスと実用上遜
色のない特性を有するデバイスを得ることができる。
のに比べ、半導体装置のコストが大幅に低減でき、しか
も、化合物半導体を用いた高周波用デバイスと実用上遜
色のない特性を有するデバイスを得ることができる。
【００７０】本発明の第４の半導体装置は、絶縁性基板
と該絶縁性基板上に設けられた半導体領域とを有するＳ
ＯＩ基板の上に形成された複数のユニットセルを備え、
高周波信号増幅用ＦＥＴとして機能する半導体装置であ
って、上記ユニットセルは、上記半導体領域の上に形成
されたリング状ゲート電極と、上記半導体領域のうち上
記リング状ゲート電極の下方の領域に形成された低濃度
の第１導電型不純物を含むチャネル領域と、上記半導体
領域内の上記ゲート電極の内方となる領域に形成され高
濃度の第２導電型不純物を含むドレイン領域と、上記半
導体領域内の上記ゲート電極の外方となる領域に形成さ
れ高濃度の第２導電型不純物を含むソース領域と、上記
ゲート電極に接続され、上記ソース領域上から上記分離
用絶縁膜上まで延びるゲート引き出し配線と、上記半導
体領域の一部に形成され高濃度の第１導電型不純物を含
む基板コンタクト部とを備え、上記基板コンタクト部
は、上記ソース領域に隣接しており、上記ゲート電極に
接続され、上記ソース領域上から上記基板コンタクト部
上まで延びるキャリア導出用配線と、上記半導体領域の
うち上記キャリア導出用配線の下方の領域に形成され低
濃度の第１導電型不純物を含むキャリア導出用領域とを
さらに備えている。
と該絶縁性基板上に設けられた半導体領域とを有するＳ
ＯＩ基板の上に形成された複数のユニットセルを備え、
高周波信号増幅用ＦＥＴとして機能する半導体装置であ
って、上記ユニットセルは、上記半導体領域の上に形成
されたリング状ゲート電極と、上記半導体領域のうち上
記リング状ゲート電極の下方の領域に形成された低濃度
の第１導電型不純物を含むチャネル領域と、上記半導体
領域内の上記ゲート電極の内方となる領域に形成され高
濃度の第２導電型不純物を含むドレイン領域と、上記半
導体領域内の上記ゲート電極の外方となる領域に形成さ
れ高濃度の第２導電型不純物を含むソース領域と、上記
ゲート電極に接続され、上記ソース領域上から上記分離
用絶縁膜上まで延びるゲート引き出し配線と、上記半導
体領域の一部に形成され高濃度の第１導電型不純物を含
む基板コンタクト部とを備え、上記基板コンタクト部
は、上記ソース領域に隣接しており、上記ゲート電極に
接続され、上記ソース領域上から上記基板コンタクト部
上まで延びるキャリア導出用配線と、上記半導体領域の
うち上記キャリア導出用配線の下方の領域に形成され低
濃度の第１導電型不純物を含むキャリア導出用領域とを
さらに備えている。
【００７１】これにより、活性領域内に多数のユニット
セルが配置されたような場合であっても、各ユニットセ
ルごとに基板コンタクト部が設けられているので、各ユ
ニットセル毎に基板コンタクト部を利用して基板電位を
固定することができ、寄生バイポーラトランジスタの作
動を可及的に抑制することができる。また、リング状ゲ
ート電極を設けているために、フィンガータイプのゲー
ト電極において素子分離との境界付近に生じるエッジト
ランジスタが存在しないので、並列トランジスタ現象の
ない、安定した電気的特性を有するＳＯＩトランジスタ
が得られる。さらに、ソース領域の面積が通常のＦＥＴ
に比較して大きくなるので、絶縁部の上の半導体領域が
薄くなった場合であっても、従来のＳＯＩトランジスタ
に比べて、ソース抵抗の低減が可能である。
セルが配置されたような場合であっても、各ユニットセ
ルごとに基板コンタクト部が設けられているので、各ユ
ニットセル毎に基板コンタクト部を利用して基板電位を
固定することができ、寄生バイポーラトランジスタの作
動を可及的に抑制することができる。また、リング状ゲ
ート電極を設けているために、フィンガータイプのゲー
ト電極において素子分離との境界付近に生じるエッジト
ランジスタが存在しないので、並列トランジスタ現象の
ない、安定した電気的特性を有するＳＯＩトランジスタ
が得られる。さらに、ソース領域の面積が通常のＦＥＴ
に比較して大きくなるので、絶縁部の上の半導体領域が
薄くなった場合であっても、従来のＳＯＩトランジスタ
に比べて、ソース抵抗の低減が可能である。
【００７２】そして、各ユニットセルにおいて、チャネ
ル領域でインパクトイオン化によって発生したキャリア
がキャリア導出用領域から基板コンタクト部に容易に排
出されるので、チャネル領域の電位を固定して寄生バイ
ポーラトランジスタの発生を効果的に抑制することがで
きる。
ル領域でインパクトイオン化によって発生したキャリア
がキャリア導出用領域から基板コンタクト部に容易に排
出されるので、チャネル領域の電位を固定して寄生バイ
ポーラトランジスタの発生を効果的に抑制することがで
きる。
【００７３】上記基板コンタクト部を、上記チャネル領
域から上記ソース領域を分断して上記ソース領域の外方
まで延びるように形成することができる。
域から上記ソース領域を分断して上記ソース領域の外方
まで延びるように形成することができる。
【００７４】これにより、各ユニットセルにおいて、チ
ャネル領域でインパクトイオン化によって発生したキャ
リアがより直接的に基板コンタクト部に容易に排出され
るので、チャネル領域の電位を固定して寄生バイポーラ
トランジスタの発生を効果的に抑制することができる。
ャネル領域でインパクトイオン化によって発生したキャ
リアがより直接的に基板コンタクト部に容易に排出され
るので、チャネル領域の電位を固定して寄生バイポーラ
トランジスタの発生を効果的に抑制することができる。
【００７５】上記ゲート電極は、閉リング状としてもよ
いし、少なくとも１カ所で分断された開リング状として
上記分断された領域に分離用絶縁膜を介在させてもよ
い。
いし、少なくとも１カ所で分断された開リング状として
上記分断された領域に分離用絶縁膜を介在させてもよ
い。
【００７６】上記基板上における上記ソース領域に隣接
する領域に設けられ、絶縁性材料によって構成される分
離用絶縁膜と、上記分離用絶縁膜の上に設けられたゲー
トコンタクト用パッド部とをさらに備えていることが好
ましい。
する領域に設けられ、絶縁性材料によって構成される分
離用絶縁膜と、上記分離用絶縁膜の上に設けられたゲー
トコンタクト用パッド部とをさらに備えていることが好
ましい。
【００７７】
【発明の実施の形態】以下本発明の実施形態について説
明する。
明する。
【００７８】（第１の実施形態） 図１は、第１の実施形態におけるＭＯＳＦＥＴのユニッ
トセルにおけるレイアウトを模式的に示す平面図であ
り、図６は、本実施形態及び後述の第２〜第５の実施形
態に係るＭＯＳＦＥＴのセルアレイ構造を示すために本
実施形態に係るユニットセル構造を例として描かれた平
面図である。
トセルにおけるレイアウトを模式的に示す平面図であ
り、図６は、本実施形態及び後述の第２〜第５の実施形
態に係るＭＯＳＦＥＴのセルアレイ構造を示すために本
実施形態に係るユニットセル構造を例として描かれた平
面図である。
【００７９】図６に示すように、シリコン基板上には素
子分離で囲まれる領域内に活性領域２１が形成されてお
り、活性領域２１内には多数のユニットセルが設けられ
ているが、図１には、そのうちの１ユニットセルのみが
図示されている。活性領域２１内におけるシリコン基板
上には、ゲート酸化膜（図示せず）を介して正８角形の
リング状ゲート電極１が設けられている。そして、活性
領域２１のうちゲート電極１の内方の領域はドレイン領
域２であり、ゲート電極１の外方の領域はソース領域３
及び基板コンタクト部５であって、ドレイン領域２及び
ソース領域３には、互いに同じ導電型の高濃度の不純物
が導入されている。また、ゲート電極１の下方（つまり
ゲート酸化膜の下方）の領域は、ソース領域３及びドレ
イン領域２内の不純物とは逆導電型でしきい値制御レベ
ルの濃度の不純物が導入されたチャネル領域となってい
る。そして、基板コンタクト部５にはチャネル領域内の
不純物と同じ導電型でソース領域３及びドレイン領域２
内の不純物とは逆導電型の高濃度不純物が導入されてい
る。また、上記リング状ゲート電極１を構成する８角形
の各辺のうち相対抗する２つの辺から２つのゲート引き
出し配線４が導出されており、このゲート引き出し配線
４は活性領域２１内のソース領域３の上を経て素子分離
上にまで延びた後、その先端部に上方の配線との信号接
続のためのコンタクト部４ａを有している。図示されて
いないが、ゲート引き出し配線４とシリコン基板との間
にもシリコン酸化膜からなるゲート酸化膜が介在してい
る。ただし、シリコン酸化膜の代わりにシリコン窒化膜
や、シリコン酸窒化膜からなるゲート絶縁膜を用いても
よい。
子分離で囲まれる領域内に活性領域２１が形成されてお
り、活性領域２１内には多数のユニットセルが設けられ
ているが、図１には、そのうちの１ユニットセルのみが
図示されている。活性領域２１内におけるシリコン基板
上には、ゲート酸化膜（図示せず）を介して正８角形の
リング状ゲート電極１が設けられている。そして、活性
領域２１のうちゲート電極１の内方の領域はドレイン領
域２であり、ゲート電極１の外方の領域はソース領域３
及び基板コンタクト部５であって、ドレイン領域２及び
ソース領域３には、互いに同じ導電型の高濃度の不純物
が導入されている。また、ゲート電極１の下方（つまり
ゲート酸化膜の下方）の領域は、ソース領域３及びドレ
イン領域２内の不純物とは逆導電型でしきい値制御レベ
ルの濃度の不純物が導入されたチャネル領域となってい
る。そして、基板コンタクト部５にはチャネル領域内の
不純物と同じ導電型でソース領域３及びドレイン領域２
内の不純物とは逆導電型の高濃度不純物が導入されてい
る。また、上記リング状ゲート電極１を構成する８角形
の各辺のうち相対抗する２つの辺から２つのゲート引き
出し配線４が導出されており、このゲート引き出し配線
４は活性領域２１内のソース領域３の上を経て素子分離
上にまで延びた後、その先端部に上方の配線との信号接
続のためのコンタクト部４ａを有している。図示されて
いないが、ゲート引き出し配線４とシリコン基板との間
にもシリコン酸化膜からなるゲート酸化膜が介在してい
る。ただし、シリコン酸化膜の代わりにシリコン窒化膜
や、シリコン酸窒化膜からなるゲート絶縁膜を用いても
よい。
【００８０】そして、上方の配線からは、ＭＯＳＦＥＴ
内の各部に対して電気的接続を行うためのコンタクトが
設けられている。ゲート引き出し配線４の２カ所のコン
タクト部４ａにはそれぞれ１つずつのゲートコンタクト
６が、ドレイン領域２には中央に１つのドレインコンタ
クト７が、ソース領域３には合計６つのソースコンタク
ト８が、２箇所の基板コンタクト部５にはそれぞれ１つ
の基板コンタクト９が設けられている。
内の各部に対して電気的接続を行うためのコンタクトが
設けられている。ゲート引き出し配線４の２カ所のコン
タクト部４ａにはそれぞれ１つずつのゲートコンタクト
６が、ドレイン領域２には中央に１つのドレインコンタ
クト７が、ソース領域３には合計６つのソースコンタク
ト８が、２箇所の基板コンタクト部５にはそれぞれ１つ
の基板コンタクト９が設けられている。
【００８１】本実施形態のＭＯＳＦＥＴの１ユニットセ
ルの構造によると、正８角形のリング状ゲート電極２に
よって、ドレイン領域２を１つのドレインコンタクト７
が引き出せる程度に狭くしておくことでリング状ゲート
電極１の周方向における長さをできるだけ短くすること
ができる。しかも、ゲート引き出し配線４をリング状ゲ
ート電極１の２カ所から引き出して、２つのゲートコン
タクト６を設けているので、ゲート抵抗Ｒｇを低減する
ことができる。すなわち、リング状ゲート電極１の周方
向における長さをできるだけ小さくすることによって、
図２１（ａ）〜（ｃ）に示す従来のフィンガー状ゲート
電極を有するＭＯＳＦＥＴのフィンガー長が短い場合と
同様に、最小雑音指数ＮFminを低減できる。
ルの構造によると、正８角形のリング状ゲート電極２に
よって、ドレイン領域２を１つのドレインコンタクト７
が引き出せる程度に狭くしておくことでリング状ゲート
電極１の周方向における長さをできるだけ短くすること
ができる。しかも、ゲート引き出し配線４をリング状ゲ
ート電極１の２カ所から引き出して、２つのゲートコン
タクト６を設けているので、ゲート抵抗Ｒｇを低減する
ことができる。すなわち、リング状ゲート電極１の周方
向における長さをできるだけ小さくすることによって、
図２１（ａ）〜（ｃ）に示す従来のフィンガー状ゲート
電極を有するＭＯＳＦＥＴのフィンガー長が短い場合と
同様に、最小雑音指数ＮFminを低減できる。
【００８２】また、リング状ゲート電極１を取り囲んで
４５度間隔に１つずつのソースコンタクト８を配置し、
１ユニットセルあたり６個のソースコンタクト８を設け
ているので、ソース抵抗Ｒｓが小さくなる。従来のフィ
ンガー状ゲート電極を有するＭＯＳＦＥＴ（図２１
（ａ）〜（ｃ）参照）では、ソース領域となるゲート間
の領域１０４が２本のフィンガー状ゲート電極に共有さ
れているので、ソースコンタクト抵抗が増加する。しか
し、本実施形態の構成の場合は、ゲート電極１の周囲に
円形にソースコンタクト８が配置されており、しかも、
そのソースコンタクト８が他のゲート電極と共用されて
いないので、ソース領域３のコンタクト抵抗は小さい。
さらに、リング状ゲート電極１の内方をドレイン領域２
とし外方をソース領域３としているので、ソース領域３
とドレイン領域２との間には電流が偏ることなく放射状
に流れる。このように放射状に電流が流れ、かつソース
領域３が広くなっているので、ソース抵抗Ｒｓが極めて
小さくなる。
４５度間隔に１つずつのソースコンタクト８を配置し、
１ユニットセルあたり６個のソースコンタクト８を設け
ているので、ソース抵抗Ｒｓが小さくなる。従来のフィ
ンガー状ゲート電極を有するＭＯＳＦＥＴ（図２１
（ａ）〜（ｃ）参照）では、ソース領域となるゲート間
の領域１０４が２本のフィンガー状ゲート電極に共有さ
れているので、ソースコンタクト抵抗が増加する。しか
し、本実施形態の構成の場合は、ゲート電極１の周囲に
円形にソースコンタクト８が配置されており、しかも、
そのソースコンタクト８が他のゲート電極と共用されて
いないので、ソース領域３のコンタクト抵抗は小さい。
さらに、リング状ゲート電極１の内方をドレイン領域２
とし外方をソース領域３としているので、ソース領域３
とドレイン領域２との間には電流が偏ることなく放射状
に流れる。このように放射状に電流が流れ、かつソース
領域３が広くなっているので、ソース抵抗Ｒｓが極めて
小さくなる。
【００８３】その結果、複数個のユニットセルを規則的
に配置して構成される本実施形態のＭＯＳＦＥＴにおい
て、ゲート抵抗Ｒｇとソース抵抗Ｒｓとを低減できるの
で、上述の式（４）からわかるように、最小雑音指数Ｎ
Fminを有効に低減することができる。
に配置して構成される本実施形態のＭＯＳＦＥＴにおい
て、ゲート抵抗Ｒｇとソース抵抗Ｒｓとを低減できるの
で、上述の式（４）からわかるように、最小雑音指数Ｎ
Fminを有効に低減することができる。
【００８４】また、このように小さなソース抵抗を実現
できることで、ゲート抵抗，ソース抵抗及びドレイン抵
抗を大きく低抵抗化するためのサリサイドプロセスを適
用することなしにでも十分な低抵抗化が可能である。す
なわち、サリサイドプロセスを採用する場合のような工
程数の増大による製造コストの増大を招くことなく低コ
ストで、サリサイドプロセスにより形成される高周波信
号用デバイスと同様の低最小雑音指数ＮFminを持つ高周
波信号用デバイスの形成が可能となる。
できることで、ゲート抵抗，ソース抵抗及びドレイン抵
抗を大きく低抵抗化するためのサリサイドプロセスを適
用することなしにでも十分な低抵抗化が可能である。す
なわち、サリサイドプロセスを採用する場合のような工
程数の増大による製造コストの増大を招くことなく低コ
ストで、サリサイドプロセスにより形成される高周波信
号用デバイスと同様の低最小雑音指数ＮFminを持つ高周
波信号用デバイスの形成が可能となる。
【００８５】次に、上記ユニットセルをマトリクス状に
配置して構成されるＭＯＳＦＥＴの構造について説明す
る。図６は、本実施形態のユニットセルをマトリクス状
に配置して構成されるＭＯＳＦＥＴのレイアウトを概略
的に示す平面図である。素子分離２０で囲まれる活性領
域２１内には、縦横各４個ずつのユニットセルつまり合
計１６個のユニットセルが配置されており、このユニッ
トセルの数は、ＭＯＳＦＥＴの特性上必要なゲート幅Ｗ
によって定められる。なお、活性領域２１内には、ゲー
トコンタクト部４ａを配置するための素子分離がとびと
びに存在している。
配置して構成されるＭＯＳＦＥＴの構造について説明す
る。図６は、本実施形態のユニットセルをマトリクス状
に配置して構成されるＭＯＳＦＥＴのレイアウトを概略
的に示す平面図である。素子分離２０で囲まれる活性領
域２１内には、縦横各４個ずつのユニットセルつまり合
計１６個のユニットセルが配置されており、このユニッ
トセルの数は、ＭＯＳＦＥＴの特性上必要なゲート幅Ｗ
によって定められる。なお、活性領域２１内には、ゲー
トコンタクト部４ａを配置するための素子分離がとびと
びに存在している。
【００８６】本実施形態のＭＯＳＦＥＴは、その１ユニ
ットセルの構造がリング状ゲート電極１の中心点（つま
りドレイン領域２の中心点）回りに２回転対称となる構
造であるので、できるだけ無駄なスペースを生じさせず
に各ユニットセルをマトリクス状に配置してＭＯＳＦＥ
Ｔを構成することが容易となる。必要なゲート幅を得る
ためには、ユニットを追加していくだけでよい。この点
について、以下に説明する。
ットセルの構造がリング状ゲート電極１の中心点（つま
りドレイン領域２の中心点）回りに２回転対称となる構
造であるので、できるだけ無駄なスペースを生じさせず
に各ユニットセルをマトリクス状に配置してＭＯＳＦＥ
Ｔを構成することが容易となる。必要なゲート幅を得る
ためには、ユニットを追加していくだけでよい。この点
について、以下に説明する。
【００８７】上記図６に示すようなセルアレイ構造を形
成する際には、１つのユニットセルのレイアウトデータ
があれば、そのレイアウトデータを用いて他のユニット
セルのレイアウトデータを容易かつ迅速に生成すること
ができる。例えば、図６の右側の上端部のユニットセル
のレイアウトデータをドレインコンタクト７を中心とし
て１８０度回転させた後平行移動させると、このユニッ
トセルに隣接している下方のユニットセルのレイアウト
データが得られる。また、図６の右側の上端部のユニッ
トセルのレイアウトデータを下側の基板コンタクト９及
びゲートコンタクト６の中心を結ぶ線で折り返す（反転
する）と、このユニットセルに隣接している下方のユニ
ットセルのレイアウトデータが得られる。さらに、図６
の右側の上端部のユニットセルのレイアウトデータを左
下方のゲートコンタクト６を中心として９０度回転させ
ると、このユニットセルに隣接している下方のユニット
セルのレイアウトデータが得られる。同様に、ユニット
セルの対称性に応じて、レイアウトデータの回転移動、
反転移動、回転移動と平行移動との組合せ、反転移動と
平行移動との組合せ、回転移動と反転移動との組合せ、
あるいは回転移動と反転移動と平行移動との組合せのい
ずれかを行うかにより、容易に他のユニットセルのレイ
アウトデータを生成することができる。このような１つ
のユニットセルのレイアウトデータの利用は、後述の他
の実施形態ついても同様に適用することができる。その
際、基板コンタクト部５，基板コンタクト９，島状の素
子分離２０，ゲートコンタクト部４ａ及びゲートコンタ
クト６は、四方の全てのユニットセル（本実施形態では
４つのユニットセル）で共有されることになる。
成する際には、１つのユニットセルのレイアウトデータ
があれば、そのレイアウトデータを用いて他のユニット
セルのレイアウトデータを容易かつ迅速に生成すること
ができる。例えば、図６の右側の上端部のユニットセル
のレイアウトデータをドレインコンタクト７を中心とし
て１８０度回転させた後平行移動させると、このユニッ
トセルに隣接している下方のユニットセルのレイアウト
データが得られる。また、図６の右側の上端部のユニッ
トセルのレイアウトデータを下側の基板コンタクト９及
びゲートコンタクト６の中心を結ぶ線で折り返す（反転
する）と、このユニットセルに隣接している下方のユニ
ットセルのレイアウトデータが得られる。さらに、図６
の右側の上端部のユニットセルのレイアウトデータを左
下方のゲートコンタクト６を中心として９０度回転させ
ると、このユニットセルに隣接している下方のユニット
セルのレイアウトデータが得られる。同様に、ユニット
セルの対称性に応じて、レイアウトデータの回転移動、
反転移動、回転移動と平行移動との組合せ、反転移動と
平行移動との組合せ、回転移動と反転移動との組合せ、
あるいは回転移動と反転移動と平行移動との組合せのい
ずれかを行うかにより、容易に他のユニットセルのレイ
アウトデータを生成することができる。このような１つ
のユニットセルのレイアウトデータの利用は、後述の他
の実施形態ついても同様に適用することができる。その
際、基板コンタクト部５，基板コンタクト９，島状の素
子分離２０，ゲートコンタクト部４ａ及びゲートコンタ
クト６は、四方の全てのユニットセル（本実施形態では
４つのユニットセル）で共有されることになる。
【００８８】なお、本発明のユニットセルの各部材はリ
ング状ゲート電極１の中心点に関して２回転対称である
必要はなく、３次以上の回転対称であってもよい。ただ
し、あまりに高次の回転対称にするとかえって自由度が
狭められるので、せいぜい６次以下の回転対称であるこ
とが好ましい。このことは以下の各実施形態についても
同様に適用できる。
ング状ゲート電極１の中心点に関して２回転対称である
必要はなく、３次以上の回転対称であってもよい。ただ
し、あまりに高次の回転対称にするとかえって自由度が
狭められるので、せいぜい６次以下の回転対称であるこ
とが好ましい。このことは以下の各実施形態についても
同様に適用できる。
【００８９】（第２の実施形態） 図２は、第２の実施形態におけるＭＯＳＦＥＴの１ユニ
ットセルのレイアウトを概略的に示す平面図である。本
実施形態のＭＯＳＦＥＴは、正８角形のリング状ゲート
電極１を有し、ゲート電極１の内方にドレイン領域２
を、ゲート電極１の外方にソース領域３をそれぞれ設け
ている点では第１の実施形態のＭＯＳＦＥＴと同じ構造
を有するが、ゲート引き出し配線４の下方でソース領域
３（活性領域）を絞り込んだ構造としている点が第１の
実施形態のＭＯＳＦＥＴとは異なる。つまり、ゲート引
き出し配線４の下方の領域Ｒ４においては、素子分離の
部分がゲート電極１に近づいており、素子分離の部分と
ゲート電極１との間の距離が短くなっている。
ットセルのレイアウトを概略的に示す平面図である。本
実施形態のＭＯＳＦＥＴは、正８角形のリング状ゲート
電極１を有し、ゲート電極１の内方にドレイン領域２
を、ゲート電極１の外方にソース領域３をそれぞれ設け
ている点では第１の実施形態のＭＯＳＦＥＴと同じ構造
を有するが、ゲート引き出し配線４の下方でソース領域
３（活性領域）を絞り込んだ構造としている点が第１の
実施形態のＭＯＳＦＥＴとは異なる。つまり、ゲート引
き出し配線４の下方の領域Ｒ４においては、素子分離の
部分がゲート電極１に近づいており、素子分離の部分と
ゲート電極１との間の距離が短くなっている。
【００９０】本実施形態に係るＭＯＳＦＥＴによると、
このようにゲート引き出し配線４の下方におけるソース
領域３の面積を縮小することにより、ゲート−ソース間
容量Ｃgsが小さくなる。一方、上述の式（３）に示され
るように、ＭＯＳＦＥＴの遮断周波数ｆT は、ゲート−
ソース間容量Ｃgsおよびゲート−ドレイン間容量Ｃgdの
和に反比例する。したがって、本実施形態では、特にゲ
ート−ソース間容量Ｃgsを低減することにより、高遮断
周波数ｆT を有するＭＯＳＦＥＴを実現することができ
る。
このようにゲート引き出し配線４の下方におけるソース
領域３の面積を縮小することにより、ゲート−ソース間
容量Ｃgsが小さくなる。一方、上述の式（３）に示され
るように、ＭＯＳＦＥＴの遮断周波数ｆT は、ゲート−
ソース間容量Ｃgsおよびゲート−ドレイン間容量Ｃgdの
和に反比例する。したがって、本実施形態では、特にゲ
ート−ソース間容量Ｃgsを低減することにより、高遮断
周波数ｆT を有するＭＯＳＦＥＴを実現することができ
る。
【００９１】（第３の実施形態） 図３は、第３の実施形態におけるＭＯＳＦＥＴの１ユニ
ットセルのレイアウトを概略的に示す平面図である。本
実施形態のＭＯＳＦＥＴは、正８角形のリング状ゲート
電極１を有し、ゲート電極１の内方にドレイン領域２
を、ゲート電極１の外方にソース領域３を設け、ゲート
引き出し配線４の下方でソース領域３（活性領域）を絞
り込んだ構造としている点では第２の実施形態のＭＯＳ
ＦＥＴと同じ構造を有するが、ゲートコンタクト部４ａ
をできるだけ広くとり、その結果、ゲート電極１とゲー
トコンタクト部４ａとの間のゲート引き出し配線４を極
端に短くしている点が第２の実施形態のＭＯＳＦＥＴと
異なる。
ットセルのレイアウトを概略的に示す平面図である。本
実施形態のＭＯＳＦＥＴは、正８角形のリング状ゲート
電極１を有し、ゲート電極１の内方にドレイン領域２
を、ゲート電極１の外方にソース領域３を設け、ゲート
引き出し配線４の下方でソース領域３（活性領域）を絞
り込んだ構造としている点では第２の実施形態のＭＯＳ
ＦＥＴと同じ構造を有するが、ゲートコンタクト部４ａ
をできるだけ広くとり、その結果、ゲート電極１とゲー
トコンタクト部４ａとの間のゲート引き出し配線４を極
端に短くしている点が第２の実施形態のＭＯＳＦＥＴと
異なる。
【００９２】本実施形態のＭＯＳＦＥＴによると、素子
分離をゲート電極１に近づけてソース領域３を絞り込ん
だ部分までゲートコンタクト部４ａを広げ、かつゲート
引き出し配線４を短くしているので、ゲート抵抗Ｒｇを
特に小さくすることができる。すなわち、上述の式
（４）からわかるように、低最小雑音指数ＮFminを有す
るＭＯＳＦＥＴを得ることができる。
分離をゲート電極１に近づけてソース領域３を絞り込ん
だ部分までゲートコンタクト部４ａを広げ、かつゲート
引き出し配線４を短くしているので、ゲート抵抗Ｒｇを
特に小さくすることができる。すなわち、上述の式
（４）からわかるように、低最小雑音指数ＮFminを有す
るＭＯＳＦＥＴを得ることができる。
【００９３】なお、図３に示すＭＯＳＦＥＴの構造にお
いては、１つのゲートコンタクト部４ａに１つのゲート
コンタクト６のみを設けているが、このようにゲートコ
ンタクト部４ａを広げているので、１つのゲートコンタ
クト部４ａに数個のゲートコンタクトを設けることは容
易であり、そうすれば、さらにゲート抵抗Ｒｇを低減で
き、高周波特性を改善することができる。
いては、１つのゲートコンタクト部４ａに１つのゲート
コンタクト６のみを設けているが、このようにゲートコ
ンタクト部４ａを広げているので、１つのゲートコンタ
クト部４ａに数個のゲートコンタクトを設けることは容
易であり、そうすれば、さらにゲート抵抗Ｒｇを低減で
き、高周波特性を改善することができる。
【００９４】（第４の実施形態） 図４は、第４の実施形態におけるＭＯＳＦＥＴの１ユニ
ットセルのレイアウトを概略的に示す平面図である。本
実施形態では、特にサリサイドプロセスを適用した場合
のＭＯＳＦＥＴの構造を示す。本実施形態のＭＯＳＦＥ
Ｔは、正８角形のリング状ゲート電極１を有し、ゲート
電極１の内方にドレイン領域２を、ゲート電極１の外方
にソース領域３を設けている点では、上記第１〜第３の
実施形態のＭＯＳＦＥＴと同じ構造を有する。しかし、
本実施形態のＭＯＳＦＥＴは、ゲート電極１の中心点に
関して２回転対称となる２つの位置にそれぞれただ１つ
のソースコンタクト８しか有していない。
ットセルのレイアウトを概略的に示す平面図である。本
実施形態では、特にサリサイドプロセスを適用した場合
のＭＯＳＦＥＴの構造を示す。本実施形態のＭＯＳＦＥ
Ｔは、正８角形のリング状ゲート電極１を有し、ゲート
電極１の内方にドレイン領域２を、ゲート電極１の外方
にソース領域３を設けている点では、上記第１〜第３の
実施形態のＭＯＳＦＥＴと同じ構造を有する。しかし、
本実施形態のＭＯＳＦＥＴは、ゲート電極１の中心点に
関して２回転対称となる２つの位置にそれぞれただ１つ
のソースコンタクト８しか有していない。
【００９５】本実施形態のＭＯＳＦＥＴは、サリサイド
プロセスによって形成されるので、製造コストは上記第
１〜第３の実施形態のＭＯＳＦＥＴに比べて高くなる。
しかし、このようにサリサイドプロセスに適した構造と
することにより、ソースコンタクト８の数を通常のプロ
セスに比較してはるかに少なくできるので、ソース領域
３の占有面積は極めて小さくできる。したがって、上記
第１〜第３の実施形態と同程度の小さなソース抵抗Ｒ
ｓ，ゲート抵抗Ｒｇを有しながら、占有面積の極めて小
さいＭＯＳＦＥＴを得ることができる。
プロセスによって形成されるので、製造コストは上記第
１〜第３の実施形態のＭＯＳＦＥＴに比べて高くなる。
しかし、このようにサリサイドプロセスに適した構造と
することにより、ソースコンタクト８の数を通常のプロ
セスに比較してはるかに少なくできるので、ソース領域
３の占有面積は極めて小さくできる。したがって、上記
第１〜第３の実施形態と同程度の小さなソース抵抗Ｒ
ｓ，ゲート抵抗Ｒｇを有しながら、占有面積の極めて小
さいＭＯＳＦＥＴを得ることができる。
【００９６】（第５の実施形態） 図５は、第５の実施形態におけるＭＯＳＦＥＴの１ユニ
ットセルのレイアウトを概略的に示す平面図である。本
実施形態のＭＯＳＦＥＴは、素子分離で囲まれる活性領
域２１内に正４角形のリング状ゲート電極１を有してお
り、このゲート電極１の４カ所からゲート引き出し配線
４が導出され、素子分離上の４カ所にゲートコンタクト
部４ａが設けられている点が第１〜第３の実施形態のＭ
ＯＳＦＥＴと異なる点である。ゲート電極１の内方はド
レイン領域２、ゲート電極１の外方はソース領域３とな
っている点や、ゲートコンタクト部４ａ，ドレイン領域
２及びソース領域３に、それぞれコンタクト６，７，８
が設けられている点は、上記第１〜第３の実施形態のＭ
ＯＳＦＥＴと同じである。また、ゲート引き出し配線４
の下方においてソース領域４が縮小されている点は、上
記第２の実施形態のＭＯＳＦＥＴと同じである。
ットセルのレイアウトを概略的に示す平面図である。本
実施形態のＭＯＳＦＥＴは、素子分離で囲まれる活性領
域２１内に正４角形のリング状ゲート電極１を有してお
り、このゲート電極１の４カ所からゲート引き出し配線
４が導出され、素子分離上の４カ所にゲートコンタクト
部４ａが設けられている点が第１〜第３の実施形態のＭ
ＯＳＦＥＴと異なる点である。ゲート電極１の内方はド
レイン領域２、ゲート電極１の外方はソース領域３とな
っている点や、ゲートコンタクト部４ａ，ドレイン領域
２及びソース領域３に、それぞれコンタクト６，７，８
が設けられている点は、上記第１〜第３の実施形態のＭ
ＯＳＦＥＴと同じである。また、ゲート引き出し配線４
の下方においてソース領域４が縮小されている点は、上
記第２の実施形態のＭＯＳＦＥＴと同じである。
【００９７】本実施形態のＭＯＳＦＥＴは、基本的に、
上記第２の実施形態のＭＯＳＦＥＴと同じ効果を発揮す
ることができる。加えて、本実施形態のＭＯＳＦＥＴ
は、ゲート電極１の４カ所に接続されるゲート引き出し
配線４を有しているので、ゲート抵抗Ｒｇをさらに低減
することができる利点がある。
上記第２の実施形態のＭＯＳＦＥＴと同じ効果を発揮す
ることができる。加えて、本実施形態のＭＯＳＦＥＴ
は、ゲート電極１の４カ所に接続されるゲート引き出し
配線４を有しているので、ゲート抵抗Ｒｇをさらに低減
することができる利点がある。
【００９８】なお、上記第２〜第５の実施形態における
ユニットセルを複数個配置して構成されるＭＯＳＦＥＴ
の全体的なレイアウトについては、図示及び説明を省略
したが、図６に示す第１の実施形態におけるＭＯＳＦＥ
Ｔと同様に、各ユニットセルをマトリクス状に配置した
レイアウトを採用することができる。
ユニットセルを複数個配置して構成されるＭＯＳＦＥＴ
の全体的なレイアウトについては、図示及び説明を省略
したが、図６に示す第１の実施形態におけるＭＯＳＦＥ
Ｔと同様に、各ユニットセルをマトリクス状に配置した
レイアウトを採用することができる。
【００９９】ただし、本発明において、各ユニットセル
がマトリクス状に配置されている必要はなく、例えば正
３角形のリング状ゲートを設け、各ユニットセル内の部
材がリング状ゲートの中心点に関して３回転対称になる
ように形成して、各ユニットセルをハニカム状に配置す
るなど、各ユニットセルが規則的に配置されていれば、
配置・配線が容易になり、占有面積も低減できるという
効果を発揮することができる。
がマトリクス状に配置されている必要はなく、例えば正
３角形のリング状ゲートを設け、各ユニットセル内の部
材がリング状ゲートの中心点に関して３回転対称になる
ように形成して、各ユニットセルをハニカム状に配置す
るなど、各ユニットセルが規則的に配置されていれば、
配置・配線が容易になり、占有面積も低減できるという
効果を発揮することができる。
【０１００】（第６の実施形態） 第６の実施形態以下の各実施形態では、配線の構造に関
する実施形態について説明するが、便宜上、第１の実施
形態のＭＯＳＦＥＴの構造（図６参照）に対する配線を
行う場合を例にとって説明する。
する実施形態について説明するが、便宜上、第１の実施
形態のＭＯＳＦＥＴの構造（図６参照）に対する配線を
行う場合を例にとって説明する。
【０１０１】図７は、第６の実施形態における配線のレ
イアウトを概略的に示す平面図、図８は図７に示すVIII
−VIII線における半導体装置の断面図であって、いずれ
も図６に示すＭＯＳＦＥＴに配線を付加した構造を示し
ている。ただし、図７においては、１層目配線は煩雑な
図になるのを避けるために図示されていない。図７及び
図８に示すように、１層目配線は各ソースコンタクト８
間を接続するソースコンタクト配線１５であり、図中の
ドレインコンタクト７，ゲートコンタクト６及び基板コ
ンタクト９の形成領域を除く広い領域にほとんどべた塗
りに近い状態でソースコンタクト配線１５が形成されて
いる。また、２層目配線として、各ユニットセルのドレ
インコンタクト７間を接続するドレインコンタクト配線
１０ａ〜１０ｄが設けられ、さらに、３層目配線とし
て、ゲートコンタクト６間を接続するゲートコンタクト
配線１１ａ〜１１ｃと、基板コンタクト９間を接続する
基板コンタクト配線１２ａ，１２ｂ（図８の断面図には
現れない）とが、２層目配線に対して４５度傾いた方向
にかつ互いに交互に設けられている。ただし、基板表面
と１層目配線との間、各層目の配線とその上の配線との
間には、第１〜第３層間絶縁膜がそれぞれ介在してい
る。
イアウトを概略的に示す平面図、図８は図７に示すVIII
−VIII線における半導体装置の断面図であって、いずれ
も図６に示すＭＯＳＦＥＴに配線を付加した構造を示し
ている。ただし、図７においては、１層目配線は煩雑な
図になるのを避けるために図示されていない。図７及び
図８に示すように、１層目配線は各ソースコンタクト８
間を接続するソースコンタクト配線１５であり、図中の
ドレインコンタクト７，ゲートコンタクト６及び基板コ
ンタクト９の形成領域を除く広い領域にほとんどべた塗
りに近い状態でソースコンタクト配線１５が形成されて
いる。また、２層目配線として、各ユニットセルのドレ
インコンタクト７間を接続するドレインコンタクト配線
１０ａ〜１０ｄが設けられ、さらに、３層目配線とし
て、ゲートコンタクト６間を接続するゲートコンタクト
配線１１ａ〜１１ｃと、基板コンタクト９間を接続する
基板コンタクト配線１２ａ，１２ｂ（図８の断面図には
現れない）とが、２層目配線に対して４５度傾いた方向
にかつ互いに交互に設けられている。ただし、基板表面
と１層目配線との間、各層目の配線とその上の配線との
間には、第１〜第３層間絶縁膜がそれぞれ介在してい
る。
【０１０２】本実施形態のＭＯＳＦＥＴの配線構造によ
ると、ほとんどべた塗りに近い広い範囲にソースコンタ
クト配線１５を形成しているので、ソースインダクタン
スＬｓが小さくなる。式（５）には現れていないが、上
述のようにソースインダクタンスが小さくなると最大発
振周波数ｆmax が向上することがわかっているので、本
実施形態のＭＯＳＦＥＴによると、最大発振周波数ｆma
x の高いＭＯＳＦＥＴを得ることができる。
ると、ほとんどべた塗りに近い広い範囲にソースコンタ
クト配線１５を形成しているので、ソースインダクタン
スＬｓが小さくなる。式（５）には現れていないが、上
述のようにソースインダクタンスが小さくなると最大発
振周波数ｆmax が向上することがわかっているので、本
実施形態のＭＯＳＦＥＴによると、最大発振周波数ｆma
x の高いＭＯＳＦＥＴを得ることができる。
【０１０３】（第７の実施形態） 図９は、第７の実施形態における配線のレイアウトを概
略的に示す平面図であり、図１０は図９に示すＸ−Ｘ線
断面における半導体装置の断面図であって、いずれも図
６に示すＭＯＳＦＥＴに配線を付加した構造を示してい
る。図９においては、図面が煩雑になるのを避けるため
に１層目配線は図示されていない。図１０に示すよう
に、１層目配線は各ソースコンタクト８及び基板コンタ
クト９間を接続するソースコンタクト配線兼基板コンタ
クト配線１６であり、ソースコンタクト配線兼基板コン
タクト配線１６は、図中のドレインコンタクト７及びゲ
ートコンタクト６の形成領域を除く広い領域にほとんど
べた塗りに近い状態で形成されている。また、図９に示
すように、２層目配線はドレインコンタクト７間を接続
するドレイン配線１０ａ〜１０ｄと、ゲートコンタクト
６間を接続するゲート間配線１２ａ〜１２ｄとである。
略的に示す平面図であり、図１０は図９に示すＸ−Ｘ線
断面における半導体装置の断面図であって、いずれも図
６に示すＭＯＳＦＥＴに配線を付加した構造を示してい
る。図９においては、図面が煩雑になるのを避けるため
に１層目配線は図示されていない。図１０に示すよう
に、１層目配線は各ソースコンタクト８及び基板コンタ
クト９間を接続するソースコンタクト配線兼基板コンタ
クト配線１６であり、ソースコンタクト配線兼基板コン
タクト配線１６は、図中のドレインコンタクト７及びゲ
ートコンタクト６の形成領域を除く広い領域にほとんど
べた塗りに近い状態で形成されている。また、図９に示
すように、２層目配線はドレインコンタクト７間を接続
するドレイン配線１０ａ〜１０ｄと、ゲートコンタクト
６間を接続するゲート間配線１２ａ〜１２ｄとである。
【０１０４】本実施形態では、ソースコンタクト配線と
基板コンタクト配線をショートさせてなるソースコンタ
クト配線兼基板コンタクト配線１６をフラットに敷き詰
めているので、とくにソースインダクタンスＬｓの低減
が可能であり、発振器など、高最大発振周波数ｆmax が
必要となる回路に適した配線である。また、配線層の数
も２層であるので、工程数が少なく製造コストを低減で
きる利点がある。
基板コンタクト配線をショートさせてなるソースコンタ
クト配線兼基板コンタクト配線１６をフラットに敷き詰
めているので、とくにソースインダクタンスＬｓの低減
が可能であり、発振器など、高最大発振周波数ｆmax が
必要となる回路に適した配線である。また、配線層の数
も２層であるので、工程数が少なく製造コストを低減で
きる利点がある。
【０１０５】（第８の実施形態） 図１１は、第８の実施形態における配線のレイアウトを
概略的に示す平面図であり、図６に示すＭＯＳＦＥＴに
配線を付加した構造を示している。本実施形態では、図
８及び図１０から半導体装置の断面構造は容易に類推で
きるので、断面楮の図示は省略する。図１１には、１層
目配線は図示されていないが、１層目配線は各ソースコ
ンタクト８間を接続するソース配線であり、図中のドレ
インコンタクト７，ゲートコンタクト６及び基板コンタ
クト９の形成領域を除く広い領域にほとんどべた塗りに
近い状態でソース配線が形成されている。また、２層目
配線はドレインコンタクト７間を接続するドレイン配線
１０ａ〜１０ｄと、ゲートコンタクト６間を接続するゲ
ートコンタクト配線１１ａ〜１１ｄとである。本実施形
態では、基板コンタクトは周辺のユニットセルの基板コ
ンタクト部のみから取り出している。
概略的に示す平面図であり、図６に示すＭＯＳＦＥＴに
配線を付加した構造を示している。本実施形態では、図
８及び図１０から半導体装置の断面構造は容易に類推で
きるので、断面楮の図示は省略する。図１１には、１層
目配線は図示されていないが、１層目配線は各ソースコ
ンタクト８間を接続するソース配線であり、図中のドレ
インコンタクト７，ゲートコンタクト６及び基板コンタ
クト９の形成領域を除く広い領域にほとんどべた塗りに
近い状態でソース配線が形成されている。また、２層目
配線はドレインコンタクト７間を接続するドレイン配線
１０ａ〜１０ｄと、ゲートコンタクト６間を接続するゲ
ートコンタクト配線１１ａ〜１１ｄとである。本実施形
態では、基板コンタクトは周辺のユニットセルの基板コ
ンタクト部のみから取り出している。
【０１０６】本実施形態では、配線の構造が簡略化され
るので、製造コストを低減できる利点がある。
るので、製造コストを低減できる利点がある。
【０１０７】次に、上記第１〜第８の実施形態に係る半
導体装置の効果を示すデータについて説明する。
導体装置の効果を示すデータについて説明する。
【０１０８】図１２は、最小雑音指数ＮFminとゲインＧ
ａについて、従来のフィンガー状ゲート電極を有するＭ
ＯＳＦＥＴと本発明のリング状ゲート電極を有するＭＯ
ＳＦＥＴとを比較した図である。同図において、横軸は
１つのユニットの単位ゲート幅Ｗｕであって、この単位
ゲート幅Ｗｕは、本発明のＭＯＳＦＥＴでは、１つのリ
ング状ゲート電極の周方向における長さであり、従来の
ＭＯＳＦＥＴでは、１つのフィンガーゲートのフィンガ
ー長である。また、従来のＭＯＳＦＥＴについては、ゲ
ート電極の１端側にのみコンタクトを設けたもの（１コ
ンタクト）と、ゲート電極の両端側にコンタクトを設け
たもの（２コンタクト）とについてのデータを示してい
る。また、従来のＭＯＳＦＥＴは、全てサリサイドプロ
セスによるものであるが、本発明のＭＯＳＦＥＴのデー
タは、サリサイドプロセスを行っていない第１の実施形
態のＭＯＳＦＥＴについて得られたものである。ただ
し、いずれのＭＯＳＦＥＴにおいても、総ゲート幅Ｗg
は２００μｍであり、チャネル方向におけるゲート長は
０．３、μｍであり、使用した信号の周波数は２ＧＨｚ
である。同図に示されるように、本発明のＭＯＳＦＥＴ
によると、サリサイドプロセスを行わなくても、サリサ
イドプロセスにより形成された従来のＭＯＳＦＥＴに比
べても最小雑音指数ＮFminを低減することができ、かつ
ゲインＧａを向上させることができる。すなわち、上述
の第１の実施形態等で述べた効果が裏付けられる。
ａについて、従来のフィンガー状ゲート電極を有するＭ
ＯＳＦＥＴと本発明のリング状ゲート電極を有するＭＯ
ＳＦＥＴとを比較した図である。同図において、横軸は
１つのユニットの単位ゲート幅Ｗｕであって、この単位
ゲート幅Ｗｕは、本発明のＭＯＳＦＥＴでは、１つのリ
ング状ゲート電極の周方向における長さであり、従来の
ＭＯＳＦＥＴでは、１つのフィンガーゲートのフィンガ
ー長である。また、従来のＭＯＳＦＥＴについては、ゲ
ート電極の１端側にのみコンタクトを設けたもの（１コ
ンタクト）と、ゲート電極の両端側にコンタクトを設け
たもの（２コンタクト）とについてのデータを示してい
る。また、従来のＭＯＳＦＥＴは、全てサリサイドプロ
セスによるものであるが、本発明のＭＯＳＦＥＴのデー
タは、サリサイドプロセスを行っていない第１の実施形
態のＭＯＳＦＥＴについて得られたものである。ただ
し、いずれのＭＯＳＦＥＴにおいても、総ゲート幅Ｗg
は２００μｍであり、チャネル方向におけるゲート長は
０．３、μｍであり、使用した信号の周波数は２ＧＨｚ
である。同図に示されるように、本発明のＭＯＳＦＥＴ
によると、サリサイドプロセスを行わなくても、サリサ
イドプロセスにより形成された従来のＭＯＳＦＥＴに比
べても最小雑音指数ＮFminを低減することができ、かつ
ゲインＧａを向上させることができる。すなわち、上述
の第１の実施形態等で述べた効果が裏付けられる。
【０１０９】図１３は、ＭＳＧ（maximum stable gain
）とＭＡＧ（maximum available gain）について、従
来のフィンガー状ゲート電極を有するＭＯＳＦＥＴと本
発明のリング状ゲート電極を有するＭＯＳＦＥＴとを比
較した図である。同図において、横軸は周波数であり、
ＭＡＧ直線と横軸との交点が最大発振周波数ｆmax であ
る。ただし、１つのユニットの単位ゲート幅Ｗｕは５μ
ｍであって、この単位ゲート幅Ｗｕは、本発明のＭＯＳ
ＦＥＴでは、１つのリング状ゲート電極の周方向におけ
る長さであり、従来のＭＯＳＦＥＴでは、１つのフィン
ガーゲートのフィンガー長である。また、従来のＭＯＳ
ＦＥＴについては、ゲート電極の１端側にのみコンタク
トを設けたもの（１コンタクト）と、ゲート電極の両端
側にコンタクトを設けたもの（２コンタクト）とについ
てのデータを示している。いずれのＭＯＳＦＥＴにおい
ても、総ゲート幅Ｗg は２００μｍであり、チャネル方
向におけるゲート長は０．３、μｍであり、ドレイン電
圧は２Ｖである。同図に示されるように、本発明のＭＯ
ＳＦＥＴによると、最大発振周波数ｆmax が大幅に向上
していることがわかる。
）とＭＡＧ（maximum available gain）について、従
来のフィンガー状ゲート電極を有するＭＯＳＦＥＴと本
発明のリング状ゲート電極を有するＭＯＳＦＥＴとを比
較した図である。同図において、横軸は周波数であり、
ＭＡＧ直線と横軸との交点が最大発振周波数ｆmax であ
る。ただし、１つのユニットの単位ゲート幅Ｗｕは５μ
ｍであって、この単位ゲート幅Ｗｕは、本発明のＭＯＳ
ＦＥＴでは、１つのリング状ゲート電極の周方向におけ
る長さであり、従来のＭＯＳＦＥＴでは、１つのフィン
ガーゲートのフィンガー長である。また、従来のＭＯＳ
ＦＥＴについては、ゲート電極の１端側にのみコンタク
トを設けたもの（１コンタクト）と、ゲート電極の両端
側にコンタクトを設けたもの（２コンタクト）とについ
てのデータを示している。いずれのＭＯＳＦＥＴにおい
ても、総ゲート幅Ｗg は２００μｍであり、チャネル方
向におけるゲート長は０．３、μｍであり、ドレイン電
圧は２Ｖである。同図に示されるように、本発明のＭＯ
ＳＦＥＴによると、最大発振周波数ｆmax が大幅に向上
していることがわかる。
【０１１０】次に、ゲート引き出し配線の数と最小雑音
指数ＮFminとの関係について説明する。ゲート引き出し
配線の数を増大すると、ゲート抵抗Ｒｇは小さくなる
が、反面、ゲート−ソース間容量Ｃgsが増大する。ただ
し、ゲート抵抗Ｒｇ及びゲート−ソース間容量Ｃgsは、
単にゲート引き出し配線の数だけでなくその形状にも依
存して変化する。
指数ＮFminとの関係について説明する。ゲート引き出し
配線の数を増大すると、ゲート抵抗Ｒｇは小さくなる
が、反面、ゲート−ソース間容量Ｃgsが増大する。ただ
し、ゲート抵抗Ｒｇ及びゲート−ソース間容量Ｃgsは、
単にゲート引き出し配線の数だけでなくその形状にも依
存して変化する。
【０１１１】図１４は、ゲート引き出し配線の形状を一
定とした場合におけるゲート引き出し配線の数ｎgtと、
最小雑音指数ＮFminとの関係を示す図である。図１４か
らわかるように、あらかじめゲート引き出し配線の形状
を定めることにより、最小雑音指数ＮFminをできる限り
小さくするための最適ゲート引き出し配線数ｎgtopや、
所望の値以下の最小雑音指数ＮFminを得るための適正範
囲Ｒopを決定することができる。また、この最適ゲート
引き出し配線数ｎgtopが自然数となるようにゲート引き
出し配線の形状を調整することによって、さらに最小雑
音指数ＮFminを小さくすることができる。
定とした場合におけるゲート引き出し配線の数ｎgtと、
最小雑音指数ＮFminとの関係を示す図である。図１４か
らわかるように、あらかじめゲート引き出し配線の形状
を定めることにより、最小雑音指数ＮFminをできる限り
小さくするための最適ゲート引き出し配線数ｎgtopや、
所望の値以下の最小雑音指数ＮFminを得るための適正範
囲Ｒopを決定することができる。また、この最適ゲート
引き出し配線数ｎgtopが自然数となるようにゲート引き
出し配線の形状を調整することによって、さらに最小雑
音指数ＮFminを小さくすることができる。
【０１１２】なお、上記各実施形態では、半導体基板と
してシリコン基板を使用しているが、本発明は斯かる実
施形態に限定されるものではなく、たとえばＳＯＩ基板
やゲルマニウム基板等を用いてもよい。
してシリコン基板を使用しているが、本発明は斯かる実
施形態に限定されるものではなく、たとえばＳＯＩ基板
やゲルマニウム基板等を用いてもよい。
【０１１３】（第９の実施形態） 次に、ＳＯＩデバイスに本発明を適用した例である第９
の実施形態について説明する。
の実施形態について説明する。
【０１１４】図１５は、本実施形態に係るＭＯＳＦＥＴ
の１ユニットのレイアウトを示す平面図であり、図１７
は、本実施形態及び後述の第１０の実施形態に係るＭＯ
ＳＦＥＴのセルアレイ構造を示すために本実施形態に係
るユニットセル構造を例として描かれた平面図である。
図１７に示すように、シリコン基板上には素子分離で囲
まれる領域内に活性領域４３が形成されており、活性領
域４３内には多数のユニットセルが設けられているが
（図１７参照）、図１５には、そのうちの１ユニットセ
ルのみが図示されている。活性領域４３内におけるシリ
コン基板上には、ゲート酸化膜（図示せず）を介して正
８角形のリング状ゲート電極３１が設けられている。そ
して、活性領域４３のうちゲート電極３１の内方の領域
はドレイン領域３２であり、ゲート電極３１の外方の領
域はソース領域３３及び基板コンタクト部３５であっ
て、ドレイン領域３２及びソース領域３３には、互いに
同じ導電型の高濃度の不純物が導入されている。また、
ゲート電極３１の下方（つまりゲート酸化膜の下方）の
領域は、ソース領域３３及びドレイン領域３２内の不純
物とは逆導電型でしきい値制御レベルの濃度の不純物が
導入されたチャネル領域となっている。そして、基板コ
ンタクト部３５にはチャネル領域内の不純物と同じ導電
型でソース領域３３及びドレイン領域３２内の不純物と
は逆導電型の高濃度不純物が導入されている。また、上
記リング状ゲート電極３１を構成する８角形の各辺のう
ち相対抗する２つの辺から２つのゲート引き出し配線３
４が導出されており、このゲート引き出し配線３４は活
性領域４３内のソース領域３３の上を経て素子分離上に
まで延びた後、その先端部に上方の配線との信号接続の
ためのコンタクト部３４ａを有している。図示されてい
ないが、ゲート引き出し配線３４とシリコン基板との間
にもシリコン酸化膜からなるゲート酸化膜が介在してい
る。ただし、シリコン酸化膜の代わりにシリコン窒化膜
や、シリコン酸窒化膜からなるゲート絶縁膜を用いても
よい。
の１ユニットのレイアウトを示す平面図であり、図１７
は、本実施形態及び後述の第１０の実施形態に係るＭＯ
ＳＦＥＴのセルアレイ構造を示すために本実施形態に係
るユニットセル構造を例として描かれた平面図である。
図１７に示すように、シリコン基板上には素子分離で囲
まれる領域内に活性領域４３が形成されており、活性領
域４３内には多数のユニットセルが設けられているが
（図１７参照）、図１５には、そのうちの１ユニットセ
ルのみが図示されている。活性領域４３内におけるシリ
コン基板上には、ゲート酸化膜（図示せず）を介して正
８角形のリング状ゲート電極３１が設けられている。そ
して、活性領域４３のうちゲート電極３１の内方の領域
はドレイン領域３２であり、ゲート電極３１の外方の領
域はソース領域３３及び基板コンタクト部３５であっ
て、ドレイン領域３２及びソース領域３３には、互いに
同じ導電型の高濃度の不純物が導入されている。また、
ゲート電極３１の下方（つまりゲート酸化膜の下方）の
領域は、ソース領域３３及びドレイン領域３２内の不純
物とは逆導電型でしきい値制御レベルの濃度の不純物が
導入されたチャネル領域となっている。そして、基板コ
ンタクト部３５にはチャネル領域内の不純物と同じ導電
型でソース領域３３及びドレイン領域３２内の不純物と
は逆導電型の高濃度不純物が導入されている。また、上
記リング状ゲート電極３１を構成する８角形の各辺のう
ち相対抗する２つの辺から２つのゲート引き出し配線３
４が導出されており、このゲート引き出し配線３４は活
性領域４３内のソース領域３３の上を経て素子分離上に
まで延びた後、その先端部に上方の配線との信号接続の
ためのコンタクト部３４ａを有している。図示されてい
ないが、ゲート引き出し配線３４とシリコン基板との間
にもシリコン酸化膜からなるゲート酸化膜が介在してい
る。ただし、シリコン酸化膜の代わりにシリコン窒化膜
や、シリコン酸窒化膜からなるゲート絶縁膜を用いても
よい。
【０１１５】そして、上方の配線からは、ＭＯＳＦＥＴ
内の各部に対して電気的接続を行うためのコンタクトが
設けられている。ゲート引き出し配線３４の２カ所のコ
ンタクト部３４ａにはそれぞれ１つずつのゲートコンタ
クト３６が、ドレイン領域３２には中央に１つのドレイ
ンコンタクト３７が、ソース領域３３には合計４つのソ
ースコンタクト３８が、２箇所の基板コンタクト部３５
にはそれぞれ１つの基板コンタクト３９が設けられてい
る。
内の各部に対して電気的接続を行うためのコンタクトが
設けられている。ゲート引き出し配線３４の２カ所のコ
ンタクト部３４ａにはそれぞれ１つずつのゲートコンタ
クト３６が、ドレイン領域３２には中央に１つのドレイ
ンコンタクト３７が、ソース領域３３には合計４つのソ
ースコンタクト３８が、２箇所の基板コンタクト部３５
にはそれぞれ１つの基板コンタクト３９が設けられてい
る。
【０１１６】ここで、本実施形態の特徴は、上記リング
状ゲート３１から基板コンタクト部３５まで延びる２つ
のキャリア導出用配線３４ｃと、このキャリア導出用配
線３４ｃの先端に形成された先端部３４ｄとが設けられ
ている点である。なお、上記キャリア導出用配線３４ｃ
は、上記第ゲート引き出し配線３４に直交する方向に延
びている。そして、各ソースコンタクト３８は、この２
つのゲート引き出し配線３４及び２つのキャリア導出用
配線３４ｃによって４分割されたソース領域３３ごとに
１つずつ設けられている。
状ゲート３１から基板コンタクト部３５まで延びる２つ
のキャリア導出用配線３４ｃと、このキャリア導出用配
線３４ｃの先端に形成された先端部３４ｄとが設けられ
ている点である。なお、上記キャリア導出用配線３４ｃ
は、上記第ゲート引き出し配線３４に直交する方向に延
びている。そして、各ソースコンタクト３８は、この２
つのゲート引き出し配線３４及び２つのキャリア導出用
配線３４ｃによって４分割されたソース領域３３ごとに
１つずつ設けられている。
【０１１７】すなわち、本実施形態では、活性領域４３
内において、中央のリング状ゲート電極３１から引き出
したキャリア導出用配線３４ｃの下方にはチャネル領域
と同じ導電型で同じ濃度の不純物が導入されてキャリア
導出用領域３４ｂとなっており、このキャリア導出用領
域３４ｂがソース領域３３を分断して基板電位固定領域
である基板コンタクト部３５につながっている。したが
って、リング状ゲート電極３１の下方のチャネル領域に
おけるドレイン領域３２の近傍の高電界領域で発生した
正孔は、同導電型の不純物が導入されたリング状ゲート
電極３１の下方領域のうちチャネル領域となる領域及び
チャネル領域とはならない領域（キャリア引き抜き用配
線３４ｃとの交差部の下方領域）を経て、さらに、キャ
リア導出領域３４ｂ及び基板コンタクト部３５を通っ
て、各ユニット毎に設けられた基板コンタクト３９に引
き抜かれることになる。
内において、中央のリング状ゲート電極３１から引き出
したキャリア導出用配線３４ｃの下方にはチャネル領域
と同じ導電型で同じ濃度の不純物が導入されてキャリア
導出用領域３４ｂとなっており、このキャリア導出用領
域３４ｂがソース領域３３を分断して基板電位固定領域
である基板コンタクト部３５につながっている。したが
って、リング状ゲート電極３１の下方のチャネル領域に
おけるドレイン領域３２の近傍の高電界領域で発生した
正孔は、同導電型の不純物が導入されたリング状ゲート
電極３１の下方領域のうちチャネル領域となる領域及び
チャネル領域とはならない領域（キャリア引き抜き用配
線３４ｃとの交差部の下方領域）を経て、さらに、キャ
リア導出領域３４ｂ及び基板コンタクト部３５を通っ
て、各ユニット毎に設けられた基板コンタクト３９に引
き抜かれることになる。
【０１１８】このように、本実施形態のＳＯＩ−ＭＯＳ
ＦＥＴによると、リング状ゲート電極３１から分岐して
延びて基板コンタクト部３５に至るキャリア導出用配線
３４ｃが設けられているので、１ユニット毎の極めて短
いゲート長ごとに、リング状ゲート電極３１の下方領域
と基板コンタクト部３５（基板電位固定領域）とにつな
がるキャリア導出用領域３４ｂが存在することになる。
そのために、インパクトイオン化などで基板のゲート下
方に蓄積される余剰キャリアをゲート幅の寸法に関係な
く安定して引き抜くことができ、ゲート幅に依存しない
安定な基板電位の固定が可能となる。よって、寄生バイ
ポーラトランジスタが作動することがなく、ソース・ド
レイン領域間の耐圧値の低下を抑止することができる。
ＦＥＴによると、リング状ゲート電極３１から分岐して
延びて基板コンタクト部３５に至るキャリア導出用配線
３４ｃが設けられているので、１ユニット毎の極めて短
いゲート長ごとに、リング状ゲート電極３１の下方領域
と基板コンタクト部３５（基板電位固定領域）とにつな
がるキャリア導出用領域３４ｂが存在することになる。
そのために、インパクトイオン化などで基板のゲート下
方に蓄積される余剰キャリアをゲート幅の寸法に関係な
く安定して引き抜くことができ、ゲート幅に依存しない
安定な基板電位の固定が可能となる。よって、寄生バイ
ポーラトランジスタが作動することがなく、ソース・ド
レイン領域間の耐圧値の低下を抑止することができる。
【０１１９】また、リング状ゲート電極３１を設けてい
るために、フィンガータイプのゲート電極では素子分離
との境界付近に生じるエッジトランジスタが存在しない
ので、並列トランジスタ現象のない、安定した電気的特
性を有するＳＯＩ−ＭＯＳＦＥＴが得られる。
るために、フィンガータイプのゲート電極では素子分離
との境界付近に生じるエッジトランジスタが存在しない
ので、並列トランジスタ現象のない、安定した電気的特
性を有するＳＯＩ−ＭＯＳＦＥＴが得られる。
【０１２０】さらに、ソース領域３３の面積が通常のＭ
ＯＳＦＥＴに比較して大きくなるので、ＳＯＩ基板中の
上層の半導体領域が薄くなった場合であっても、従来の
ＳＯＩ−ＭＯＳＦＥＴに比べて、ソース抵抗の低減が可
能である。
ＯＳＦＥＴに比較して大きくなるので、ＳＯＩ基板中の
上層の半導体領域が薄くなった場合であっても、従来の
ＳＯＩ−ＭＯＳＦＥＴに比べて、ソース抵抗の低減が可
能である。
【０１２１】（第１０の実施形態） 図１６は、第１０の実施形態に係るＳＯＩ−ＭＯＳＦＥ
Ｔのレイアウトパターンを示す平面図である。本実施形
態においても、活性領域４３内に、リング状ゲート電極
３１，ドレイン領域３２，ソース領域３３，ゲート引き
出し配線３４等が設けられている点は、上記第９の実施
形態と基本的には同じであり、図１５と同じ符号を付し
た部材については、説明を省略する。
Ｔのレイアウトパターンを示す平面図である。本実施形
態においても、活性領域４３内に、リング状ゲート電極
３１，ドレイン領域３２，ソース領域３３，ゲート引き
出し配線３４等が設けられている点は、上記第９の実施
形態と基本的には同じであり、図１５と同じ符号を付し
た部材については、説明を省略する。
【０１２２】ここで、本実施形態の特徴は、キャリア導
出用配線を設ける代わりに、リング状ゲート電極３１の
端部から基板コンタクト部となるべき領域までに亘る基
板コンタクト部４４（基板電位固定領域）に、チャネル
領域内の不純物と同じ導電型でソース領域３３及びドレ
イン領域３２内の不純物とは逆導電型の高濃度不純物が
導入されている点である。
出用配線を設ける代わりに、リング状ゲート電極３１の
端部から基板コンタクト部となるべき領域までに亘る基
板コンタクト部４４（基板電位固定領域）に、チャネル
領域内の不純物と同じ導電型でソース領域３３及びドレ
イン領域３２内の不純物とは逆導電型の高濃度不純物が
導入されている点である。
【０１２３】したがって、本実施形態に係るＳＯＩ−Ｍ
ＯＳＦＥＴにおいても、基板コンタクト部４４（基板電
位固定領域）が、ソース領域３３を分断して、同導電型
の不純物を含むリング状ゲート電極３１の下方領域と基
板コンタクト３９の形成領域とにつながるように形成さ
れ、他の実施形態に比べて拡大されている。したがっ
て、リング状ゲート電極３１の下方のチャネル領域にお
けるドレイン領域３２の近傍の高電界領域で発生した正
孔は、同導電型の不純物が導入されたリング状ゲート電
極３１の下方領域のうちチャネル領域となる領域及びチ
ャネル領域とはならない領域（基板コンタクト部４４と
の交差部の下方領域）を経て、基板コンタクト部４４
（基板電位固定領域）を通って、各ユニット毎に設けら
れた基板コンタクト３９に引き抜かれることになる。
ＯＳＦＥＴにおいても、基板コンタクト部４４（基板電
位固定領域）が、ソース領域３３を分断して、同導電型
の不純物を含むリング状ゲート電極３１の下方領域と基
板コンタクト３９の形成領域とにつながるように形成さ
れ、他の実施形態に比べて拡大されている。したがっ
て、リング状ゲート電極３１の下方のチャネル領域にお
けるドレイン領域３２の近傍の高電界領域で発生した正
孔は、同導電型の不純物が導入されたリング状ゲート電
極３１の下方領域のうちチャネル領域となる領域及びチ
ャネル領域とはならない領域（基板コンタクト部４４と
の交差部の下方領域）を経て、基板コンタクト部４４
（基板電位固定領域）を通って、各ユニット毎に設けら
れた基板コンタクト３９に引き抜かれることになる。
【０１２４】このように、本実施形態のＳＯＩ−ＭＯＳ
ＦＥＴによると、１ユニット毎の極めて短いゲート長ご
とに、リング状ゲート電極３１の下方領域と基板コンタ
クト３９の形成領域とにつながる広い基板コンタクト部
４４を有しているため、インパクトイオン化などでリン
グ状ゲート電極３１の下方に蓄積される余剰キャリアを
ゲート幅の寸法に関係なく安定して引き抜くことがで
き、ゲート幅に依存しない安定な基板電位の固定が可能
となる。よって、寄生バイポーラトランジスタが作動す
ることがなく、ソース・ドレイン領域間の耐圧値の低下
を抑止することができる。
ＦＥＴによると、１ユニット毎の極めて短いゲート長ご
とに、リング状ゲート電極３１の下方領域と基板コンタ
クト３９の形成領域とにつながる広い基板コンタクト部
４４を有しているため、インパクトイオン化などでリン
グ状ゲート電極３１の下方に蓄積される余剰キャリアを
ゲート幅の寸法に関係なく安定して引き抜くことがで
き、ゲート幅に依存しない安定な基板電位の固定が可能
となる。よって、寄生バイポーラトランジスタが作動す
ることがなく、ソース・ドレイン領域間の耐圧値の低下
を抑止することができる。
【０１２５】特に、本実施形態のＳＯＩ−ＭＯＳＦＥＴ
は、高濃度の不純物が導入された基板コンタクト部４４
がリング状ゲート電極３１の下方領域に直接つながって
いるために、正孔の引き抜きが迅速に行われると言う利
点を有している。
は、高濃度の不純物が導入された基板コンタクト部４４
がリング状ゲート電極３１の下方領域に直接つながって
いるために、正孔の引き抜きが迅速に行われると言う利
点を有している。
【０１２６】なお、本実施形態におけるユニットセルを
複数個配置して構成されるＳＯＩ−ＭＯＳＦＥＴの全体
的なレイアウトについては、図示及び説明を省略した
が、図１７に示す第９の実施形態におけるＳＯＩ−ＭＯ
ＳＦＥＴと同様に、各ユニットセルをマトリクス状に配
置したレイアウトを採用することができる。第９及び第
１０の実施形態のいずれにおいても、ユニットセルの構
造が、ドレインコンタクト３７を中心とする点対称にな
っているためである。
複数個配置して構成されるＳＯＩ−ＭＯＳＦＥＴの全体
的なレイアウトについては、図示及び説明を省略した
が、図１７に示す第９の実施形態におけるＳＯＩ−ＭＯ
ＳＦＥＴと同様に、各ユニットセルをマトリクス状に配
置したレイアウトを採用することができる。第９及び第
１０の実施形態のいずれにおいても、ユニットセルの構
造が、ドレインコンタクト３７を中心とする点対称にな
っているためである。
【０１２７】（第１１の実施形態） 図１８は、第１１の実施形態における配線のレイアウト
を概略的に示す平面図であって、図１７に示すＳＯＩ−
ＭＯＳＦＥＴに配線を付加した構造を示している。ただ
し、図１８においては、１層目配線は煩雑な図になるの
を避けるために図示されていないが、１層目配線は各ソ
ースコンタクト３８間を接続するソースコンタクト配線
であり、図中のドレインコンタクト３７，ゲートコンタ
クト３６及び基板コンタクト３９の形成領域を除く広い
領域にほとんどべた塗りに近い状態でソースコンタクト
配線が形成されている。また、２層目配線として、各ユ
ニットセルのドレインコンタクト３７間を接続するドレ
インコンタクト配線４０ａ，４０ｂと、ゲートコンタク
ト３６及び基板コンタクト３９間を接続するゲート・基
板コンタクト配線４１ａ〜４１ｃとが互いに平行にかつ
交互に設けられている。ただし、基板表面と１層目配線
との間、１層目配線と２層目配線との間には、第１，第
２層間絶縁膜がそれぞれ介在している。
を概略的に示す平面図であって、図１７に示すＳＯＩ−
ＭＯＳＦＥＴに配線を付加した構造を示している。ただ
し、図１８においては、１層目配線は煩雑な図になるの
を避けるために図示されていないが、１層目配線は各ソ
ースコンタクト３８間を接続するソースコンタクト配線
であり、図中のドレインコンタクト３７，ゲートコンタ
クト３６及び基板コンタクト３９の形成領域を除く広い
領域にほとんどべた塗りに近い状態でソースコンタクト
配線が形成されている。また、２層目配線として、各ユ
ニットセルのドレインコンタクト３７間を接続するドレ
インコンタクト配線４０ａ，４０ｂと、ゲートコンタク
ト３６及び基板コンタクト３９間を接続するゲート・基
板コンタクト配線４１ａ〜４１ｃとが互いに平行にかつ
交互に設けられている。ただし、基板表面と１層目配線
との間、１層目配線と２層目配線との間には、第１，第
２層間絶縁膜がそれぞれ介在している。
【０１２８】本実施形態のＳＯＩ−ＭＯＳＦＥＴの配線
構造によると、ほとんどべた塗りに近い広い範囲にソー
スコンタクト配線を形成しているので、ソースインダク
タンスＬｓが小さくなる。つまり、バルクＭＯＳＦＥＴ
における第６〜第８の実施形態と類似の効果を、ＳＯＩ
−ＭＯＳＦＥＴについて得ることができる。
構造によると、ほとんどべた塗りに近い広い範囲にソー
スコンタクト配線を形成しているので、ソースインダク
タンスＬｓが小さくなる。つまり、バルクＭＯＳＦＥＴ
における第６〜第８の実施形態と類似の効果を、ＳＯＩ
−ＭＯＳＦＥＴについて得ることができる。
【０１２９】特に、本実施形態では、ユニットセルをセ
ルアレイ状にレイアウトする際に、ゲートコンタクト配
線と基板コンタクト配線とを共通化したゲート・基板コ
ンタクト配線４１ａ〜４１ｃを設けているので、ゲート
電位と基板固定電位とが同じになる。したがって、高い
駆動力を有するいわゆるＤＴ−ＭＯＳＦＥＴ（Dynamic
Threshold-Voltage MOSFET）を、専用の配線を使用する
ことなく、かつ占有面積の増大を招くことなく実現する
ことができる。
ルアレイ状にレイアウトする際に、ゲートコンタクト配
線と基板コンタクト配線とを共通化したゲート・基板コ
ンタクト配線４１ａ〜４１ｃを設けているので、ゲート
電位と基板固定電位とが同じになる。したがって、高い
駆動力を有するいわゆるＤＴ−ＭＯＳＦＥＴ（Dynamic
Threshold-Voltage MOSFET）を、専用の配線を使用する
ことなく、かつ占有面積の増大を招くことなく実現する
ことができる。
【０１３０】（第１２の実施形態） 次に、上記各実施形態のようなリング状ゲート電極を備
えたＭＯＳＦＥＴを搭載した携帯電話用ＬＳＩに関する
第１２の実施形態について説明する。
えたＭＯＳＦＥＴを搭載した携帯電話用ＬＳＩに関する
第１２の実施形態について説明する。
【０１３１】図１９は、本実施形態に係る携帯電話用Ｌ
ＳＩのブロック回路図であって、共通の半導体基板上
に、ＲＦ／ＩＦ信号処理回路５０と、ベースバンド信号
処理回路６０とが設けられている。上記ＲＦ／ＩＦ信号
処理回路５０には、アンテナ５１との信号の接続を受信
モードと送信モードとに切り換えるアンテナスイッチ５
２と、アンテナスイッチ５２から入力された高周波信号
を増幅するための低雑音アンプ（ＬＮＡ）５３と、アン
テナスイッチ５２に送信用の高周波信号を送るためのパ
ワー・アンプ５７と、ＰＬＬ回路５４と、局部発信器５
５と、ミキサー５６とが配置されている。また、ベース
バンド信号処理回路６０には、ミキサー５６を介して低
雑音アンプ５３から受信信号を受ける復調回路６１と、
ミキサー５６を介してパワーアンプ５７に送信信号を送
る変調回路６６と、復調回路６１の出力を受けるととも
に変調回路６６に送信信号を送るフレーム処理回路６２
と、フレーム処理回路６２から受けた信号を変換してス
ピーカ６４に送るとともにマイク６５から受けた信号を
変換してフレーム処理回路６２に送るＣＯＤＥＣ回路６
３とが配置されている。
ＳＩのブロック回路図であって、共通の半導体基板上
に、ＲＦ／ＩＦ信号処理回路５０と、ベースバンド信号
処理回路６０とが設けられている。上記ＲＦ／ＩＦ信号
処理回路５０には、アンテナ５１との信号の接続を受信
モードと送信モードとに切り換えるアンテナスイッチ５
２と、アンテナスイッチ５２から入力された高周波信号
を増幅するための低雑音アンプ（ＬＮＡ）５３と、アン
テナスイッチ５２に送信用の高周波信号を送るためのパ
ワー・アンプ５７と、ＰＬＬ回路５４と、局部発信器５
５と、ミキサー５６とが配置されている。また、ベース
バンド信号処理回路６０には、ミキサー５６を介して低
雑音アンプ５３から受信信号を受ける復調回路６１と、
ミキサー５６を介してパワーアンプ５７に送信信号を送
る変調回路６６と、復調回路６１の出力を受けるととも
に変調回路６６に送信信号を送るフレーム処理回路６２
と、フレーム処理回路６２から受けた信号を変換してス
ピーカ６４に送るとともにマイク６５から受けた信号を
変換してフレーム処理回路６２に送るＣＯＤＥＣ回路６
３とが配置されている。
【０１３２】ここで、低雑音アンプ５３（ＬＮＡ）の性
能は、特に他の回路が共通の半導体基板上に設けられて
いる場合には、当該回路に与える影響が大きく、低雑音
アンプ５３については製造上特別の配慮が必要である。
そのため、従来より、低雑音アンプ（ＬＮＡ）を携帯電
話用ＬＳＩのようなＬＳＩ内に組み込んで１チップ化す
るのは特に困難であった。ここで、本発明では、上述の
各実施形態において説明したように、雑音特性の優れた
ゲインの高いリング状ゲート構造のＭＯＳＦＥＴを使用
することで、他の回路と共通の基板上にＭＯＳＦＥＴ構
造を有する各種回路を組み込んで携帯電話用ＬＳＩ等を
構成することができるのである。
能は、特に他の回路が共通の半導体基板上に設けられて
いる場合には、当該回路に与える影響が大きく、低雑音
アンプ５３については製造上特別の配慮が必要である。
そのため、従来より、低雑音アンプ（ＬＮＡ）を携帯電
話用ＬＳＩのようなＬＳＩ内に組み込んで１チップ化す
るのは特に困難であった。ここで、本発明では、上述の
各実施形態において説明したように、雑音特性の優れた
ゲインの高いリング状ゲート構造のＭＯＳＦＥＴを使用
することで、他の回路と共通の基板上にＭＯＳＦＥＴ構
造を有する各種回路を組み込んで携帯電話用ＬＳＩ等を
構成することができるのである。
【０１３３】なお、低雑音アンプ５３（ＬＮＡ）以外の
他の回路もリング状ゲート構造としてもよいが、リング
状ゲート構造を有するＭＯＳＦＥＴは、フィンガータイ
プのゲート構造を有するＭＯＳＦＥＴに比べ占有面積が
やや増大するという一面がある。したがって、特に低雑
音性を要求される回路のみリング状ゲート構造を有する
ＭＯＳＦＥＴにより構成し、他の回路は別の種類のＭＯ
ＳＦＥＴなどにより構成することが好ましい。
他の回路もリング状ゲート構造としてもよいが、リング
状ゲート構造を有するＭＯＳＦＥＴは、フィンガータイ
プのゲート構造を有するＭＯＳＦＥＴに比べ占有面積が
やや増大するという一面がある。したがって、特に低雑
音性を要求される回路のみリング状ゲート構造を有する
ＭＯＳＦＥＴにより構成し、他の回路は別の種類のＭＯ
ＳＦＥＴなどにより構成することが好ましい。
【０１３４】なお、本実施形態では、図１９に示す全て
の回路を共通の基板上に組み込んで１チップ化するよう
にしたが、これらの回路のうちの一部を別の半導体チッ
プ上に形成するようにしてもよいことは言うまでもな
い。
の回路を共通の基板上に組み込んで１チップ化するよう
にしたが、これらの回路のうちの一部を別の半導体チッ
プ上に形成するようにしてもよいことは言うまでもな
い。
【０１３５】（その他の実施形態） 上記各実施形態においては、リング状ゲート電極の平面
形状を４角形又は８角形としたが、本発明はかかる実施
形態に限定されるものではなく、６角形や３角形等の多
角形、あるいは円形であってもよい。ただし、８角形の
場合には、レチクルの解像度が良好でレイアウトデータ
が精度よく維持される範囲でできるだけ対称性の高いリ
ング形状を実現できる利点がある。
形状を４角形又は８角形としたが、本発明はかかる実施
形態に限定されるものではなく、６角形や３角形等の多
角形、あるいは円形であってもよい。ただし、８角形の
場合には、レチクルの解像度が良好でレイアウトデータ
が精度よく維持される範囲でできるだけ対称性の高いリ
ング形状を実現できる利点がある。
【０１３６】上記各実施形態においては、リング状ゲー
ト電極を全て閉リング状としたが、ゲート電極の一部が
開いていてもよい。その場合、特に開いている部分の下
方に素子分離が設けられていることが好ましい。ソース
・ドレイン領域形成の際に、ゲート電極の上方から不純
物イオンを注入しても、リング状ゲートの開いた部分を
介してソース領域とドレイン領域とがつながってしまう
ことがないからである。
ト電極を全て閉リング状としたが、ゲート電極の一部が
開いていてもよい。その場合、特に開いている部分の下
方に素子分離が設けられていることが好ましい。ソース
・ドレイン領域形成の際に、ゲート電極の上方から不純
物イオンを注入しても、リング状ゲートの開いた部分を
介してソース領域とドレイン領域とがつながってしまう
ことがないからである。
【０１３７】
【発明の効果】本発明の半導体装置によれば、少なくと
も１つのユニットセルを有する高周波用半導体装置の構
成として、リング状ゲートの内外にドレイン領域及びソ
ース領域をそれぞれ設け、さらに、ゲート電極から引き
出されて素子分離上まで延びるゲート引き出し配線を設
けて、このゲート引き出し配線の数及び形状によって定
まるゲート抵抗及びゲート−ソース間容量ができるだけ
良好な高周波特性を与えるように構成したので、サリサ
イドプロセスを採用しなくても、ゲート抵抗やゲート−
ソース間容量の低減による遮断周波数の向上や最小雑音
指数の増大を図ることができ、安価で特性の優れた高周
波デバイスの提供を図ることができる。
も１つのユニットセルを有する高周波用半導体装置の構
成として、リング状ゲートの内外にドレイン領域及びソ
ース領域をそれぞれ設け、さらに、ゲート電極から引き
出されて素子分離上まで延びるゲート引き出し配線を設
けて、このゲート引き出し配線の数及び形状によって定
まるゲート抵抗及びゲート−ソース間容量ができるだけ
良好な高周波特性を与えるように構成したので、サリサ
イドプロセスを採用しなくても、ゲート抵抗やゲート−
ソース間容量の低減による遮断周波数の向上や最小雑音
指数の増大を図ることができ、安価で特性の優れた高周
波デバイスの提供を図ることができる。
【０１３８】特に、１つの活性領域内に複数のユニット
セルを規則的に配置して全体として１つの高周波用ＦＥ
Ｔとして機能させるとともに、各ユニットセルの各部を
電気的に接続するための配線の工夫によって、さらにソ
ースインダクタンスの低減や、配線の簡略化を図るよう
にしたので、優れた高周波数特性を有し占有面積の小さ
い高周波用デバイスの提供を図ることができる。
セルを規則的に配置して全体として１つの高周波用ＦＥ
Ｔとして機能させるとともに、各ユニットセルの各部を
電気的に接続するための配線の工夫によって、さらにソ
ースインダクタンスの低減や、配線の簡略化を図るよう
にしたので、優れた高周波数特性を有し占有面積の小さ
い高周波用デバイスの提供を図ることができる。
【０１３９】また、活性領域に形成された複数のユニッ
トセルを有する半導体装置の構成として、リング状ゲー
トの内外にドレイン領域及びソース領域をそれぞれ設
け、さらに、ゲート電極から引き出されて素子分離上ま
で延びるゲート引き出し配線を設けて、各ユニットセル
内の各部材を、活性領域内で複数のユニットセルが規則
的に配置されるように規則的な形状にしたので、単純な
繰り返し配線によってゲートコンタクト、ドレインコン
タクト、ソースコンタクト，基板コンタクトの各々同士
を接続する配線がとれる構造とできる。
トセルを有する半導体装置の構成として、リング状ゲー
トの内外にドレイン領域及びソース領域をそれぞれ設
け、さらに、ゲート電極から引き出されて素子分離上ま
で延びるゲート引き出し配線を設けて、各ユニットセル
内の各部材を、活性領域内で複数のユニットセルが規則
的に配置されるように規則的な形状にしたので、単純な
繰り返し配線によってゲートコンタクト、ドレインコン
タクト、ソースコンタクト，基板コンタクトの各々同士
を接続する配線がとれる構造とできる。
【０１４０】さらに、ＳＯＩ型半導体装置のユニットセ
ルを、リング状ゲート電極と、チャネル領域と、ゲート
電極の内方に形成されたドレイン領域と、ゲート電極の
外方に形成されたソース領域と、ソース領域上から素子
分離上まで延びるゲート引き出し配線と、基板コンタク
ト部とにより構成したので、多数のユニットセルを配置
する場合にも各ユニットセルごとに基板コンタクト部を
有することで、基板電位の固定効果による寄生バイポー
ラトランジスタの作動の抑制と、並列トランジスタ現象
のないことによる安定した電気的特性と、小さなソース
抵抗特性とを有するＳＯＩトランジスタの提供を図るこ
とができる。
ルを、リング状ゲート電極と、チャネル領域と、ゲート
電極の内方に形成されたドレイン領域と、ゲート電極の
外方に形成されたソース領域と、ソース領域上から素子
分離上まで延びるゲート引き出し配線と、基板コンタク
ト部とにより構成したので、多数のユニットセルを配置
する場合にも各ユニットセルごとに基板コンタクト部を
有することで、基板電位の固定効果による寄生バイポー
ラトランジスタの作動の抑制と、並列トランジスタ現象
のないことによる安定した電気的特性と、小さなソース
抵抗特性とを有するＳＯＩトランジスタの提供を図るこ
とができる。
【図１】第１の実施形態における正８角形のリング状ゲ
ート電極を有するＭＯＳＦＥＴのユニットセルのレイア
ウトを概略的に示す平面図である。
ート電極を有するＭＯＳＦＥＴのユニットセルのレイア
ウトを概略的に示す平面図である。
【図２】第２の実施形態における正８角形のリング状ゲ
ート電極と、ゲート引き出し配線下方で縮小されたソー
ス領域とを有するＭＯＳＦＥＴのユニットセルのレイア
ウトを概略的に示す平面図である。
ート電極と、ゲート引き出し配線下方で縮小されたソー
ス領域とを有するＭＯＳＦＥＴのユニットセルのレイア
ウトを概略的に示す平面図である。
【図３】第３の実施形態における正８角形のリング状ゲ
ート電極と、ゲート引き出し配線下方で縮小されたソー
ス領域と、拡大されたゲートコンタクト部とを有するＭ
ＯＳＦＥＴのユニットセルのレイアウトを概略的に示す
平面図である。
ート電極と、ゲート引き出し配線下方で縮小されたソー
ス領域と、拡大されたゲートコンタクト部とを有するＭ
ＯＳＦＥＴのユニットセルのレイアウトを概略的に示す
平面図である。
【図４】第４の実施形態におけるサリサイドプロセスに
よって形成された正８角形のリング状ゲート電極と、ソ
ース領域と、ドレイン領域とを有するＭＯＳＦＥＴのユ
ニットセルのレイアウトを概略的に示す平面図である。
よって形成された正８角形のリング状ゲート電極と、ソ
ース領域と、ドレイン領域とを有するＭＯＳＦＥＴのユ
ニットセルのレイアウトを概略的に示す平面図である。
【図５】第５の実施形態における正４角形のリング状ゲ
ート電極と、ゲート引き出し配線下方で縮小されたソー
ス領域とを有するＭＯＳＦＥＴのユニットセルのレイア
ウトを概略的に示す平面図である。
ート電極と、ゲート引き出し配線下方で縮小されたソー
ス領域とを有するＭＯＳＦＥＴのユニットセルのレイア
ウトを概略的に示す平面図である。
【図６】第１の実施形態におけるユニットセルをマトリ
クス状に配置して構成されるＭＯＳＦＥＴを例とし第１
〜第５の実施形態に適用できるＭＯＳＦＥＴのレイアウ
トを概略的に示す平面図である。
クス状に配置して構成されるＭＯＳＦＥＴを例とし第１
〜第５の実施形態に適用できるＭＯＳＦＥＴのレイアウ
トを概略的に示す平面図である。
【図７】第１の実施形態のユニットセルをマトリクス状
に配置し配線を付加した第６の実施形態に係るＭＯＳＦ
ＥＴのレイアウトを概略的に示す平面図である。
に配置し配線を付加した第６の実施形態に係るＭＯＳＦ
ＥＴのレイアウトを概略的に示す平面図である。
【図８】図７のVIII−VIII線における半導体装置の構造
を示す断面図である。
を示す断面図である。
【図９】第７の実施形態におけるユニットセルをマトリ
クス状に配置し配線を付加したＭＯＳＦＥＴのレイアウ
トを概略的に示す平面図である。
クス状に配置し配線を付加したＭＯＳＦＥＴのレイアウ
トを概略的に示す平面図である。
【図１０】図９のＸ−Ｘ線における半導体装置の構造を
示す断面図である。
示す断面図である。
【図１１】第８の実施形態におけるユニットセルをマト
リクス状に配置し配線を付加したＭＯＳＦＥＴのレイア
ウトを概略的に示す平面図である。
リクス状に配置し配線を付加したＭＯＳＦＥＴのレイア
ウトを概略的に示す平面図である。
【図１２】本発明のＭＯＳＦＥＴと従来のＭＯＳＦＥＴ
との最小雑音指数及びゲインのゲート幅依存性について
のデータを示す図である。
との最小雑音指数及びゲインのゲート幅依存性について
のデータを示す図である。
【図１３】本発明のＭＯＳＦＥＴと従来のＭＯＳＦＥＴ
とのゲインの周波数依存性についてのデータを示す図で
ある。
とのゲインの周波数依存性についてのデータを示す図で
ある。
【図１４】リング状ゲート電極を有するＭＯＳＦＥＴの
ゲート引き出し配線の数に対する最小雑音指数の変化を
示す特性図である。
ゲート引き出し配線の数に対する最小雑音指数の変化を
示す特性図である。
【図１５】第９の実施形態における正８角形のリング状
ゲート電極とキャリア導出用配線とを有するＳＯＩ−Ｍ
ＯＳＦＥＴのユニットセルのレイアウトを概略的に示す
平面図である。
ゲート電極とキャリア導出用配線とを有するＳＯＩ−Ｍ
ＯＳＦＥＴのユニットセルのレイアウトを概略的に示す
平面図である。
【図１６】第１０の実施形態における正８角形のリング
状ゲート電極とゲート電極の下方領域に直接接続される
基板電位固定領域とを有するＳＯＩ−ＭＯＳＦＥＴのユ
ニットセルのレイアウトを概略的に示す平面図である。
状ゲート電極とゲート電極の下方領域に直接接続される
基板電位固定領域とを有するＳＯＩ−ＭＯＳＦＥＴのユ
ニットセルのレイアウトを概略的に示す平面図である。
【図１７】第９の実施形態におけるユニットセルをマト
リクス状に配置して構成されるＭＯＳＦＥＴを例とし第
９及び第１０の実施形態に適用できるＭＯＳＦＥＴのレ
イアウトを概略的に示す平面図である。
リクス状に配置して構成されるＭＯＳＦＥＴを例とし第
９及び第１０の実施形態に適用できるＭＯＳＦＥＴのレ
イアウトを概略的に示す平面図である。
【図１８】第９の実施形態のユニットセルをマトリクス
状に配置し配線を付加した第１１の実施形態に係るＭＯ
ＳＦＥＴのレイアウトを概略的に示す平面図である。
状に配置し配線を付加した第１１の実施形態に係るＭＯ
ＳＦＥＴのレイアウトを概略的に示す平面図である。
【図１９】第１２の実施形態における１チップ化された
携帯電話用ＬＳＩの構成を概略的に示すブロック回路図
である。
携帯電話用ＬＳＩの構成を概略的に示すブロック回路図
である。
【図２０】一般的なＭＯＳＦＥＴの等価回路図である。
【図２１】従来のフィンガー状ゲート電極を有するＭＯ
ＳＦＥＴの各種構造例を示す平面図である。
ＳＦＥＴの各種構造例を示す平面図である。
【図２２】従来のフィンガー状ゲート電極を有するＭＯ
ＳＦＥＴにおけるフィンガー長に対する最小雑音指数の
変化を示す特性図である。
ＳＦＥＴにおけるフィンガー長に対する最小雑音指数の
変化を示す特性図である。
【図２３】従来のＳＯＩ−ＭＯＳＦＥＴのユニットセル
の断面図である。
の断面図である。
【図２４】従来の基板電位の固定方式を示す平面図であ
る。
る。
１ ゲート電極 ２ ドレイン領域 ３ ソース領域 ４ ゲート引き出し配線 ４ａ ゲートコンタクト部 ５ 基板コンタクト部 ６ ゲートコンタクト ７ ドレインコンタクト ８ ソースコンタクト ９ 基板コンタクト １０ ドレインコンタクト配線 １１ ゲートコンタクト配線 １２ 基板コンタクト配線 ２０ 素子分離 ２１ 活性領域 ３１ ゲート電極 ３２ ドレイン領域 ３３ ソース領域 ３４ ゲート引き出し配線 ３４ａ ゲートコンタクト部 ３４ｂ キャリア導出用領域 ３４ｃ キャリア導出用配線 ３４ｄ キャリア導出用領域 ３５ 基板コンタクト部 ３６ ゲートコンタクト ３７ ドレインコンタクト ３８ ソースコンタクト ３９ 基板コンタクト ４０ ドレインコンタクト配線 ４１ ゲートコンタクト配線 ４２ 基板コンタクト配線 ４３ 活性領域 ４４ 基板コンタクト領域 ５０ ＲＦ／ＩＦ信号処理回路 ５１ アンテナ ５２ アンテナスイッチ ５３ 低雑音アンプ ５４ ＰＬＬ回路 ５５ 局部発信器 ５６ ミキサー ５７ パワーアンプ ６０ ベースバンド信号処理回路 ６１ 復調回路 ６２ フレーム処理回路 ６３ ＣＯＤＥＣ回路 ６４ スピーカ ６５ マイク ６６ 変調回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 敬 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−81054（ＪＰ，Ａ) 特開 昭61−290767（ＪＰ，Ａ) 特開 昭62−104173（ＪＰ，Ａ) 特開 平７−283659（ＪＰ，Ａ) 特開 平６−29522（ＪＰ，Ａ) 特開 平９−64344（ＪＰ，Ａ) 特公 昭49−36514（ＪＰ，Ｂ１) 国際公開96／31907（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/8234 H01L 27/088
Claims (20)
- 【請求項１】 半導体基板上に形成されたユニットセル
の複数個を備え、高周波信号増幅用ＦＥＴとして機能す
る半導体装置であって、 上記ユニットセルは、 上記半導体基板の上に形成されたリング状ゲート電極
と、 上記半導体基板のうち上記ゲート電極の内方となる領域
に形成されたドレイン領域と、 上記ドレイン領域の上に形成されたドレインコンタクト
と、 上記半導体基板のうち上記ゲート電極の外方となる領域
に形成され、上記ドレイン領域よりも広いソース領域
と、 上記ソース領域の上に形成されたソースコンタクトと、 上記半導体基板における上記ソース領域に隣接する領域
に設けられた分離用絶縁膜と、 上記分離用絶縁膜の上に設けられたゲートコンタクト用
パッド部と、 上記ゲート電極と上記ゲートコンタクト用パッド部との
間を接続するゲート引き出し配線と、 上記ゲートコンタクト用パッド部の上に形成されたゲー
トコンタクトとを備え、 上記ゲート引き出し配線は、上記リング状ゲート電極の
２カ所から引き出されていて、 上記ソース領域は、上記ゲート引き出し配線によって２
つの領域に分けられていることを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 上記ゲート電極は閉リング状であることを特徴とする半
導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 上記ゲート電極は、上記分離用絶縁膜の上で分断され
て、開リング状に形成されていることを特徴とする半導
体装置。 - 【請求項４】 請求項１〜３のうちいずれか１つに記載
の半導体装置において、 上記ユニットセルは、 上記ソース・ドレイン領域とは逆導電型の基板コンタク
ト用半導体領域と、 該基板コンタクト用半導体領域上に形成された基板コン
タクトとをさらに備えていることを特徴とする半導体装
置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体装置において、 上記ドレイン領域の面積は、１つのドレインコンタクト
のみが引き出し可能な程度に最小化されていることを特
徴とする半導体装置。 - 【請求項６】 請求項１〜５のうちいずれか１つに記載
の半導体装置において、 上記ソース領域は、平面的にみて正多角形からその一部
を切り欠いて形成されるパターンを有しており、 上記分離用絶縁膜は、上記正多角形の一部まで延びてお
り、 上記ゲート引き出し配線は、上記一部の上を通過して上
記ゲートコンタクト用パッド部に接続されていることを
特徴とする半導体装置。 - 【請求項７】 請求項１〜５のうちいずれか１つに記載
の半導体装置において、 上記ソース領域は、平面的にみて正多角形からその一部
を切り欠いて形成されるパターンを有しており、 上記分離用絶縁膜は、上記一部まで延びており、 上記ゲートコンタクト用パッド部は、上記分離用絶縁膜
の上まで延びていることを特徴とする半導体装置。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の半導体装置において、 上記ソースコンタクトの数は４つ以上であることを特徴
とする半導体装置。 - 【請求項９】 請求項１〜８のうちいずれか１つに記載
の半導体装置において、 少なくとも上記ソース領域と上記ソースコンタクトとの
接続部分は、シリサイドにより構成されていることを特
徴とする半導体装置。 - 【請求項１０】 半導体基板上に形成されたユニットセ
ルの複数個を備え、高周波信号増幅用ＦＥＴとして機能
する半導体装置であって、 上記ユニットセルは、 上記半導体基板の上に形成されたリング状ゲート電極
と、 上記半導体基板のうち上記ゲート電極の内方となる領域
に形成されたドレイン領域と、 上記ドレイン領域の上に形成されたドレインコンタクト
と、 上記半導体基板のうち上記ゲート電極の外方となる領域
に形成され、上記ドレイン領域よりも広いソース領域
と、 上記ソース領域の上に形成されたソースコンタクトと、 上記半導体基板における上記ソース領域に隣接する領域
に設けられた分離用絶縁膜と、 上記分離用絶縁膜の上に設けられたゲートコンタクト用
パッド部と、 上記ゲート電極と上記ゲートコンタクト用パッド部との
間を接続するゲート引き出し配線と、 上記ゲートコンタクト用パッド部の上に形成されたゲー
トコンタクトとを備え、 上記ゲートコンタクトは、上記ゲートコンタクト用パッ
ド部に対して複数個設けられていることを特徴とする半
導体装置。 - 【請求項１１】 請求項１〜１０のうちいずれか１つに
記載の半導体装置において、 上記各ユニットセル内の少なくとも上記ゲート電極，ゲ
ート引き出し配線，ソース領域及びドレイン領域が上記
半導体基板の主面上において上記リング状ゲート電極の
中心点に関して回転対称になるように形成されているこ
とを特徴とする半導体装置。 - 【請求項１２】 半導体基板上に形成された複数のユニ
ットセルを有する半導体装置であって、 上記各ユニットセルは、 上記半導体基板の上に形成されたリング状ゲート電極
と、 上記半導体基板のうち上記ゲート電極の内方となる領域
に形成されたドレイン領域と、 上記ドレイン領域の上に形成されたドレインコンタクト
と、 上記半導体基板のうち上記ゲート電極の外方となる領域
に形成されたソース領域と、 上記ソース領域の上に形成されたソースコンタクトと、 上記ソース領域を挟んで上記半導体基板上の２カ所に、
互いに対向して形成されたゲートコンタクト用パッド部
と、 上記ゲート電極と上記ゲートコンタクト用パッド部との
間を接続する２本のゲート引き出し配線と、 上記各ゲートコンタクト用パッド部の上に形成されたゲ
ートコンタクトとを備え、 上記各ユニットセルの平面パターンは、上記半導体基板
上で上記複数のユニットセルが規則的に配置されるよう
に対称性を有していることを特徴とする半導体装置。 - 【請求項１３】 請求項１２記載の半導体装置におい
て、 上記ソース領域を挟んで上記半導体基板内の２カ所に互
いに対向して設けられ、上記ソース・ドレイン領域とは
逆導電型の基板コンタクト用半導体領域と、 該基板コンタクト用半導体領域上に形成された基板コン
タクトとをさらに備えていることを特徴とする半導体装
置。 - 【請求項１４】 請求項１２又は１３記載の半導体装置
において、 上記各ユニットセル内の少なくとも上記ゲート電極，ゲ
ート引き出し配線，ソース領域及びドレイン領域が上記
半導体基板の主面上において上記リング状ゲート電極の
中心点に関して回転対称になるように形成されているこ
とを特徴とする半導体装置。 - 【請求項１５】 請求項１２又は１３記載の半導体装置
において、 上記複数のユニットセルのうち１つのユニットセル内の
上記各部材の形状と、上記１つのユニットセルに隣接す
る他のユニットセル内の各部材の形状とが線対称になる
ように形成されていることを特徴とする半導体装置。 - 【請求項１６】 請求項１２〜１５のうちいずれか１つ
に記載の半導体装置において、 上記各ソースコンタクトの先端同士を接続するソースコ
ンタクト配線とをさらに備え、 上記ソースコンタクト配線は第１層目において上記ドレ
インコンタクト及びゲートコンタクトの形成領域及びそ
の周囲を除く全領域に亘って形成されていることを特徴
とする半導体装置。 - 【請求項１７】 請求項１３記載の半導体装置におい
て、 上記各ソースコンタクト及び基板コンタクトの先端同士
を接続するソースコンタクト配線兼基板コンタクト配線
をさらに備えていることを特徴とする半導体装置。 - 【請求項１８】 請求項１２記載の半導体装置におい
て、 上記各ユニットセルのうち周辺部に配置されたユニット
セルのみに設けられ、 上記ソース・ドレイン領域とは逆導電型の基板コンタク
ト用半導体領域と、 上記基板コンタクト用半導体領域の上に形成された基板
コンタクトと、 上記各基板コンタクトの先端同士を接続する基板コンタ
クト配線とをさらに備えていることを特徴とする半導体
装置。 - 【請求項１９】 請求項１２〜１８のうちいずれか１つ
に記載の半導体装置において、 上記半導体基板はシリコン系基板であることを特徴とす
る半導体装置。 - 【請求項２０】 絶縁性基板と該絶縁性基板上に設けら
れた半導体領域とを有するＳＯＩ基板の上に形成された
複数のユニットセルを備え、高周波信号増幅用ＦＥＴと
して機能する半導体装置であって、 上記ユニットセルは、 上記半導体領域の上に形成されたリング状ゲート電極
と、 上記半導体領域のうち上記リング状ゲート電極の下方の
領域に形成された低濃度の第１導電型不純物を含むチャ
ネル領域と、 上記半導体領域内の上記ゲート電極の内方となる領域に
形成され高濃度の第２導電型不純物を含むドレイン領域
と、 上記半導体領域内の上記ゲート電極の外方となる領域に
形成され高濃度の第２導電型不純物を含むソース領域
と、 上記ゲート電極に接続され、上記ソース領域上から上記
分離用絶縁膜上まで延びるゲート引き出し配線と、 上記半導体領域の一部に形成され高濃度の第１導電型不
純物を含む基板コンタクト部とを備え、 上記基板コンタクト部は、上記ソース領域に隣接してお
り、 上記ゲート電極に接続され、上記ソース領域上から上記
基板コンタクト部上まで延びるキャリア導出用配線と、 上記半導体領域のうち上記キャリア導出用配線の下方の
領域に形成され低濃度の第１導電型不純物を含むキャリ
ア導出用領域とをさらに備えていることを特徴とする半
導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP31959197A JP3276325B2 (ja) | 1996-11-28 | 1997-11-20 | 半導体装置 |
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|---|---|---|---|
| JP8-317636 | 1996-11-28 | ||
| JP31763696 | 1996-11-28 | ||
| JP31959197A JP3276325B2 (ja) | 1996-11-28 | 1997-11-20 | 半導体装置 |
Publications (2)
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| JPH10214971A JPH10214971A (ja) | 1998-08-11 |
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ID=26569080
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31959197A Expired - Fee Related JP3276325B2 (ja) | 1996-11-28 | 1997-11-20 | 半導体装置 |
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1997
- 1997-11-20 JP JP31959197A patent/JP3276325B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8058694B2 (en) | 2006-06-19 | 2011-11-15 | Panasonic Corporation | Semiconductor device |
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| JPH10214971A (ja) | 1998-08-11 |
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